JP2015060618A - パターン依存性書込み機能を提供するドライバ・コントローラを備えた記憶デバイス - Google Patents

Abstract

【課題】高データ転送速度の書込みの制御回路を備えるハード・ディスク・ドライブ等の記憶デバイスを提供。【解決手段】制御回路は、書込みデータに応じた書込み信号を生成する書込みドライバと、セグメント化デジタル／アナログ変換器を用いて書込みパルスのオーバーシュート振幅を調整するドライバ・コントローラとを備える。オーバーシュート振幅は、書込みデータパターンの検出、対応する数のベース・オーバーシュート・セグメントを識別するベース・オーバーシュート値の第１の部分の復号、ベース・オーバーシュート値および差分オーバーシュート値の組み合わせ、対応する数の強化オーバーシュート・セグメントを識別するベース・オーバーシュート値および差分オーバーシュート値の第１の部分の復号、特定パターン検出に応じた前記数のベース・オーバーシュート・セグメント及び前記数の強化オーバーシュート・セグメントの間での選択により調整される。【選択図】図１

Description

関連出願の相互参照
本出願は、その開示が参照により全体が本明細書に組み込まれている２０１３年９月２０日に出願した米国特許仮出願第６１／８８０，３０９号の優先権を主張するものである。

本発明の分野は、一般に記憶デバイス関し、より詳細には、記憶デバイス内の書込み信号の生成に関する。

ハードディスクドライブ（ＨＤＤ）などのディスク系記憶デバイスは、非常に様々な種類のデータ処理システムにおいて不揮発性のデータ保存を提供するために一般に使用されている。代表的なＨＤＤでは、複数の書込みパルスを含む書込み信号を使用して磁気記憶ディスクのトラック上にデータを記録している。書込み信号は、伝送回線を介してＨＤＤの書込みヘッドに連結された書込みドライバによって生成される。所与のデータビットを記録するために、書込みドライバは負の書込み電流から正の書込み電流に、またはその逆に遷移する書込みパルスを生成する。

米国特許出願公開第２０１３／０１２８３７５号 米国特許第７，８７２，８２５号 米国特許出願第１３／４１６,４４３号

ｔｈｅ Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｅｃｔｕｒｅ （ＡＭＢＡ） ＡＸＩ ｖ２．０仕様

しかし、従来の書込みパルスを特に毎秒１ギガビット（Ｇｂ／ｓ）以上のオーダの高データ転送速度で利用する場合に、記憶ディスクへのデータの書込みは困難となり得る。このような用途では、書込みヘッドの磁性状態の迅速な反転および優れた遷移品質が益々重要となる。これらの問題は、書込みデータ中に検出されたパターンに基づいて書込みパルスの形状を調整するパターン依存性書込み技術を使用して対処されてきた。例えば、参照により本明細書に組み込まれている同一出願人による「Ｍａｇｎｅｔｉｃ Ｒｅｃｏｒｄｉｎｇ Ｓｙｓｔｅｍ ｗｉｔｈ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｗｒｉｔｅ Ｃｕｒｒｅｎｔ」と題された米国特許出願公開第２０１３／０１２８３７５号を参照されたい。ここに開示された技術が提供する多くの長所にもかかわらず、記憶デバイスにおけるパターン依存性書込み機能の実施にはさらに多くの改良点に対する必要性が残されている。

一実施形態において、ＨＤＤまたは他の記憶デバイスは、記憶媒体、書込みヘッド、および書込みヘッドに連結した制御回路を含む。制御回路は、書込みデータに応じて複数の書込みパルスを含む書込み信号を生成するように構成された書込みドライバと、書込みドライバに連動し、かつセグメント化デジタル／アナログ変換器を利用して書込みパルスのそれぞれの書込みパルスのオーバーシュート振幅を調整するように構成されたドライバ・コントローラとを含む。

ドライバ・コントローラは、書込みデータ中のパターンを検出するように構成されたパターン検出器と、セグメント化デジタル／アナログ変換器を含むパターン依存性書込み回路とを含む。

セグメント化デジタル／アナログ変換器は、ベース・オーバーシュート値の第１の部分を、対応する数のベース・オーバーシュート・セグメントを識別するために復号するように構成された第１のセグメント復号器と、ベース・オーバーシュート値および差分オーバーシュート値の合計または他の組合せを形成するように構成されたコンバイナと、ベース・オーバーシュート値および差分オーバーシュート値の組合せの第１の部分を、対応する数の強化オーバーシュート・セグメントを識別するために復号するように構成された第２のセグメント復号器と、第１および第２のセグメント復号器に連結し、かつ特定のパターンの検出に応じて上記数のベース・オーバーシュート・セグメントと上記数の強化オーバーシュート・セグメントとの間で選択を行うように構成されたスイッチング回路とを含む。書込みパルスのうちの所与の書込みパルスに対するオーバーシュート振幅は、上記数のベース・オーバーシュート・セグメントおよび上記数の強化オーバーシュート・セグメントのうちの選択した一方に応じて少なくとも一部決定する。

いくつかの実施形態におけるドライバ・コントローラは、追加のセグメント化デジタル／アナログ変換器を利用して書込みパルスのそれぞれの書込みパルスの定常状態振幅を調整するようにさらに構成する。追加のセグメント化デジタル／アナログ変換器は、定常状態値の第１の部分を、対応する数の定常状態セグメントを識別するために復号するように構成されたセグメント復号器を含み、書込みパルスのうちの所与の書込みパルスに対する定常状態振幅は上記数の定常状態セグメントに応じて少なくとも一部決定する。定常状態セグメントのサブセットは、オーバーシュート・セグメントの対応するものとしても機能する共有セグメントを含んでもよい。

本発明の他の実施形態は、方法と、装置と、システムと、処理デバイスと、集積回路と、コンピュータ・プログラム・コードを実装したコンピュータ読取り可能記憶媒体を含むが、これらに限定しない。

本発明の例示的実施形態によるディスク系記憶デバイスを示す斜視図である。 図１の記憶デバイス内の記憶ディスクを示す平面図である。 複数の書込みドライバと、連動するドライバ・コントローラとを含む前置増幅器を含む図１の記憶デバイスの一部を示すブロック図である。 図３の前置増幅器およびこの増幅器の書込みヘッドとの相互接続を示すさらに詳細な図である。 例示的な書込みデータ、および異なった量の書込み電流オーバーシュートをもつ書込みパルスを含むこのデータに対応する書込み信号を示すタイミング図である。 図３の前置増幅器内のドライバ・コントローラの一部を示す図である。 高電位側と低電位側の書込みドライバの独立した対を備えた実施形態におけるドライバ・コントローラの１つの可能な実装形態を示す図である。 高電位側と低電位側の書込みドライバの独立した対を備えた実施形態におけるドライバ・コントローラの１つの可能な実装形態を示す図である。 書込み信号の所与の書込みパルスを生成する際のセグメント選択に関連するドライバ・コントローラの一部を示す図である。 例示的実施形態におけるドライバ・コントローラのパターン検出器を示す図である。 図９のパターン検出器の動作を示すタイミング図である。 図９のパターン検出器のためのタイマ較正アルゴリズムを実施するために使用する例示的な疑似コードを示す図である。 データ処理システム内のホスト処理デバイスと図１の記憶デバイスとの相互接続を示す図である。 複数の図１に示した種類のディスク系記憶デバイスを組み込んだ仮想記憶システムを示す図である。

本明細書では、例示的な記憶デバイス、書込みドライバ、および連動するドライバ・コントローラを含む例示的な制御回路に関して、本発明の実施形態を示す。しかし、パターン依存性書込み機能が所望されているいずれの記憶デバイスにも、本発明のこれらの、および他の実施形態がさらに全般的に適用可能であることを理解されたい。さらに多くの実施形態も、例示的実施形態に関して詳細に図示および説明する構成要素以外の構成要素を使用して実施可能である。

図１は本発明の例示的実施形態によるディスク系記憶デバイス１００を示す。この実施形態における記憶デバイス１００は、より詳細には、記憶ディスク１１０を含むＨＤＤを含む。記憶ディスク１１０は、（例えば上向きまたは下向きなどの）共通の磁化方向に向けられた媒体粒子の個々のグループの形でデータビットを記憶可能な１つまたは複数の磁性材料で被覆した記憶表面を有する。記憶ディスク１１０はスピンドル１２０に接続されている。スピンドル１２０は、高速で記憶ディスク１１０を回転させるために明示的には図示していないスピンドル・モータが駆動する。

データは、位置決めアーム１４０に搭載した読取り／書込みヘッド１３０を介して記憶ディスク１１０から読み取り、かつこれに書き込む。ヘッド１３０は図１において概要のみを示したことを理解されよう。記憶ディスク１１０の磁性表面の上方にある読取り／書込みヘッド１３０の位置は、電磁アクチュエータ１５０によって制御する。本実施形態における電磁アクチュエータ１５０、および連動するドライバ回路は、記憶デバイス１００の「制御回路」と本明細書でさらに全体的に呼ぶものの一部を含むと見なしてもよい。この実施形態におけるこの制御回路は、組立体の反対側に配列し、したがって、図１の斜視図では見えないさらに多くの電子部品をさらに含むと仮定する。このさらに多くの部品の各例は図３、図４、および図６から図９などの他の図に示す。

したがって、本明細書において使用する用語「制御回路」は、駆動電子回路、信号処理電子回路、および連動する処理記憶回路を例としての方法により、かつ限定せずに包含するように幅広く解釈されることを意図しており、ならびに記憶デバイス内の記憶ディスクの記憶表面を基準とした読取り／書込みヘッドの位置決めを制御するために利用するさらに多くの、または代替の要素を含有してよい。コネクタ１６０は、ホスト・コンピュータまたは他の関連する処理デバイスに記憶デバイス１００を接続するために使用する。

図１はそれぞれ単一の記憶ディスク１１０、読取り／書込みヘッド１３０、および位置決めアーム１４０の１つの事例のみで本発明の実施形態を示しているが、これは例示的な例のみの方法によるものであり、本発明の代案実施形態がこれらの、または他のドライブ構成要素の１つまたは複数についての複数の事例を含んでよいことを理解されたい。例えば、１つのそのような代案実施形態は、同じスピンドルに装着した複数の記憶ディスクであり、そのため、全てのディスクが同じ速度で回転するディスクと、複数の読取り／書込みヘッドと、１つまたは複数のアクチュエータに連結した連動位置決めアームとを含んでよい。同様に、特定の実施形態における記憶ディスク１１０の両面およびいずれの他の記憶ディスクもデータを記憶するために使用可能であり、したがって、１つまたは複数の読取り／書込みヘッドの適切な構成を介して読取りおよび書込み動作の対象とすることが可能である。

その用語が本明細書で幅広く使用されている所与の読取り／書込みヘッドは、別個になった読取りヘッドと書込みヘッドの組合せの形で実施可能である。さらに具体的には、本明細書で使用されている用語「読取り／書込み」は、読取り／書込みヘッドが読取りヘッドのみ、書込みヘッドのみ、読取りおよび書込みの双方のために使用する単一のヘッド、または別個になった読取りヘッドと書込みヘッドの組合せを含むことが可能であるように、「読取りおよび／または書込み」として幅広く解釈されることを意図している。したがって、読取り／書込みヘッド１３０などの所与の読取り／書込みヘッドは、読取りヘッドおよび書込みヘッドの双方を含むことが可能である。このようなヘッドは、例えば、巻き付け型もしくは側面シールド型の主ポールを備えた書込みヘッド、または記憶ディスク上でのデータの記録および／または読取りに適したいずれか他の種類のヘッドを含むことが可能である。書込み動作を実行中の読取り／書込みヘッド１３０は、本明細書では単に書込みヘッドと呼んでよく、同様に、参照番号１３０Ｗで示す。

同様に、図１に示す記憶デバイス１００は、このような記憶デバイスの従来の実装形態において普通に見られる種類の１つまたは複数の要素を含めて、詳細に示す要素に加えて、またはそれらの代わりに他の要素を含むことが可能である。当業者には充分に理解されているこれらの、および他の従来の要素については、本明細書では詳細な説明を省く。図１に示す要素の特定の配列が例示的な例のみの方法によって提示されていることも理解されたい。当業者は、本発明の実施形態の実施において非常に様々な他の記憶デバイス構成が使用可能であることを認識されよう。

図２は記憶ディスク１１０の記憶表面をさらに詳細に示す。図示するように、記憶ディスク１１０の記憶表面は複数の同心円状トラック２１０を含む。各トラックは、その後の検索のためにそれぞれが１ブロックのデータを記憶可能な複数のセクタ２２０に下位分割されている。記憶ディスクの中心により近く所在するトラックに比較すると、記憶ディスクの外周エッジにより近く所在するトラックはより大きな円周を有する。トラックは、数個の円環状区画２３０にグループ分けされ、区画のうちの所与の区画内のトラックは同じ数のセクタを有する。外側の区画のトラックは、内側の区画に所在するトラックよりも多くのセクタを有する。この例では、記憶ディスク１１０が、最も外側の区画２３０−０および最も内側の区画２３０−Ｍを含めてＭ＋１個の区画を含むと仮定する。

記憶ディスク１１０の外側の区画は、内側の区画よりも大きなデータ転送速度を提供する。これは、本実施形態における記憶ディスクが動作速度で回転するために一旦加速されると、読取り／書込みヘッドの位置決めに関係なく一定した角速度または半径方向速度で回転するが、内側区画のトラックは外側区画のトラックよりも短い円周を有する、という事実に部分的によるものである。したがって、読取り／書込みヘッドが外側区画のトラックの１つの上方に位置決めされると、このヘッドは、このヘッドが内側区画のトラックの１つの上方に位置決めされた時よりも、記憶ディスクの所与の３６０度の回転に対するディスク表面に沿ってより大きな線形距離を網羅する。このような配置構成は、一定した角速度（ＣＡＶ）を有すると称される。なぜなら、記憶ディスクの３６０度の各回転に同じ長さの時間がかかるからである。しかし、ＣＡＶ動作は本発明の実施形態の要件ではないことを理解されたい。

面および線形のビット密度は、記憶ディスク１１０の全記憶表面で全般的に一定しており、これは、外側区画でのより大きな転送速度をもたらす。したがって、記憶ディスクの最も外側の円環状区画２３０−０は、記憶ディスクの最も内側の円環状区画２３０−Ｍよりも大きな平均データ転送速度を有する。平均データ転送速度は、２の係数よりも大きい差で、所与の実施形態において最も内側と最も外側の円環状区画の間で異なっていてよい。例示のみの方法によって提供する１つの例示実施形態として、最も外側の円環状区画は、約２．３Ｇｂ／ｓのデータ転送速度を有してよい一方、最も内側の円環状区画は約１．０Ｇｂ／ｓのデータ転送速度を有する。このような実装形態において、ＨＤＤは、より具体的には、５００ギガバイト（ＧＢ）の総記憶容量および毎分７，２００回転（ＲＰＭ）のスピンドル速度を有してよく、データ転送速度は、上記に触れたように最も外側の区画に対する約２．３Ｇｂ／ｓから最も内側の区画に対する約１．０Ｇｂ／ｓの範囲にある。

記憶ディスク１１０は、その記憶表面上に形成したタイミング・パターンを含むと仮定してよい。このタイミング・パターンは、従来の方法で特定のセクタ内に形成したサーボ・アドレス・マーク（ＳＡＭ）、もしくは他の種類のサーボ・マークの１つまたは複数の集合を含んでよい。

上述の実施形態で言及した特定のデータ転送速度および他の特徴は、例示のみの目的で提示しており、いかなる形でも限定として解釈するものではない。他の実施形態においては、非常に様々な他のデータ転送速度および記憶ディスク構成を使用してよい。

少なくとも１つの書込みドライバと、パターン検出器とパターン依存性書込み回路とを含む連動ドライバ・コントローラとを実施するように図１の記憶デバイス１００を構成した図３から図１１を参照して本発明の実施形態を以下に説明する。パターン依存性書込み回路は、セグメント化デジタル／アナログ変換器の少なくとも一部を利用して、少なくとも一部は例示的に実施されている。例として、記憶デバイス１００は、パターン依存性書込みのある、およびパターン依存性書込みのないモードを含めて、異なった動作モードで動作するように構成可能である。図５を参照して書込みパルス波形の各例を以下にさらに詳細に説明する。

図３は図１の記憶デバイス１００の一部をさらに詳細に示す。この図において、記憶デバイス１００は、バス３０６を介して通信するプロセッサ３００と、メモリ３０２と、システムオンチップ（ＳＯＣ）３０４を含む。記憶デバイスは、ＳＯＣ３０４と書込み／読取りヘッド１３０との間のインターフェイスを提供する前置増幅器３０８をさらに含む。メモリ３０２はＳＯＣ３０４および記憶デバイス１００の他の構成要素に対しての外部メモリとなるが、にもかかわらず、この記憶デバイスに対しては内部のものとなっている。本実施形態におけるＳＯＣ３０４は、読取りチャンネル回路３１０と、ディスク・コントローラ３１２とを含み、記憶ディスク１１０からのデータの読取りおよびこれへのデータの書込みの際に読取り／書込みヘッド１３０の動作を指図する。

バス３０６は、例えば、１つまたは複数のインターコネクト・ファブリックを含んでよい。そのようなファブリックは、本実施形態において先端的拡張可能インターフェイス（ＡＸＩ）ファブリックとして実施可能であり、これは、例えば、参照により本明細書に組み込まれているｔｈｅ Ａｄｖａｎｃｅｄ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｂｕｓ Ａｒｃｈｉｅｃｔｕｒｅ （ＡＭＢＡ） ＡＸＩ ｖ２．０仕様がさらに詳細に説明している。このバスは、ＳＯＣ３０４と前置増幅器３０８との間などの別のシステム構成要素間の通信を支援するためにも使用可能である。ＡＸＩ相互接続が不要であること、および非常に様々な他の種類のバス構成が本発明の実施形態で使用可能であることを理解されたい。

プロセッサ３００、メモリ３０２、ＳＯＣ３０４、および前置増幅器３０８は、その用語が本明細書に使用されている「制御回路」の１つの考えられる例をまとめて含むと見なしてもよい。制御回路の多くの代案配置構成が他の実施形態において使用可能であり、かつそのような配置構成は構成要素３００、３０２、３０４、および３０８のサブセットのみ、またはこれらの構成要素の１つまたは複数の一部を含んでよい。例えば、ＳＯＣ３０４自体は「制御回路」の一例として見なしてもよい。図３に示す実施形態における記憶デバイス１００の制御回路は、全般に、読取り／書込みヘッド１３０から受け取った、およびこれに印加したデータを処理するように、かつ記憶ディスク１１０を基準とした読取り／書込みヘッド１３０の位置決めを制御するように構成する。

図３の記憶デバイス１００内のＳＯＣ３０４の特定の動作は、外部メモリ３０２が記憶するコードを実行するプロセッサ３００によって指図可能であることに注意されたい。例えば、プロセッサ３００は、ＳＯＣ３０４が実行するパターン依存性書込み処理の少なくとも一部を実行するためにメモリ３０２が記憶するコードを実行するように構成可能である。したがって、記憶デバイス１００のパターン依存性書込み機能の少なくとも一部は、ソフトウェア・コードの形で少なくとも一部は実施可能である。このソフトウェア・コードは、ＳＯＣ３０４のメモリおよびプロセッサといった構成要素などの記憶デバイスの他の部分でも記憶および実行が可能である。

外部メモリ３０２は、ランダムアクセスメモリ（ＲＡＭ）または読取り専用メモリ（ＲＯＭ）などの電子メモリをいずれの組合せで含んでもよい。本実施形態において、外部メモリ３０２が、ダブルデータレート（ＤＤＲ）同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）として少なくとも一部は実施されていることを限定せずに仮定するが、他の実施形態では非常に様々な他の種類のメモリが使用可能である。メモリ３０２は、本明細書でより概括的に「コンピュータ読取り可能記憶媒体」と呼ぶものの一例である。このような媒体も書込み可能であってよい。

本実施形態のＳＯＣ３０４は単一の集積回路で実施すると仮定するが、この集積回路はプロセッサ３００、メモリ３０２、バス３０６、および前置増幅器３０８の一部をさらに含んでよい。代案として、プロセッサ３００、メモリ３０２、バス３０６、および前置増幅器３０８の一部は、ＨＤＤ内での使用のために設計され、かつ本明細書に開示したパターン依存性書込み機能を実施するように適切に変形した他の従来の集積回路などの１つまたは複数の追加の集積回路の形で少なくとも一部実施可能である。

本発明の実施形態での使用のために変形可能なＳＯＣ集積回路の一例は、参照により本明細書に組み込まれている同一出願人による「Ｄａｔａ Ｓｔｏｒａｇｅ Ｄｒｉｖｅ ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｏｉｎ」と題された米国特許第７，８７２，８２５号明細書が開示している。

所与の実施形態のプロセッサ、メモリ、または他の記憶デバイス構成要素を実施するために使用可能な他の種類の集積回路は、例えば、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレー（ＦＰＧＡ）、または他の集積回路デバイスを含む。

集積回路の実装形態を含む実施形態において、複数の集積回路ダイはウェハの表面上の反復パターンにおいて形成可能である。このような各ダイは、本明細書に説明したパターン依存性書込み回路を含んでよく、他の構造または回路を含んでよい。ダイはウェハから切り離し、またはダイスカットし、続いて集積回路としてパッケージに収容する。当業者は、パッケージに収容した集積回路を作成するために、どのようにしてウェハをダイスカットしてダイをパッケージに入れるかを知っていよう。このように製造した集積回路は本発明の実施形態と考えられる。

本実施形態において記憶デバイス１００の一部として示しているが、プロセッサ３００とメモリ３０２のうちの１つまたは双方は、記憶デバイスが設置されたホスト・コンピュータまたはサーバなどの連動する処理デバイス内で少なくとも一部は実施可能である。したがって、図３の実施形態の要素３００および３０２は、記憶デバイス１００から独立していると、または記憶デバイスとその連動処理デバイスの双方から独立した処理もしくはメモリ回路構成要素をそれぞれが含む各複合要素に相当すると見なしてもよい。上述したように、プロセッサ３００およびメモリ３０２の少なくとも一部は、「制御回路」を、本明細書でこの用語が幅広く定義されているように含むと見なしてもよい。

記憶デバイス１００の前置増幅器３０８をさらに具体的に言及すると、この実施形態における前置増幅器はドライバ・コントローラ３２０と、複数の連動書込みドライバ３２２とを含む。ドライバ・コントローラ３２０はパターン依存性書込み（ＰＤＷ）回路３２４と、パターン検出器３２６とを含む。パターン依存性書込み回路３２４は、書込みドライバ３２２のうちの所与の書込みドライバにより生成した書込み信号の複数の書込みパルスのそれぞれにおいて制御された量のオーバーシュートを提供するように構成する。以下にさらに詳細に説明するように、このオーバーシュート制御は、パターン依存性書込み回路３２４において実施すると仮定したセグメント化デジタル／アナログ変換器（ＤＡＣ）の使用を含む。

この実施形態には複数の書込みドライバ３２２が存在すると仮定しているが、他の実施形態は単一の書込みドライバのみを含んでよい。本実施形態における所与の書込みドライバ３２２は、高電位側データパスおよび低電位側データパスなどの複数の異なるデータパスを含んでよいが、他の実施形態では様々な数のデータパスが使用可能である。この点について、例えば、前置増幅器３０８または他の記憶デバイス構成要素内でデータ信号が通過するＣＭＯＳ回路または他の種類の回路を包含するように、本明細書で使用されている用語「データパス」が幅広く解釈されることを意図していることに注意されたい。

同様に、用語「書込みドライバ」は、記憶デバイス１００の書込みヘッドに１つまたは複数の書込み信号を送る、またはその他で与えるために使用可能であるいずれの種類のドライバ回路も包含することを意図している。例として、書込みドライバ３２２はＸ側およびＹ側のドライバの対を含んでよく、この対は高電位側および低電位側のドライバの双方を含み、ここでＸ側およびＹ側は逆の書込みサイクルで駆動されている。これらのＸ側ドライバおよびＹ側ドライバの対は、本明細書においてそれぞれ左側および右側のドライバ対とも呼ぶ。他の書込みドライバの実施形態では、回路の多くの代案配置構成が可能である。

図３では書込みドライバ３２２から独立していると例示的に示したが、ドライバ・コントローラ３２０は代案として書込みドライバ３２２の内部に少なくとも一部実施可能である。

パターン依存性書込み回路３２４は、パターン検出器３２６が書込みデータ中に検出したパターンに応じた書込み信号の特定の書込みパルスのオーバーシュート振幅を制御するように構成する。例えば、いくつかの実施形態において、最小のランレングスの緊密な間隔での磁気遷移を記録する際に、書込みヘッドのポール・チップの磁性状態は完全に飽和するための充分な時間を有していないこともある。したがって、１つの飽和状態から反対の飽和状態にポール・チップを迅速に駆動するために、この場合は積極的なオーバーシュート設定を使用する一方、さほど積極的ではないオーバーシュート設定は、より長いランレングスの場合に書込みデータの電流ビットに先んじて使用する。

パターン依存性書込み回路３２４は、上述のセグメント化ＤＡＣを利用することによって書込み信号の書込みパルスに対するこのオーバーシュート振幅制御を提供するように構成する。例示的な実施形態のセグメント化ＤＡＣは、指定した数の最上位ビット（ＭＳＢ）に対して温度計符号化、および残りの最下位ビット（ＬＳＢ）に対してバイナリ重み付けを使用しているが、他の実施形態では様々な種類のセグメント化ＤＡＣが使用可能である。同様に、独立したセグメント化ＤＡＣは所与の書込みパルスのオーバーシュートおよび定常状態部分を制御するために使用すると限定せずに仮定するが、多くの他の配置構成が可能である。これらの２つの独立セグメント化ＤＡＣは、本明細書において、個別オーバーシュートおよび定常状態セグメント化ＤＡＣとも呼ぶ。

図４は一実施形態における前置増幅器３０８の部分４００のさらに詳細な図を示す。この実施形態において、部分４００はドライバ・コントローラ３２０’を含み、ドライバ・コントローラ３２０’内では、パターン依存性書込み回路がパターン検出器３２６に連結したブリッジ制御モジュール３２４’内で実施される。書込みヘッド１３０Ｗを介して記憶媒体１１０上に記録するための書込みデータは、ブリッジ制御モジュール３２４’およびパターン検出器３２６の入力に印加する。ブリッジ制御モジュール３２４’は一種のパターン依存性書込み回路であると考えられ、用語の後半（パターン依存性書込み回路）が本明細書では幅広く使用されている。

以下に説明するように、ブリッジ制御モジュール３２４’は、セグメント化ＤＡＣを利用して電流モード書込み信号の書込みパルスのオーバーシュート振幅のパターン依存性変調を提供する。ドライバ・コントローラ３２０およびパターン依存性書込み回路３２４の他の実装形態は、ブリッジ制御モジュール内に組み込む、またはこのモジュールと連動させる必要はなく、したがって、参照番号３２０’および３２４’はこの実施形態においてより概括的な参照番号３２０および３２４の代わりに使用する。

図４の実施形態の書込みドライバは、ブリッジ制御モジュール３２４’のブリッジ制御出力が駆動するライタ出力ブリッジ３２２’の形に配置構成したとして例示的に示す。この実施形態におけるライタ出力ブリッジ３２２’は伝送回線４０２を介して書込みヘッド１３０Ｗを駆動するそれぞれＷＤＸおよびＷＤＹで示すＸ側およびＹ側のドライバ出力を含む。図示したように、書込みヘッド１３０はインダクタＬと抵抗器Ｒの直列配置としてモデル化しており、書込み電流の形でライタ出力ブリッジ３２２’から書込み信号を受信する。

ブリッジ制御モジュール３２４’は、書込み信号の所与の書込みパルスについて、ベース・オーバーシュート値、差分オーバーシュート値、オーバーシュート持続時間、および定常状態値を指定するデジタル制御信号を受信する。これらの制御信号は、プロセッサ３００またはＳＯＣ３０４などの記憶デバイス１００の他の構成要素が少なくとも一部は提供可能である。当業者には、書込みパルスのための制御可能パラメータを提供するための多くの他の技術は明らかであろう。

本実施形態における書込み電流信号についての状況において、ベース・オーバーシュート値、差分オーバーシュート値、オーバーシュート持続時間、および定常状態値は、より具体的には、それぞれＩｏｓ振幅、ΔＩｏｓ振幅、Ｉｏｓ持続時間、およびＩｗ振幅と呼ぶ。ここで、Ｉｏｓは書込みパルスのベース・オーバーシュート電流を指し、Ｉｗは書込みパルスの定常状態電流を示す。

図４の実施形態の書込みデータに応じて生成した書込み電流を例示する例示的な書込みパルスを図５のタイミング図に示す。所与の書込みパルスが定常状態振幅Ｉｗを有することが分かる。各書込みパルスに重ねたのは、ベース・オーバーシュート振幅のみ、またはＩｏｓ＋ΔＩｏｓで与える強化オーバーシュート振幅のいずれかであるオーバーシュート振幅の量である。書込みパルスは、対応する書込みデータビットの論理状態によって正または負のパルスとなり得る。ここで、正の書込みパルスはバイナリの「１」書込みデータビットに対して使用し、負の書込みパルスはバイナリの「０」書込みデータビットに対して使用する。図示したように、正の書込みパルスは定常状態振幅Ｉｗ、およびオーバーシュート振幅ＩｏｓまたはＩｏｓ＋ΔＩｏｓを有し、負の書込みパルスは定常状態振幅−Ｉｗ、およびオーバーシュート振幅−Ｉｏｓまたは−（Ｉｏｓ＋ΔＩｏｓ）を有する。

したがって、書込みヘッド１３０Ｗを介した書込み電流は定常状態電流±Ｉｗの間を行き来し、各遷移の前縁は、さらに多くのオーバーシュート電流±Ｉｏｓまたは±（Ｉｏｓ＋ΔＩｏｓ）を含む。しかし、この特定の書込み信号構成が例示のみの目的のために提示され、かつ他の実施形態が異なった書込みパルス形状および構成を有する異なった種類の書込み信号を使用可能であることを理解されたい。例えば、同一出願人による、かつ参照により本明細書に組み込まれている２０１２年３月９日に出願の「Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ ｈａｖｉｎｇ Ｗｒｉｔｅ Ｓｉｇｎａｌ ｗｉｔｈ Ｍｕｌｔｉｐｌｅ−Ｓｌｏｐｅ Ｄａｔａ Ｔｒａｎｓｉｔｉｏｎ」と題された米国特許出願第１３／４１６，４４３号明細書が開示するように、複数の傾きのデータ遷移を有する書込みパルスが使用可能である。

図５の例において、ベース・オーバーシュート振幅Ｉｏｓは、単一のビット周期Ｔよりも長いランレングスを含む書込みデータ・パターンが対応する書込みデータビットに先行する各書込みパルスのために使用し、強化オーバーシュート振幅Ｉｏｓ＋ΔＩｏｓは、信号ビット周期Ｔに等しいランレングスを含む書込みデータ・パターンが対応する書込みデータビットに先行する各書込みパルスのために使用する。

パターン検出器３２６は書込みデータ内のこれらの２つの異なったパターンを検出するように構成され、単一のビット周期Ｔに等しいランレングスを含むパターンの検出に応じて強化オーバーシュート振幅を選択的に可能にするΔＩｏｓ有効化信号を生成する。したがって、この特定のパターンが先行する各書込みデータビットは、その定常状態振幅に重ねた強化オーバーシュート振幅を含むように生成した対応する書込みパルスを有する。

したがって、本実施形態におけるパターン検出器３２６は、増減量ΔＩｏｓの導入を必要とする状態のための入力書込みデータを解析する。図９、図１０、および図１１を参照して以下にさらに詳細に説明するように、パターン検出器の１つの実装形態は３Ｔ／２の持続時間を有するタイマを利用し、これによって、ＩＴ以上のランレングス・パターンの検出を可能にする。

他の各実施形態において、多くの他の種類のパターンが１つまたは複数の書込みパルスのオーバーシュート振幅を調整するために検出可能、かつ利用可能である。例えば、２Ｔを超えるランレングスを有するパターンに応じて、または先行および／または後続の複数ビットのランレングスのさらに複雑なパターンの生成時に、ΔＩｏｓの増減量を導入することが可能である。加えて、他の実施形態は、ΔＩｏｓのための複数のパターン依存性振幅設定に対応するように構成可能である。

１つまたは複数の実施形態に関したさらに多くの詳細を図６、図７、および図８を参照して説明する。これらの図は、単一の実施形態の様々な特徴に関していると見なしてもよい。代案として、複数の異なる実施形態は、例示した特徴の異なった組合せを使用して構成可能である。これらの実施形態は例示のみのものであり、他の実施形態は図６、図７、および図８または本明細書に説明する他の図の特定の例示的配置構成を含む必要はない。

図６を参照すると、ドライバ・コントローラ３２０の部分６００がさらに詳細に示されている。より具体的には、部分６００は、図５に示す種類の書込みパルスを生成するために使用する定常状態の、およびオーバーシュートのセグメント化ＤＡＣを含めたパターン依存性書込み回路３２４のさらに詳細な図を示す。定常状態セグメント化ＤＡＣはセグメント復号器６０２を含み、オーバーシュート・セグメント化ＤＡＣは第１および第２のセグメント復号器６０４および６０６を含む。

部分６００が同じく含むものは、加算器６１０と、バッファ６１２、６１４、および６１６と、追加の制御回路６２０および６２４と、である。バッファ６１２、６１４、および６１６はセグメント復号器６０２、６０４、および６０６のそれぞれ１つと対になっている。これらの要素および加算器６１０は、制御数値を事前計算するための相対的に遅い論理回路を使用して例示的に実施されている一方、図示するように、追加の制御回路６２０および６２４は、事前計算した制御数値間で選択するために相対的に速い論理回路を使用して例示的に実施されている。加算器６１０は、本明細書でより概括的に「コンバイナ」と呼ぶものの一例であり、他の種類のコンバイナも他の実施形態で使用可能である。

図６に示す例示的配置構成において、前置増幅器３０８のドライバ・コントローラ３２０もしくは他の部分または記憶デバイス１００において実施したライタ制御レジスタからデジタル値を受け取る。本実施形態におけるこれらのデジタル値は９ビットの定常状態値Ｉｗ＜８：０＞、９ビットのベース・オーバーシュート値Ｉｏｓ＜８：０＞、および４ビットの差分オーバーシュート値ΔＩｏｓ＜３：０＞を例示的に含む。

定常状態値Ｉｗ＜８：０＞は、セグメント復号器６０２とバッファ６１２にそれぞれ印加するビット＜８：５＞および＜４：０＞を含む第１および第２の部分を含む。

同様に、基礎オーバーシュート値Ｉｏｓ＜８：０＞は、セグメント復号器６０４とバッファ６１４にそれぞれ印加するビット＜８：５＞およびビット＜４：０＞を含む第１および第２の部分を含む。

差分オーバーシュート値ΔＩｏｓ＜３：０＞は、ベース・オーバーシュート値Ｉｏｓ＜８：０＞および差分オーバーシュート値ΔＩｏｓ＜３：０＞の組合せを形成するように構成された加算器６１０の入力に印加する。より具体的には、本実施形態における加算器６１０はベース・オーバーシュート値と、差分オーバーシュート値のシフトしたバージョンの合計としての組合せを形成する。シフトしたバージョンは、図示するように３ビット分の場所だけシフトし、これは２^３＝８の係数での差分オーバーシュート値の乗算に相当する。したがって、この実施形態において、ΔＩｏｓのＬＳＢ重みはＩｏｓの重みの８倍になる。例えば、ＩｏｓＬＳＢ＝０．２８１ｍＡの場合、ΔＩｏｓＬＳＢ＝２．２４８ｍＡとなるが、他のＬＳＢ電流重みも使用可能である。

したがって、本実施形態において、本明細書で同じくより概括的に、ベース・オーバーシュート値および差分オーバーシュート値の組合せと呼ぶ９ビットの（Ｉｏｓ＋ΔＩｏｓ）値を作成するために、９ビットＩｏｓ値は４ビットのΔＩｏｓ値を左にシフトしたバージョンと合計する。

結果として得られるベース・オーバーシュート値および差分オーバーシュート値の組合せは、セグメント復号器６０６とバッファ６１６にそれぞれ印加するビット＜８：５＞およびビット＜４：０＞を含む第１および第２の部分を含む。

セグメント復号器６０２、６０４、および６０６の出力はそれぞれの値ＩｗＳｅｇ＜７：０＞、ＩｏｓＳｅｇ＜１３：０＞、およびＩｏｓＳｕｍＳｅｇ＜１３：０＞で示す。これらは、定常状態およびオーバーシュートのセグメント化ＤＡＣのそれぞれの温度計符号化部分を伴う温度計符号化値であり、ここで、温度計符号は、符号の「１」ビットが関連ドライバ・ビット部分を活性化し、符号の「０」ビットがオフ状態の関連ドライバ・ビット部分を維持するように構成する。より具体的には、ＩｗＳｅｇ＜７：０＞は、８個の定常状態温度計符号セグメントＳ０からＳ７の特定の番号のものを示し、ＩｏｓＳｅｇ＜１３：０＞およびＩｏｓＳｕｍＳｅｇ＜１３：０＞のそれぞれは、１４個のオーバーシュート温度計符号セグメントＳ３からＳ１６の特定の番号のものを示す。ΔＩｏｓ有効化信号の値によっては、所与の時刻における使用のために、ＩｏｓＳｅｇ＜１３：０＞値およびＩｏｓＳｕｍＳｅｇ＜１３：０＞値のうちの１つのみを選択する。

バッファ６１２、６１４、および６１６の出力は、それぞれの値Ｉｗ＜４：０＞、Ｉｏｓ＜４：０＞、およびＩｏｓＳｕｍ＜４：０＞で示す。これらは、定常状態およびオーバーシュートのセグメント化ＤＡＣのそれぞれのバイナリ重み付け部分を伴うバイナリ・コード化値である。より具体的には、Ｉｗ＜４：０＞は、２^５＝３２個の定常状態バイナリ・コード化値の特定の１つを示し、Ｉｏｓ＜４：０＞およびＩｏｓＳｕｍ＜４：０＞のそれぞれは２^５＝３２個のオーバーシュートバイナリ・コード化値の特定の１つを示す。再びΔＩｏｓ有効化信号の値によっては、所与の時刻における使用のために、Ｉｏｓ＜４：０＞値およびＩｏｓＳｕｍ＜４：０＞値のうちの１つのみを選択する。

追加の制御回路６２０は、左側または右側のドライバの起動を示すパルスが全てをゲート制御するＡＮＤゲート６２２−１、６２２−２、および６２２−３を含む。これらのＡＮＤゲート６２２は、それぞれの入力として値ＩｗＳｅｇ＜２：０＞、ＩｗＳｅｇ＜７：３＞、およびＩｗ＜４：０＞も受信し、ＩｗＳｅｇＤｅｄ＜２：０＞、ＩｗＳｅｇＳｈａｒｅｄ＜７：３＞、およびＩｗＢｉｎａｒｙ＜４：０＞で示すそれぞれの出力を生成する。このようにして、図５に例示したように、書込み電流の極性交番を達成する。

ＡＮＤゲート６２２−１および６２２−２それぞれの２つの出力ＩｗＳｅｇＤｅｄ＜２：０＞およびＩｗＳｅｇＳｈａｒｅｄ＜７：３＞は共働して、上述の８個のセグメントＳ０からＳ７の特定の番号のものの選択を示し、かつ定常状態セグメント化ＤＡＣのＭＳＢに対応する温度計コード化出力を与える。それぞれのこのセグメントは、０．２６０ｍＡのＬＳＢ値での３２個のＬＳＢに対応する８．３２ｍＡのＤＡＣセグメントを例示的に示すが、他のセグメント当たりの電流値も使用可能である。ＡＮＤゲート６２２−３の出力ＩｗＢｉｎａｒｙ＜４：０＞は、定常状態セグメント化ＤＡＣの５個のＬＳＢに対応するバイナリ・コード化出力であり、ＤＡＣ重み付けは０．２６０ｍＡのＬＳＢ値で≦３１ＬＳＢ＝８．０６ｍＡである。

追加の制御回路６２４は、スイッチング回路６２５ならびにＡＮＤゲート６２６−１、６２６−２、６２６−３、および６２６−４を含む。これらのＡＮＤゲートは全て図示したようにＩｏｓパルスがゲート制御している。ＡＮＤゲート６２６−４は、入力として、左側または右側ドライバの起動を示す上述のパルスも受信し、このＡＮＤゲートの出力は、他のＡＮＤゲート６２６−１、６２６−２、および６２６−３のそれぞれに印加するパルスとなる。

選択回路６２５は、Ｉｏｓで与えるベース・オーバーシュート振幅とＩｏｓ＋ΔＩｏｓで与える強化オーバーシュート振幅との間で選択を行うように構成された単投二極スイッチの対を例示的に含む。選択は、パターン検出器３２６が生成したΔＩｏｓ有効化信号に応じて行う。

スイッチング回路６２５の上側スイッチは、セグメント検出器６０４の出力における温度計コード化値ＩｏｓＳｅｇ＜１３：０＞とセグメント検出器６０６の出力における温度計コード化値ＩｏｓＳｕｍＳｅｇ＜１３：０＞との間で選択を行う。

スイッチング回路６２５の下側スイッチは、バッファ６１４の出力におけるバイナリ・コード化値Ｉｏｓ＜４：０＞とバッファ６１６の出力におけるバイナリ・コード化値ＩｏｓＳｕｍ＜４：０＞との間で選択を行う。

スイッチング回路６２５は、本明細書でより概括的に、第１および第２のセグメント復号器に連結されたスイッチング回路と呼ぶものの例であり、かつパターン検出器による特定のパターンの検出に応じて、第１のセグメント復号器が決定したいくつかのベース・オーバーシュート・セグメントと第２のセグメント復号器が決定したいくつかの強化オーバーシュート・セグメントとの間で選択を行うように構成する。他の実施形態においてこのようなスイッチング回路を実施する際には、多くの他の種類および配置構成のスイッチが使用可能である。

ＡＮＤゲート６２６−１、６２６−２、および６２６−３は選択された値をスイッチング回路６２５から受信する。より具体的には、ＡＮＤゲート６２６−１および６２６−２は、ＩｏｓＳｅｇ＜１３：０＞値およびＩｏｓＳｕｍＳｅｇ＜１３：５＞値のうちの選択された値のそれぞれ＜１３：５＞部分および＜４：０＞部分を受信し、ＩｏｓＳｅｇＤｅｄ＜８：１６＞およびＩｏｓＳｅｇＳｈａｒｅｄ＜３：７＞で示す出力を生成する。これらの２つの出力は共働して、上述の１４個のセグメントＳ３からＳ１６の特定の番号のものの選択を示し、かつオーバーシュート・セグメント化ＤＡＣのＭＳＢに対応する温度計コード化出力を与える。

上記の定常状態の場合におけるように、このセグメントのそれぞれは、０．２６０ｍＡのＬＳＢ値での３２個のＬＳＢに対応する８．３２ｍＡのＤＡＣセグメントを例示的に示すが、他のセグメント当たりの電流値も使用可能である。ＡＮＤゲート６２６−３は、Ｉｏｓ＜４：０＞およびＩｏｓＳｕｍ＜４：０＞のうちの選択されたものを受信し、ＩｏｓＢｉｎａｒｙ＜４：０＞で示す出力を生成する。対応する定常状態出力のように、このオーバーシュート出力は、オーバーシュート・セグメント化ＤＡＣの５個のＬＳＢに対応するバイナリ・コード化出力であり、ＤＡＣ重み付けは０．２６０ｍＡのＬＳＢ値で≦３１ＬＳＢ＝８．０６ｍＡである。

書込み信号の書込みパルスのうちの所与の書込みパルスのオーバーシュート振幅は、上記数のベース・オーバーシュート・セグメントおよび上記数の強化オーバーシュート・セグメントのうちの選択されたセグメントに応じて少なくとも一部は決定する。より具体的には、本実施形態において、所与の書込みパルスのオーバーシュート振幅は、上記数のベース・オーバーシュート・セグメントＩｏｓＳｅｇ＜１３：０＞、およびバイナリ・コード化オーバーシュート値ＩｏｓＢｉｎａｒｙ＜４：０＞を伴った上記数の強化オーバーシュート・セグメントＩｏｓＳｕｍＳｅｇ＜１３：０＞のうちの選択されたセグメントに応じて決定する。

書込み信号の所与の書込みパルスの定常状態振幅は、上記数の定常状態セグメントに応じて少なくとも一部決定する。より具体的には、本実施形態において、所与の書込みパルスの定常状態振幅は、バイナリ・コード化定常状態値ＩｗＢｉｎａｒｙ＜４：０＞を伴った上記数の定常状態セグメントＩｗＳｅｇ＜７：０＞に応じて決定する。

図６に示すように、定常状態セグメントのサブセットは、オーバーシュート・セグメントのうちの対応するセグメントとしても機能する共有セグメントを含む。図において、これらの共有セグメントは、定常状態セグメント化ＤＡＣの状況においてＩｗＳｅｇＳｈａｒｅｄ＜７：３＞で示し、オーバーシュート・セグメント化ＤＡＣの状況においてはＩｏｓＳｅｇＳｈａｒｅｄ＜３：７＞で示す。セグメント間の重なりは、図８を参照して以下にさらに詳細に説明する。

図７を参照すると、図６を参照して既に説明した制御回路の一部をそれぞれが含む図４のドライバ・コントローラの複数の事例とともに、高電位側および低電位側の書込みドライバの独立した対が示されている。図７のライタ出力ブリッジ３２２’は、より具体的には、全般にＱ１、Ｑ２、Ｑ３、およびＱ４で示す出力トランジスタを使用して実施する書込みドライバを含む。トランジスタＱ１およびＱ２は、それぞれ論理高電位側および論理低電位側の書込みデータビットのために利用する低電位側ドライバである。同様に、トランジスタＱ３およびＱ４は、それぞれ論理低電位側および論理高電位側の書込みデータビットのために利用する高電位側ドライバである。

トランジスタＱ１およびＱ２はバイポーラｎｐｎトランジスタであり、トランジスタＱ３およびＱ４はバイポーラｐｎｐトランジスタである。このトランジスタのそれぞれは、複数のエミッタを含むとして例示的に示す。Ｑ１およびＱ３のコレクタはＷＤＸ出力端子に連結され、Ｑ２およびＱ４のコレクタはＷＤＹ出力端子に連結されている。図４に示すように、これらの端子は、書込みヘッド１３０Ｗに連結された伝送回線４０２の上側および下側のコンダクタを駆動する。

図７に示すように、ドライバ・コントローラ３２０’は、より具体的には、図４に示したものと同様のブリッジ制御モジュールの４つの事例を含み、これらの複数のブリッジ制御モジュールの事例は３２４’−１、３２４’−２、３２４’−３、および３２４’−４で示し、かつそれぞれ書込みドライバ出力トランジスタＱ１、Ｑ２，Ｑ３，およびＱ４を介して電流を制御するように構成する。この実施形態のブリッジ制御モジュールは、図４を参照して既に説明したモジュールとは、図７のブリッジ制御モジュールがパターン検出器３２６−１、３２６−２、３２６−３、および３２６−４のそれぞれの例を含んでいる点で異なっている。図４の実施形態において、パターン検出器はブリッジ制御モジュールの外部にあるとして示した。この点について、複製されたパターン検出器の使用がブリッジの足の間の時間的非対称を低減し、かつレベル・シフタの数を低減することに注意されたい。

各ブリッジ制御モジュールは、ＡＮＤゲート６２２−１、６２２−２、６２２−３、６２６−１、６２６−２、および６２６−３を含めて、図６の回路の一部も含む。図６のＡＮＤゲート６２６−４は、ブリッジ制御モジュールのそれぞれで実施されているオーバーシュート・パルス生成器７１０に組み込まれていると仮定する。同じくブリッジ制御モジュールのそれぞれに組み込まれているものは、スイッチ６２５Ａおよびスイッチ６２５Ｂを含むとして図６にさらに詳細に示すスイッチング回路６２５である。

本実施形態におけるブリッジ制御モジュールは全てが、Ｉｗ論理回路７０２、Ｉｏｓ論理回路７０４、およびΔＩｏｓ前処理論理回路７０６のそれぞれの単一の事例を共有している。これらの共有要素は、この実施形態においてドライバ・コントローラ３２０’全体の一部であると考えられ、かつ図６のセグメント復号器６０２、６０４、および６０６のそれぞれ、ならびにバッファ６１２、６１４、および６１６のそれぞれを組み込むように構成する。同様に、ΔＩｏｓ前処理論理回路７０６は、加算器６１０を組み込んでいると仮定する。既に示したように、セグメント復号器６０２、６０４、６０６、加算器６１０、ならびにバッファ６１２、６１４、および６１６は、低速度または相対的に低速度の論理回路を使用して作成されている。再び、これらの要素は、高速または相対的に速い論理回路を使用して実施されているブリッジ制御モジュールの全てによって共有されている。この配置構成は、Ｉｏｓ値および（Ｉｏｓ＋ΔＩｏｓ）値の双方の事前計算、ならびにライタ出力ブリッジ３２２’への印加の直前のこれら２つの値間での高速スイッチングを可能にする。

図６を参照して既に説明したブリッジ制御モジュール３２４’−１の出力は、図７に示したようにライタ出力ブリッジ３２２’のＮ型金属酸化膜半導体（ＭＯＳ）トランジスタ７１５のそれぞれのゲートを駆動する。これらのＮＭＯＳトランジスタのドレインはＱ１のエミッタの１つまたは複数のサブセットのそれぞれに連結され、それらのソースはＶＥＥで示すさらに低い供給電圧に接続されている。所与のそのようなトランジスタは、より具体的には重み付けしたトランジスタの集合を含んでよく、したがって、トランジスタ７１５は、本明細書で重み付きトランジスタの個々の集合と呼んでよく、この集合のそれぞれは、ブリッジ制御モジュール３２４’−１のＩｗＢｉｎａｒｙ＜４：０＞、ＩｗＳｅｇＤｅｄ＜２：０＞、ＩｗＳｅｇＳｈａｒｅｄ＜７：３＞、ＩｏｓＳｅｇＤｅｄ＜８：１６＞、およびＩｏｓＢｉｎａｒｙ＜４：０＞の５個の出力のうちの１つが駆動する。

本実施形態の各エミッタは、３２個のＬＳＢ電流ユニットに対応するように重み付けされている。５ビットのＤＡＣ、およびゲート６２２−３が駆動するその連動エミッタは、０から３１ユニットの範囲の電流を供給する一方、他のエミッタは、起動されると、３２ユニットの電流を伝える。代案の重み付けおよびエミッタ構成も使用可能である。

他のブリッジ制御モジュール３２４’−２、３２４’−３、および３２４’−４のそれぞれは、書込みドライバ出力トランジスタＱ２，Ｑ３，およびＱ４のうちの対応するものを基準とした同様の方法で構成したと仮定するが、ライタ出力ブリッジ３２２’のＭＯＳトランジスタの関連する集合は、図示の簡略さと明確さのために図から省いた。同様に、低電位側ブリッジ制御モジュール３２４’−１および３２４’−２ならびにそれらの関連ＮＭＯＳトランジスタ集合はさらに低い供給電圧ＶＥＥに連結されているが、高電位側ブリッジ制御モジュール３２４’−３および３２４’−４はさらに高い供給電圧ＶＣＣに連結され、かつそれらの出力はＮＭＯＳトランジスタの代わりにＰ型ＭＯＳ（ＰＭＯＳ）トランジスタの集合に連結されている。

加えて、高電位側書込みデータに対して動作するブリッジ制御モジュール３２４’−１および３２４’−４の書込みデータ入力をｐＷｒｉｔｅ＿Ｄａｔａで示し、低電位側書込みデータに対して動作するブリッジ制御モジュール３２４’−２および３２４’−３の書込みデータ入力をｎＷｒｉｔｅ＿Ｄａｔａで示す。図中、書込みデータは全般にＷｒｉｔｅ＿Ｄａｔａと呼ぶ。

これらのブリッジ制御モジュール３２４’のそれぞれは、追加の入力として、本実施形態において上述のようにブリッジ制御モジュールが共有する要素７０２、７０４、および７０６が生成した信号も受信する。

要素７０２、７０４、および７０６の出力ならびにｐＷｒｉｔｅ＿ＤａｔａおよびｎＷｒｉｔｅ＿Ｄａｔａ入力に関連した書込みデータ信号が、図７に示していないＶＣＣおよびＶＥＥの参照レベルにレベル・シフタによってシフトされたと仮定していることに注意されたい。

バイポーラ・トランジスタＱ１、Ｑ２、Ｑ３、およびＱ４は、伝送回線４０２および書込みヘッド１０３Ｗにわたって出現する高電圧振幅からＭＯＳトランジスタを隠すために、カスケード構成に構成する。

本実施形態における書込み出力ブリッジ３２２’は４つの四半部を含むと見てよく、対角線上で向き合う四半部は、書込み電流極性の転換を達成するために同時に導電性となる。したがって、Ｑ１およびＱ４は論理高電位側書込みデータビットに対して同時に導電性となり、Ｑ２およびＱ３は論理低電位側書込みデータビットに対して同時に導電性となる。この実施形態において、頂部および底部の四半部は同様の設計のものであるが、相補的な出力デバイスを採用し、かつそれぞれ、上側および下側の供給電圧ＶＣＣおよびＶＥＥを参照する。このような配置構成は、書込みヘッド１３０Ｗを介した双方向電流の流れを可能にする。独立した高電位側および低電位側のベース・バイアス回路７２０Ｈおよび７２０Ｌは、トランジスタＱ３、Ｑ４，およびＱ１、Ｑ２のそれぞれの対のベースに結合されている。ベース・バイアス回路７２０Ｈおよび７２０Ｌはそれぞれの高電位側および低電位側の供給電圧ＶＣＣおよびＶＥＥに結合されている。

書込み出力ブリッジ３２２’を書込みヘッド１３０Ｗに接続している伝送回線４０２内の反射を抑制するために、出力端子ＷＤＸおよびＷＤＹは、それぞれのインピーダンスＺ_０／２を介して終端電圧７２５に結合されており、Ｚ_０は伝送回線４０２の特徴インピーダンスを示す。終端電圧７２５は（ＶＣＣ＋ＶＥＥ）／２で与えられる共通モード電位である。

図６および図７の１つまたは双方で例示した方法で構成した例示的実施形態において、スイッチング回路６２５は、Ｉｏｓと（Ｉｏｓ＋ΔＩｏｓ）のセグメント・パスとの間で選択を行うためのマルチプレクサまたは他のスイッチを使用して実施可能である。しかし、代案となる種類のスイッチング回路が使用可能であることも理解されたい。例えば、スイッチング回路は、ベース・オーバーシュート・セグメントの数と強化オーバーシュート・セグメントの数の間で効果的に選択を行うために、これらのセグメント数の論理ＯＲを実行するように構成された論理回路を含んでよい。より具体的には、（Ｉｏｓ＋ΔＩｏｓ）≧Ｉｏｓであるので、（Ｉｏｓ＋ΔＩｏｓ）の論理ＯＲおよびＩｏｓセグメント・パスを使用して等価な選択方法が実施可能である。このような配置構成は、複雑さを低減するために、セグメント検出器６０６が「無関係な」値を利用することを可能にする。

Ｉｏｓと（Ｉｏｓ＋ΔＩｏｓ）の各セグメント・パスの間で選択を行うための論理ＯＲのこの使用を、例示的実施形態の他の特徴とともに図８に示す。同図は既に説明したセグメント検出器６０２、６０４、および６０６を示し、ブリッジ制御モジュール３２４’のうちの所与のブリッジ制御モジュールによって生成された出力をライタ出力ブリッジ３２２’の対応する出力デバイスへの印加のために構成する方法を例示する。この実施形態では５個の異なった出力が存在し、そのそれぞれは、図７のＮＭＯＳトランジスタ７１５の５個の集合のうちの対応する集合に印加する。より具体的には、５個の出力は上述のようにＩｗＢｉｎａｒｙ＜４：０＞と、ＩｗＳｅｇＤｅｄ＜２：０＞と、ＩｗＳｅｇＳｈａｒｅｄ＜７：３＞と、ＩｏｓＳｅｇＤｅｄ＜８：１６＞と、ＩｏｓＢｉｎａｒｙ＜４：０＞とを含む。ＩｗＢｉｎａｒｙ＜４：０＞出力およびＩｏｓＢｉｎａｒｙ＜４：０＞出力は、定常状態およびオーバーシュートのセグメント化ＤＡＣのそれぞれのバイナリ重み付け部分を伴ったバイナリ・コード化出力を含む。

ＩｗＳｅｇＤｅｄ＜２：０＞出力、ＩｗＳｅｇＳｈａｒｅｄ＜７：３＞出力、およびＩｏｓＳｅｇＤｅｄ＜８：１６＞出力は、定常状態およびオーバーシュートのセグメント化ＤＡＣの温度計コード化部分を伴った温度計コード化出力であり、専用セグメントＳ０からＳ２は定常状態セグメント化ＤＡＣの専用であり、専用セグメントＳ８からＳ１６はオーバーシュート・セグメント化ＤＡＣの専用であり、残りのセグメントＳ３からＳ７は２つのセグメント化ＤＡＣの間で共有されている。セグメントは、図中のセグメント名の上または下に個々の水平な矢で示すように、増加または減少するセグメント計数をもつ温度計コードに従って「明るくなる」。

本実施形態において、５個のセグメントＳ３からＳ７は、ＩｗおよびＩｏｓ／（Ｉｏｓ＋ΔＩｏｓ）の各セグメント・パスに共通である。共有セグメントの同時起動を防ぐために、Ｉｗ、Ｉｏｓ，およびΔＩｏｓには限界を設けている。

図８もブリッジ制御出力の生成に伴う追加の処理を例示する。例えば、この実施形態において、８ビットの定常状態値Ｉｗ＜７：０＞は、加算器８００およびスイッチ８０２を使用して９ビット値Ｉｗ＜８：０＞に拡張されている。これらの要素はＩｗモードに対応するように構成され、このモードでは、Ｉｗが、ゼロと最大レベルとの間でのスイッチ８０２の動作を介して約１０ｍＡと７５ｍＡとの間で変化可能である。同様に、差分オーバーシュート値ΔＩｏｓは、８倍増倍器８０４を使用して３ビット分の場所だけ左にシフトされ、続いて、加算器６１０においてベース・オーバーシュート値Ｉｏｓ＜８：０＞と結合される。この実施形態において、ＡＮＤゲート８１２およびスイッチ８１５を含むスイッチング回路は特定のパターンの検出に応じて動作し、この場合、Ｔに等しい先行するランレングスは強化オーバーシュート振幅の書込みパルスへの印加を示している。

上記に示したように、図８に示す配置構成は、（Ｉｏｓ＋ΔＩｏｓ）≧Ｉｏｓであり、したがって、論理ＯＲがＩｏｓと（Ｉｏｓ＋ΔＩｏｓ）のセグメント・パス間にあることを可能にしている、という事実を利用している。この論理ＯＲはＯＲゲート８１０を使用して実施する。このようなＯＲゲートは、ＡＮＤゲート８１２およびスイッチ８１５などの要素がそうであるように、本明細書で使用している概括的な用語「スイッチング回路」に含まれると考えられる。

いくつかの実施形態は、０≦Ｉｗ≦（３１＋８×３２）×ＬＳＢの範囲の定常状態電流、０≦Ｉｏｓ≦（３１＋１４×３２）×ＬＳＢの範囲のベース・オーバーシュート電流、および０≦ΔＩｏｓ≦１５×８×ＬＳＢの範囲の差分オーバーシュート電流を有する書込みパルスを提供し、共有セグメントの同時起動を防止するために相対的なＩｗ、Ｉｏｓ、およびΔＩｏｓの寄与を抑制するように構成可能である。これらの実施形態において、既に示したように、ＬＳＢ値は、１つの考えられる例として０．２６０ｍＡで与えることが可能であり、セグメントの重み付けは３２ＬＳＢ＝８．３２ｍＡに等しく、ＤＡＣ重み付けは≦３１ＬＳＢ＝８．０６ｍＡである。他の実施形態において、代案となる多くの値、範囲、設定、および他のパラメータが使用可能である。

例えば、上述のように、他の実施形態は、書込みデータ中の特定のパターンをそれぞれが伴うΔＩｏｓ_ｋで示される複数のΔＩｏｓ値に対応するように構成可能であり、ここで、ｋ＝１、２、…、Ｋである。このような値ΔＩｏｓ_ｋのそれぞれについて、加算器６１０および復号器６０６にそれぞれ類似した加算器および関連したセグメント復号器が、追加のセグメント・パスおよびパターンに対応するためのスイッチング回路およびパターン検出器への対応する単純な改変とともに提供されている。

図９、図１０、および図１１を参照して、パターン検出器３２６の例示的実施形態を説明する。

先ず図９を参照して、示したパターン検出器の独立した事例がライタ出力ブリッジ３２２’の各四半部に対して実施されていると仮定する。図中の特定のパターン検出器は、パターン検出器３２６−１として識別され、図７のブリッジ制御モジュール３２４’−１内で実施されている。この実施形態におけるパターン検出器３２６−１は、Ｔに等しいランレングスを有するパターンと２Ｔ以上のランレングスを有するパターンとを区別するように構成されており、ここで、Ｔは書込みデータの単一ビット周期を示すが、上述のように、他のパターンも他の実施形態において検出可能であり、１つまたは複数の書込みパルスに対してオーバーシュート振幅を調整するために利用可能である。

図９に示す例示的なパターン検出器３２６−１は、プログラム可能電流源Ｉ１と、入力ＮＭＯＳトランジスタＭ１と、コンデンサＣとを含むランプ回路を含む。このランプ回路は、書込みデータ中の複数の遷移のそれぞれとともに初期値にリセットされるランプ信号を生成するように構成する。より具体的には、ランプ回路は、Ｔに等しいランレングスとＴ以上のランレングスとの区別を促進するために、約３Ｔ／２で与えられる時間内でランプ信号がその初期値から最終値に傾斜していくように構成する。

いくつかの実施形態において、単一のランプ回路はパターン検出器の複数の事例の間で共有可能である。例えば、独立したこの回路を書込み出力ブリッジの各四半部に含むことは、ピンポンについて対応し、２つの供給レールに例えられる回路の間での高速のレベルシフトに対する必要性を排除するが、レール間高速レベルシフトが許容される場合にピンポン構成に配置構成した２つのランプ回路のみを使用可能である。

ランプ回路は、低準安定性マスタ・スレーブ・フリップフロップ９０２のデータ入力を駆動する閾値デバイス９００を例示的に含むラッチ回路に連結されている。フリップフロップ９０２には、ＮＭＯＳトランジスタＭ１のゲートにも印加されている書込みデータがクロックを供給している。ラッチ回路は、ＸＯＲゲート９０４と、ＡＮＤゲート９０６をさらに含む。ＸＯＲゲート９０４は、その入力として、フリップフロップ９０２のデータ出力Ｑと、Ｔに等しいランレングスまたは２Ｔ以上のランレングスに対するＩｏｓの強化をユーザが選択的に有効にすることを可能にするＢｉｔＬｅｎｇｔｈＭｏｄｅ信号とを受信する。ＡＮＤゲート９０６は、その入力として、ＯＳ＿ｒｉｓｉｎｇ信号と、ＸＯＲゲート９０４の出力を受信する。

ラッチ回路は、１つの遷移によって開始された後、かつ直後の遷移によってリセットされる前にランプ信号が最終値に達するか否かに、少なくとも一部基づいてパターン検出出力信号を生成するように構成する。この実施形態におけるパターン検出出力信号は、本明細書の他の部分で説明したΔＩｏｓ有効化信号を例示的に含み、この信号は、オーバーシュート有効化信号も含む信号９１２の集合の一部として図９に示す。他の実施形態において、ランプ回路およびラッチ回路の異なった配置構成、またはより概括的に、他の種類および構成のパターン検出器が使用可能であることを理解されたい。

同様に図９に示すものは、パターン検出器３２６−１の動作の較正モードの間にランプ回路の１つまたは複数のパラメータを調整するように構成されたタイマ較正回路の一部であるタイマ較正ラッチ９１０である。この較正は、例えば、押し抜き工程の変化量の悪影響を無くすために使用可能である。タイマ較正回路は、図１１を参照して以下にさらに詳細に説明するランプ回路の異なった制御入力条件下でラッチ回路９１０が生成したタイマ・ヒット信号ＴｉｍｅｒＨｉｔを評価するマイクロコード化タイマ較正アルゴリズムを含む。タイマ較正ラッチは、その設定済み入力として、フリップフロップ９０２の出力を受信し、タイマ・ヒット信号に対応する出力を生成する。マイクロコード化タイマ較正アルゴリズムは、タイマ較正ラッチ９１０のリセット入力にＲｅｓｅｔＴｉｍｅｒＨｉｔで示すリセット・タイマ・ヒット信号を供給する。

図１０は、図９の例示的なパターン検出器３２６−１の動作を示すタイミング図を示す。コンデンサＣは、書込みデータが論理低電位レベルにあり、Ｍ１がオフの時にプログラム可能電流源Ｉ１から充電することが許容されている。書込みデータが論理高電位レベルに戻ると、Ｍ１はオンとなり、閾値Ｖｔｈｒを基準としたコンデンサ電圧Ｖｃａｐの状態はマスタ・スレーブ・フリップフロップ９０２内にエッジでクロックを供給され、コンデンサは、書込みデータの次の論理低電位期間に備えてＭ１を介して放電する。コンデンサ電圧Ｖｃａｐが閾値Ｖｔｈｒ未満である場合にフリップフロップ９０２にクロックが供給されると、ΔＩｏｓによるＩｏｓの強化に現在の書込みデータビットが適するように、直前のランレングスがＴに等しいことが決定される。したがって、図１０のタイミング図のΔＩｏｓ＿ｒｉｓｉｎｇの細いパルスが示すように、ΔＩｏｓ有効化信号が起動される。同図において、ＯＳ＿ｒｉｓｉｎｇの細いパルスのそれぞれは、書込みデータ内の立ち上がり遷移を示し、これに対して、対応する書込みパルスにおいてオーバーシュートが印加され、ΔＩｏｓ＿ｒｉｓｉｎｇの細いパルスは、既に説明したように、オーバーシュートが、強化振幅をもつ対応する書込みパルスにおいて印加されることを示している。

上述のように、ＸＯＲゲート９０４に印加されたＢｉｔＬｅｎｇｔｈＭｏｄｅ信号は、この実施形態における２つの代替Ｉｏｓ強化モード、すなわち、Ｔに等しい以前のランレングスに対する強化、または２Ｔ以上の以前のランレングスに対する強化のうちの１つの選択を可能にする。ＢｉｔＬｅｎｇｔｈＭｏｄｅ信号はＴに等しい以前のランレングスに対するＩｏｓ強化を選択するように構成されたと仮定する。

図１１を参照すると、上述のマイクロコード化タイマ較正アルゴリズムを実施するための例示的疑似コードが示されている。この較正アルゴリズムは前置増幅器３０８、ＳＯＣ３０４、または記憶デバイス１００の他の部分のメモリに記憶されたマイクロコードにおいて例示的に実施されている。既に示したように、タイマ較正アルゴリズムは、ランプ回路の様々な制御入力条件下でタイマ較正ラッチ９１０が生成したタイマ・ヒット信号ＴｉｍｅｒＨｉｔを評価する。タイマ較正アルゴリズムは、最適な３Ｔ／２のタイマ設定を提供するために、タイマ持続時間に影響を及ぼす固定処理および幾何公差を打ち消すように構成する。この実施形態において、様々な制御入力条件は入力条件の第１および第２の集合を含む。

入力条件の第１の集合において、タイマ・ヒット信号ＴｉｍｅｒＨｉｔは、ランプ制御信号ΔＴ＿ＤＡＣの最大および最小のそれぞれの値において評価され、試験書込みデータＷＤは第１の指定ランレングス、すなわち、ＷＤ＝１Ｔを示すように設定されている。これは、パターン検出器に周期１Ｔの矩形波書込みデータを印加することと、複数の持続時間ステップのそれぞれを介してタイマ持続時間レジスタを掃引することとを含む。持続時間ステップのそれぞれに対して、所与のビット周期内にタイマが時間切れになったか否かを示すＴｉｍｅｒＨｉｔ信号をモニタする。

入力条件の第２の集合において、タイマ・ヒット信号ＴｉｍｅｒＨｉｔはランプ制御信号ΔＴ＿ＤＡＣの最大値および最小値のそれぞれにおいて評価され、試験書込みデータＷＤは第１の指定ランレングス、すなわち、ＷＤ＝２Ｔとは異なる第２の指定ランレングスを示すように設定する。これは、パターン検出器に周期２Ｔの矩形波書込みデータを印加することと、複数の持続時間ステップのそれぞれを介してタイマ持続時間レジスタを掃引することとを含む。持続時間ステップのそれぞれに対して、所与のビット周期内にタイマが時間切れになったか否かを示すＴｉｍｅｒＨｉｔ信号をモニタする。

上記の入力条件の第１および第２の集合のもとでの試験に基づいて、ランプ制御信号ΔＴ＿ＤＡＣに対する１Ｔおよび２Ｔの値のそれぞれが得られ、これらの値は適切な３Ｔ／２値を決定するために平均を取る。

上述のパターン検出器配置構成は例示のみのものであり、代案技術も使用可能である。例えば、パターン検出は、ＳＯＣ３０４から前置増幅器３０８に送信されたランレングス情報に基づいてもよい。同様に、位相固定ループ・クロックを使用して局所前置増幅器に基づくパターン解析を実施してもよい。

本発明の１つまたは複数の実施形態は、ディスク系記憶デバイスならびに他の種類の記憶デバイスにおける重要な改善点を提供する。例えば、本明細書で開示した方法で実施したパターン依存性オーバーシュート振幅変調を伴う書込みパルスを有する書込み信号を利用することによって、書込みヘッドの磁性状態はさらに容易に飽和状態に到達可能である。これは、特に高データ転送速度において、オントラックおよびオフトラックでの記録動作を大幅に改善可能である。

例示的な実施形態は、セグメント化ＤＡＣに印加されたデジタル制御信号を利用してこれらの長所を提供する。これは、書込みドライバ出力デバイスの面積または静電容量を増加させずに記憶デバイスに提供されるパターン依存性書込み機能の改善を可能にする。同様に、マイクロコード化タイマ較正アルゴリズムを利用して少なくとも一部は実施可能なタイマ較正回路の使用を介して、処理および形状の変化が動作に及ぼす影響を大幅に低減する。

図３から図１１に示した特定の回路配置構成、書込み信号波形、および信号構成が例としてのみ提示され、本発明の他の実施形態が、本明細書に開示したように１つまたは複数の書込み信号のためのパターン依存性書込み機能を実施するために他の種類および配置構成の要素を使用してよいことを理解されたい。

既に述べたように、記憶デバイス構成は本発明の他の実施形態において変更可能である。例えば、記憶デバイスは、１つまたは複数の記憶ディスクに加えて、フラッシュ・メモリを含むハイブリッドＨＤＤを含んでもよい。

特定の記憶ディスク構成および記録機構が本発明の他の実施形態において変更可能であることも理解されたい。本発明の１つまたは複数の実施形態において、例えば、シングル磁気記録（ＳＭＲ）、ビット・パターン化媒体（ＢＰＭ）、熱補助型磁気記録（ＨＡＭＲ）、およびマイクロ波補助型磁気記録（ＭＡＭＲ）を含めた様々な記録技術が使用可能である。したがって、所与の記憶デバイスで使用する特定の種類の記憶媒体に関して、本発明の実施形態は限定されていない。

図１２は、コンピュータ、サーバ、通信デバイスなどであってよいホスト処理デバイス１２０２に連結されたディスク系記憶デバイス１００を含む処理システム１２００を示す。図１２には独立した要素として示すが、記憶デバイス１００はホスト処理デバイスに組み込んでもよい。記憶デバイス１００に向けた読取りコマンドおよび書込みコマンドなどの指示は、図３を参照して既に説明したものと同様のプロセッサおよびメモリの要素を含んでよい処理デバイス１２０２から発せられてよい。

場合によって様々な異なった種類の複数の記憶デバイス１００−１から１００−Ｎは、図１３に示した仮想記憶システム１３００に組み込んでもよい。記憶仮想化システムとも呼ぶ仮想記憶システム１３００は、ＲＡＩＤシステム１３０４に連結された仮想記憶コントローラ１３０２を例示的に含み、ＲＡＩＤは独立記憶デバイスの冗長アレーを示す。より具体的には、ＲＡＩＤシステムは、１つまたは複数がＨＤＤであってよく、かつ１つまたは複数が固体ドライブであってよい１００−１、１００−２、…、１００−Ｎで示すＮ個の異なった記憶デバイスを含む。さらに、ＲＡＩＤシステムのＨＤＤの１つまたは複数は、本明細書に開示のようにパターン依存性書込み機能を含むように構成されたと仮定する。ＨＤＤまたは本明細書で開示した種類の他の記憶デバイスを含むこれらの、および他の仮想記憶システムは、本発明の実施形態と考えられる。図１２のホスト処理デバイス１２０２も仮想記憶システムの要素であってよく、仮装記憶コントローラ１３０２を組み込んでよい。

本発明の上述の実施形態は例示のみであることを意図されていると、再び強調する。例えば、他の実施形態は、異なった種類および配置構成の記憶媒体、書込みヘッド、制御回路、前置増幅器、書込みドライバ、ドライバ・コントローラ、パターン依存性書込み回路、定常状態およびオーバーシュートのセグメント化ＤＡＣ、パターン検出器、および説明した書込み信号生成機能を実施するための他の記憶デバイス要素を使用可能である。同様に、他の実施形態において、書込みパルス・オーバーシュート振幅が検出された書込みデータ・パターンに基づいて調整する特定の方法、ならびに書込みパルスのために使用する様々なパラメータおよび波形は改変可能である。以下の特許請求の範囲の範囲内にあるこれらおよび多くの他の代案実施形態は当業者には明らかであろう。

Claims (10)

1. 記憶デバイスの書込みヘッドに連結するようになされた制御回路
   を備える装置であって、
   前記制御回路は、
   書込みデータに応じて、複数の書込みパルスを含む書込み信号を生成するように構成された書込みドライバと、
   前記書込みドライバに連動し、かつセグメント化デジタル／アナログ変換器を利用して前記書込みパルスのそれぞれの書込みパルスのオーバーシュート振幅を調整するように構成されたドライバ・コントローラとを備え、
   前記ドライバ・コントローラは、
   前記書込みデータ中のパターンを検出するように構成されたパターン検出器と、
   前記セグメント化デジタル／アナログ変換器を備えるパターン依存性書込み回路とを備え、
   前記セグメント化デジタル／アナログ変換器は、
   対応する数のベース・オーバーシュート・セグメントを識別するためにベース・オーバーシュート値の第１の部分を復号するように構成された第１のセグメント復号器と、
   前記ベース・オーバーシュート値および差分オーバーシュート値の組合せを形成するように構成されたコンバイナと、
   対応する数の強化オーバーシュート・セグメントを識別するために前記ベース・オーバーシュート値および前記差分オーバーシュート値の前記組合せの第１の部分を復号するように構成された第２のセグメント復号器と、
   前記第１および第２のセグメント復号器に連結され、かつ前記パターン検出器による特定のパターンの検出に応じて前記数のベース・オーバーシュート・セグメントと前記数の強化オーバーシュート・セグメントとの間で選択を行うように構成されたスイッチング回路とを備え、
   前記書込みパルスのうちの所与の書込みパルスに対する前記オーバーシュート振幅は、前記数のベース・オーバーシュート・セグメントおよび前記数の強化オーバーシュート・セグメントのうちの前記選択されたセグメントに応じて少なくとも一部決定される、
   装置。
2. 前記コンバイナは、
   シフトされた差分オーバーシュート値を得るために所定数のビットだけ前記差分オーバーシュート値をシフトするように構成されたシフティング回路と、
   前記ベース・オーバーシュート値および前記シフトされた差分オーバーシュート値を合計するように構成された合計回路とを備える請求項１に記載の装置。
3. 前記スイッチング回路は、前記数のセグメント間で効果的に選択を行う前記数のベース・オーバーシュート・セグメントと前記数の強化オーバーシュート・セグメントの論理ＯＲを実行するように構成された論理回路を含む請求項１に記載の装置。
4. 前記スイッチング回路は、前記書込みデータの電流ビットに先立つ第１の指定ランレングスを含む第１のパターンの検出に応じて前記数の強化オーバーシュート・セグメントを選択すること、および前記書込みデータの前記電流ビットに先立つ前記第１の指定ランレングスとは異なる第２の指定ランレングスを含むパターンの検出に応じて前記数のベース・オーバーシュート・セグメントを選択することを行うように構成され、前記第１の指定ランレングスは、前記書込みデータの電流ビットに先立つ単一のビット期間に等しいランレングスを含み、前記第２の指定ランレングスは前記書込みデータの前記電流ビットに先立つ前記単一のビット期間よりも長いランレングスを含む請求項１に記載の装置。
5. 前記パターン検出器は、
   前記書込みデータにおける複数の遷移のそれぞれとともに初期値にリセットされるランプ信号を生成するように構成されたランプ回路と、
   前記ランプ回路に連結され、かつ１つの遷移によって開始された後に、および直後の遷移によってリセットされる前に、前記ランプ信号が最終値に到達したか否かに少なくとも一部基づいてパターン検出出力信号を生成するように構成されたラッチ回路とを備え、
   パターン検出器が、Ｔに等しいランレングスを有するパターンと２Ｔ以上のランレングスを有するパターンとを区別することを可能にするために、前記ランプ信号が、Ｔが単一のビット期間を示す３Ｔ／２で近似的に与えられる時間の期間内にその初期値からその最終値に傾斜するように、前記ランプ回路が構成されている、
   請求項１に記載の装置。
6. 前記ドライバ・コントローラは、前記パターン検出器の動作の較正モードの間に前記ランプ回路の１つまたは複数のパラメータを調整するように構成されたタイマ較正回路をさらに備え、前記タイマ較正回路は、前記ランプ回路の異なる制御入力条件下で前記タイマ較正回路のタイマ較正ラッチによって生成されるタイマ・ヒット信号を評価するマイクロコード化タイマ較正アルゴリズムを含み、前記異なる制御入力条件は、
   前記タイマ・ヒット信号がランプ制御信号の最小値および最大値のそれぞれにおいて評価され、試験書込みデータが第１の指定ランレングスを示すように設定されている、入力条件の第１の集合と、
   前記タイマ・ヒット信号が前記ランプ制御信号の最小値および最大値のそれぞれにおいて評価され、試験書込みデータが前記第１の指定ランレングスとは異なる第２の指定ランレングスを示すように設定されている、入力条件の第２の集合とを含む請求項５に記載の装置。
7. 前記書込みパルスのうちの所与の書込みパルスに対する前記オーバーシュート振幅は、前記それぞれのベース・オーバーシュート値および組み合わせられたベース・オーバーシュート値および差分オーバーシュート値の第２の部分のうちの選択された部分に対応するバイナリ・コード化オーバーシュート値とともに、前記数のベース・オーバーシュート・セグメントおよび前記数の強化オーバーシュート・セグメントのうちの前記選択されたセグメントに応じて決定される請求項１に記載の装置。
8. 前記ドライバ・コントローラは、追加のセグメント化デジタル／アナログ変換器を利用して前記書込みパルスの前記それぞれの書込みパルスの定常状態振幅を調整するようにさらに構成され、前記追加のセグメント化デジタル／アナログ変換器は、
   対応する数の定常状態セグメントを識別するために定常状態値の第１の部分を復号するように構成された追加のセグメント復号器を備え、
   前記書込みパルスのうちの所与の書込みパルスに対する定常状態振幅は、前記数の定常状態セグメントに応じて少なくとも一部決定され、
   前記定常状態セグメントのサブセットは、前記オーバーシュート・セグメントの対応するセグメントとしても機能する共有セグメントを含む請求項１に記載の装置。
9. 記憶デバイスの記憶媒体に書き込むべき書込みデータを受信するステップと、
   前記書込みデータに応じて複数の書込みパルスを含む書込み信号を生成するステップとを含む方法であって、
   書込み信号を生成するステップは、セグメント化デジタル／アナログ変換器を利用して前記書込みパルスのそれぞれの書込みパルスのオーバーシュート振幅を調整するステップを含み、
   オーバーシュート振幅を調整するステップは、
   前記書込みデータ中のパターンを検出するステップと、
   対応する数のベース・オーバーシュート・セグメントを識別するためにベース・オーバーシュート値の第１の部分を復号するステップと、
   前記ベース・オーバーシュート値および差分オーバーシュート値の組合せを形成するステップと、
   対応する数の強化オーバーシュート・セグメントを識別するために前記ベース・オーバーシュート値および前記差分オーバーシュート値の前記組合せの第１の部分を復号するステップと、
   特定のパターンの検出に応じて前記数のベース・オーバーシュート・セグメントおよび前記数の強化オーバーシュート・セグメントの間で選択を行うステップとを含み、
   前記書込みパルスのうちの所与の書込みパルスに対する前記オーバーシュート振幅は、前記数のベース・オーバーシュート・セグメントおよび前記数の強化オーバーシュート・セグメントのうちの前記選択されたセグメントに応じて少なくとも一部決定される方法。
10. 記憶媒体と、
    書込みヘッドと、
    前記書込みヘッドに連結された制御回路と
    を備える記憶デバイスであって、
    前記制御回路は、
    書込みデータに応じて複数の書込みパルスを含む書込み信号を生成するように構成された書込みドライバと、
    前記書込みドライバと連動し、かつセグメント化デジタル／アナログ変換器を利用して前記書込みパルスのそれぞれの書込みパルスのオーバーシュート振幅を調整するように構成されたドライバ・コントローラとを備え、
    前記ドライバ・コントローラは、
    前記書込みデータ中のパターンを検出するように構成されたパターン検出器と、
    前記セグメント化デジタル／アナログ変換器を含むパターン依存性書込み回路とを備え、
    前記セグメント化デジタル／アナログ変換器は、
    対応する数のベース・オーバーシュート・セグメントを識別するためにベース・オーバーシュート値の第１の部分を復号するように構成された第１のセグメント復号器と、
    前記ベース・オーバーシュート値および差分オーバーシュート値の組合せを形成するように構成されたコンバイナと、
    対応する数の強化オーバーシュート・セグメントを識別するために前記ベース・オーバーシュート値および前記差分オーバーシュート値の前記組合せの第１の部分を復号するように構成された第２のセグメント復号器と、
    前記第１および第２のセグメント復号器に連結され、かつ前記パターン検出器による特定のパターンの検出に応じて前記数のベース・オーバーシュート・セグメントと前記数の強化オーバーシュート・セグメントとの間で選択を行うように構成されたスイッチング回路とを備え、
    前記書込みパルスのうちの所与の書込みパルスに対する前記オーバーシュート振幅は、前記数のベース・オーバーシュート・セグメントおよび前記数の強化オーバーシュート・セグメントの前記選択されたセグメントに応じて少なくとも一部決定される記憶デバイス。

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