JP2015056751A - スイッチ装置 - Google Patents
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Description
図3は第1の従来例のスイッチ装置Bの構成を示す回路図である。負荷回路53に対する駆動停止状態においてスイッチ制御信号Scは“L”レベルとされ、駆動用のスイッチング素子(NPN型トランジスタ)Q52は非導通状態にある。このとき、接続/遮断用のスイッチング素子(Pチャネル型のMOS‐FET)Q51はその制御端子(ゲート)に印加される制御電圧(ゲート‐ソース間電圧)が小さいことから、接続/遮断用のスイッチング素子Q51は非導通状態となっており、負荷回路53には給電が行われていない。この状態では、積分用の容量素子(コンデンサ)C51に対する充電は行われていない。
図5は特許文献1(特開平7−30394号公報)に開示された第2の従来例のスイッチ装置Cを示す。これは駆動用のスイッチング素子(NPN型トランジスタ)6をオン/オフ制御するスイッチ制御信号Sc′の生成のために、ワンショットパルス回路1、発振回路2、アンドゲート3、排他的論理和ゲート4などを設けたものである。これらの回路要素を用いて駆動用のスイッチング素子6のベースに印加するスイッチ制御信号Sc′として、初期の一定期間高速に“H”,“L”を繰り返すパルス波形と、そのパルス波形の終了時点から“H”レベルを継続する波形との組み合わせ波形の信号を生成する。このスイッチ制御信号Sc′により駆動用のスイッチング素子6を、ひいては接続/遮断用のスイッチング素子(Pチャネル型のMOS‐FET)7を一定期間スイッチングし、その後に導通状態とすることができる。結果として、接続/遮断用のスイッチング素子7を非導通状態から緩やかに導通状態に遷移させ、突入電流を抑制する。8は積分用の容量素子(コンデンサC)である。
図6は特許文献2(特開平10−55729号公報)に開示された第3の従来例のスイッチ装置Dを示す。スイッチ制御信号Scの入力段の駆動用のスイッチング素子(NPN型トランジスタ)TR12のベース側に時定数回路15を追加している。この時定数回路15は積分用の容量素子(コンデンサ)C13、積分用の抵抗素子R15,急速放電用の抵抗素子R16および一方向性通電素子(整流ダイオード)D12で構成されている。“H”レベルのスイッチ制御信号Scが時定数回路15の入力端子に印加されると、駆動用のスイッチング素子TR12のベースに対して時定数回路15から僅かずつ増加するベース電流が流入される。これにより、駆動用のスイッチング素子TR12のコレクタ電流が緩やかに増加し、接続/遮断用のスイッチング素子(Pチャネル型のMOS‐FET)TR11の制御電圧を緩やかに増加させる。結果、接続/遮断用のスイッチング素子TR11のドレイン電流が緩やかに増加し、コンデンサC2に対する出力電圧が緩やかに上昇する。出力電圧の上昇が緩やかであるので、ターンオン時の突入電流を抑制することができる。ターンオフ時にはスイッチ制御信号Scが“L”レベルとされ、積分用の容量素子C13から一方向性通電素子D12を介して急速放電用の抵抗素子R16に放電されるので、ターンオフ時の応答遅れ時間を短縮化できる。D11は電圧制限用のツェナーダイオードである。
図7に示す第4の従来例のスイッチ装置Eは、図3に示す第1の従来例のスイッチ装置Bにおいて、ターンオフ時の応答遅れ時間を短縮するために急速放電用の抵抗素子R55と急速放電用のスイッチング素子(NPN型トランジスタ)Q53と一方向性通電素子(整流ダイオード)D52とを追加したものである。すなわち、接続/遮断用のスイッチング素子Q51のゲート‐ソース間の積分用の容量素子C51に対して急速放電用の抵抗素子R55とスイッチング素子Q53の直列回路を並列接続するとともに、積分用の容量素子C51と急速放電用のスイッチング素子Q53の接続点と抵抗素子R51との間に一方向性通電素子D52を挿入したものである。
直流電源が接続される高電位側の入力端子と負荷回路が接続される高電位側の出力端子とを繋ぐ電源供給ラインと、
前記直流電源が接続される低電位側の入力端子と前記負荷回路が接続される低電位側の出力端子とを繋ぐ接地ラインと、
前記電源供給ラインの途中に挿入された接続/遮断用のスイッチング素子と、
前記接続/遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に並列に接続された積分用の容量素子および抵抗素子と、
前記接続/遮断用のスイッチング素子の制御端子と前記積分用の容量素子および抵抗素子との接続点と前記接地ラインとの間に接続された駆動用のスイッチング素子とを備えたスイッチ装置において、さらに、
前記接続/遮断用のスイッチング素子の電流路における出力側端子と制御端子との間に接続された急速放電用の抵抗素子および一方向性通電素子の直列回路を備えている。
いま、接続/遮断用のスイッチング素子Q51が非導通状態にあって電源供給ラインL51が遮断されており、負荷回路53に対して直流電源E51からの電力供給が行われていない負荷停止状態にあるとする。このとき、駆動制御回路52においてスイッチ制御信号Scは“L”レベルとなっていて、駆動用のスイッチング素子Q52は非導通状態となっている。
次に、負荷回路53に直流電源E51からの電力を供給して負荷動作状態にしようとするときは、図2(a)に示すように、スイッチ制御信号Scを“L”レベルから“H”レベルに立ち上げる。すると、駆動用のスイッチング素子Q52がターンオンし、高電位側の入力端子T1pに印加されている直流電源E51により、時定数回路51における抵抗素子R51および積分用の容量素子C51から抵抗素子R52、駆動用のスイッチング素子Q52の経路で電流が流れる。抵抗素子R51の抵抗値と積分用の容量素子C51の容量値とで決まる時定数のもとで積分用の容量素子C51に対する充電が開始される。図2(a)に示すように、スイッチ制御信号Scの立ち上がりタイミングから一定時間約13[ms]が経過した時点で接続/遮断用のスイッチング素子Q51の制御電圧がしきい値電圧を超え、それ以降、接続/遮断用のスイッチング素子Q51からの出力電圧および出力電流が緩やかに増加する。増加が緩やかであるため、負荷回路53の容量性負荷C53への突入電流は抑制される。
さらに所定の時間(約5[ms])の経過後に接続/遮断用のスイッチング素子Q51が完全にターンオンし、出力電圧が高電位側の入力端子T1pへの印加電圧のレベル(ここでは約24[V])で安定するとともに、出力電流は突入電流(5.44[A])の後、安定化する。この時点では突入電流の影響は緩和され、負荷回路53における容量性負荷C53と抵抗性負荷R54に対しては正常レベルの電流が安定的に供給される。
次に、負荷回路53の動作を停止させようとするときは、図2(b)に示すように、スイッチ制御信号Scを“H”レベルから“L”レベルに立ち下げる。すると、駆動用のスイッチング素子Q52がターンオフする。しかし、接続/遮断用のスイッチング素子Q51はすぐにはターンオフしない。それは、積分用の容量素子C51に対して行われた充電によって接続/遮断用のスイッチング素子Q51の制御電圧がしきい値電圧を超える状態を暫時継続するためである。駆動用のスイッチング素子Q52のターンオフによって負極端子が接地ラインL52から切り離された積分用の容量素子C51の充電電荷は、正極端子から負極端子へ向けて放電される。このとき、接続/遮断用のスイッチング素子Q51がいまだ導通状態にあるため、放電電流は導通状態にある接続/遮断用のスイッチング素子Q51→急速放電用の抵抗素子R54→一方向性通電素子D51の経路で流れる。一部の電流は抵抗素子R51を通しても放電されるが、急速放電用の抵抗素子R54があるため、抵抗素子R51のみの放電より速く積分用の容量素子C51の蓄積電荷を放出できる。そしてこれに伴って、接続/遮断用のスイッチング素子Q51の制御電圧が急速に降下する。しかし、接続/遮断用のスイッチング素子Q51が導通状態を保つ限りにおいて出力電圧、出力電流はともに“H”レベルに維持される(経過時間45[ms]まで)。この実施例では、抵抗素子R51の抵抗値が6.8[kΩ]であり、急速放電用の抵抗素子R54は10[kΩ]となっている。急速放電用の抵抗素子R54はその抵抗値がスイッチング素子Q51の導通時に消費電力が大きくなり過ぎない程度に設定される。
制御電圧がしきい値電圧以下となると、接続/遮断用のスイッチング素子Q51がターンオフする。これにより、直流電源E51から高電位側の入力端子T1pを介して流入していた電流が遮断され、負荷回路53への電源供給が停止される。やがて、積分用の容量素子C51の放電が完了する。なお、接続/遮断用のスイッチング素子Q51の非導通状態は、次にスイッチ制御信号Scが“H”レベルに立ち上がった後、所定のターンオン時の応答遅れ時間が経過するまで保持される。
52 駆動制御回路
53 負荷回路
C51 積分用の容量素子
C53 容量性負荷
D51 一方向性通電素子(整流ダイオード)
E51 直流電源
L51 電源供給ライン
L52 接地ライン
Q51 接続/遮断用のスイッチング素子(Pチャネル型のMOS‐FET)
Q52 駆動用のスイッチング素子(NPN型トランジスタ)
R51 抵抗素子
R52 抵抗素子
R53 抵抗性負荷
R54 急速放電用の抵抗素子
Sc スイッチ制御信号
T1p 高電位側の入力端子
T1n 低電位側の入力端子
T2p 高電位側の出力端子
T2n 低電位側の出力端子
Claims (4)
- 直流電源が接続される高電位側の入力端子と負荷回路が接続される高電位側の出力端子とを繋ぐ電源供給ラインと、
前記直流電源が接続される低電位側の入力端子と前記負荷回路が接続される低電位側の出力端子とを繋ぐ接地ラインと、
前記電源供給ラインの途中に挿入された接続/遮断用のスイッチング素子と、
前記接続/遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に並列に接続された積分用の容量素子および抵抗素子と、
前記接続/遮断用のスイッチング素子の制御端子と前記積分用の容量素子および抵抗素子との接続点と前記接地ラインとの間に接続された駆動用のスイッチング素子とを備えたスイッチ装置において、さらに、
前記接続/遮断用のスイッチング素子の電流路における出力側端子と制御端子との間に接続された急速放電用の抵抗素子および一方向性通電素子の直列回路を備えたスイッチ装置。 - 前記一方向性通電素子は整流ダイオードで構成されている請求項1に記載のスイッチ装置。
- 前記接続/遮断用のスイッチング素子はPチャネル型のMOS‐FETで構成されている請求項1または請求項2に記載のスイッチ装置。
- 前記駆動用のスイッチング素子はバイポーラトランジスタで構成されている請求項1から請求項3までのいずれか1項に記載のスイッチ装置。
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- 2013-09-11 JP JP2013188662A patent/JP6196504B2/ja active Active
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