JP2015041996A - 増幅回路 - Google Patents

Abstract

【課題】増幅回路を高効率化すること。【解決手段】入力信号のエンベロープに追従する電圧を第１ノードＮ１に出力するリニア電源１４と、前記第１ノードに接続された低電圧側および高電圧側のいずれか一方の電源端子と、電源に接続された前記低電圧側および高電圧側の他方の電源端子と、を有するスイッチング電源１２と、前記リニア電源の出力する電力と前記スイッチング電源が出力する電力とが合成された電力が前記第１ノードから電源電力として供給され、入力信号を増幅する増幅部１０と、を具備する増幅回路。【選択図】図１

Description

本発明は、増幅回路に関し、例えば入力信号のエンベロープ信号に基づき増幅部の電源電圧を変調する増幅回路に関する。

高出力の高周波増幅回路において、高効率化する方法としてエンベロープトラッキング方式がある。エンベロープトラッキング方式は入力信号のエンベロープに基づき増幅段の電源電圧を変調する方式である。

特開２０１３−９２００号公報

エンベロープトラッキング方式増幅回路において、電源電圧の変調にスイッチング電源を用いることにより高効率化が可能となる。しかしながら、さらなる高効率化が求められている。

本発明は、上記課題に鑑みなされたものであり、増幅回路を高効率化することを目的とする。

本発明は、入力信号のエンベロープに追従する電圧を第１ノードに出力するリニア電源と、前記第１ノードに接続された低電圧側および高電圧側のいずれか一方の電源端子と、電源に接続された前記低電圧側および高電圧側の他方の電源端子と、を有するスイッチング電源と、前記リニア電源の出力する電力と前記スイッチング電源が出力する電力とが合成された電力が前記第１ノードから電源電力として供給され、入力信号を増幅する増幅部と、を具備することを特徴とする増幅回路である。

上記構成において、前記スイッチング電源を、前記リニア電源の出力電流が所定電流以下となるように制御する制御回路を具備する構成とすることができる。

上記構成において、前記スイッチング電源の出力電流が負帰還される構成とすることができる。

上記構成において、前記リニア電源の出力電流に対応する第１信号と参照電位とを差動増幅する第１差動増幅回路と、前記第１差動増幅回路の出力信号と前記昇圧型スイッチング電源の出力電流に対応する第２信号とを差動増幅し、前記昇圧型スイッチング電源に出力する第２差動増幅回路と、を具備する構成とすることができる。

上記構成において、前記スイッチング電源は昇圧型スイッチング電源であり、前記スイッチング電源の出力端子は、前記低電圧側および高電圧側の前記他方の電源端子に接続されている構成とすることができる。

上記構成において、前記スイッチング電源は降圧型スイッチング電源であり、前記スイッチング電源の出力端子は、前記第１ノードに接続されている構成とすることができる。

上記構成において、前記スイッチング電源は、前記高電圧側の電源端子と前記低電圧側の電源端子との間に直列に接続された第１スイッチと、前記高電圧側の電源端子と前記低電圧側の電源端子との間に前記第１スイッチと直列に接続されたインダクタと、を備える構成とすることができる。

上記構成において、前記スイッチング電源は、前記第１スイッチと前記出力端子との間の第２ノードと、前記昇圧型スイッチング電源の出力端子と、の間に、前記第２ノードの電圧が前記昇圧型スイッチング電源の出力端子の電圧より低いときオフし、高いときオンする第２スイッチを備える構成とすることができる。

上記構成において、前記スイッチング電源は、前記高電圧側の電源端子と第２ノードとの間に直列に接続された第１スイッチと、前記第２ノードと前記低電圧側の電源端子との間に直接に接続された第２スイッチと、前記第２ノードと出力端子との間に直列に接続されたインダクタと、を備える構成とすることができる。

上記構成において、前記第２スイッチは、前記第２ノードの電圧が前記低電圧側の電源端子より低いときオンし、高いときオフする構成とすることができる。

本発明によれば、増幅回路を高効率化することができる。

図１は、実施例１に係る増幅回路のブロック図である。 図２は、実施例１における増幅回路の一部を示す回路図である。 図３は、実施例１の昇圧型スイッチング電源の回路図である。 図４は、昇圧型スイッチング電源の別の例の回路図である。 図５（ａ）および図５（ｂ）は、時間に対する入力信号ＶＲＦおよびエンベロープ信号Ｖｅｎｖをそれぞれ示す図である。 図６（ａ）から図６（ｃ）は、リニア電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。 図７（ａ）から図７（ｃ）は、スイッチング電源のノードＮ２における電圧、電流および電力をそれぞれ示す図である。 図８（ａ）から図８（ｃ）は、スイッチング電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。 図９（ａ）から図９（ｃ）は、電源部の電源端子に供給される電圧、電流および電力をそれぞれ示す図である。 図１０は、比較例１に係る増幅回路のブロック図である。 図１１（ａ）から図１１（ｃ）は、比較例１におけるスイッチング電源の中間ノードにおける電圧、電流および電力をそれぞれ示す図である。 図１２（ａ）から図１２（ｃ）は、比較例１におけるスイッチング電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。 図１３は、実施例２に係る増幅回路を示すブロック図である。 図１４は、実施例２の降圧型スイッチング電源の回路図である。 図１５は、降圧型スイッチング電源の別の例の回路図である。

以下、図面を参照し本発明の実施例について説明する。

図１は、実施例１に係る増幅回路のブロック図である。図１に示すように、増幅回路１００は、最終増幅部１０、ドライバ増幅部１１、昇圧型スイッチング電源１２、リニア電源１４、エンベロープ検出回路１６、制御回路１８および抵抗Ｒｓを備えている。入力端子から高周波入力信号ＶＲＦが入力する。ドライバ増幅部１１は、入力信号を増幅する。最終増幅部１０は、ドライバ増幅部１１が増幅した入力信号を増幅し、出力信号として出力する。エンベロープ検出回路１６は入力信号ＶＲＦのエンベロープ（包絡線）を検出し、エンベロープ信号Ｖｅｎｖを出力する。リニア電源１４はエンベロープ信号Ｖｅｎｖに対応した電圧を生成し出力電圧ＶＬおよび出力電流ＩＬをノードＮ１（第１ノード）に出力する。昇圧型スイッチング電源１２は、低電圧側の電源端子がノードＮ１に接続され、高電圧側の電源端子が電源Ｖｃｃに接続され、出力端子が高電圧側の電源端子に接続されている。抵抗ＲｓがノードＮ１とリニア電源１４の出力端子との間に接続されている。昇圧型スイッチング電源１２は、出力端子の電圧Ｖｓｗを電源Ｖｃｃより若干高くする。これにより、昇圧型スイッチング電源１２の出力端子から高電圧側の電源端子、低電圧側の電源端子を介しノードＮ１に電流Ｉｓｗが流れる。制御回路１８は、抵抗Ｒｓの両端の電位差からリニア電源１４の出力電流ＩＬを検出し、リニア電源１４の出力電流ＩＬが所定電流値以下となるように昇圧型スイッチング電源１２を制御する。ノードＮ１は、最終増幅部１０の電源端子に接続されている。ノードＮ１の電圧Ｖｄは、ほぼ電圧ＶＬとなる。電圧ＶＬが最終増幅部１０の電源端子に印加される。電流ＩＬとＩｓｗとが合成され最終増幅部１０の電源端子に供給される。すなわち、リニア電源１４の出力する電力とスイッチング電源１２が出力する電力とが合成された電力が第１ノードから最終増幅部１０に供給される。

エンベロープトラッキング方式増幅回路においては、増幅部１０の電源電圧をエンベロープ信号を用い変調することにより、高効率化が可能となる。リニア電源１４は、エンベロープ信号に高速に追従し電源電圧を変調できる。しかし、リニア電源１４は、効率が悪い。スイッチング電源１２は、高効率であるがエンベロープ信号に高速に追従することが難しい。エンベロープ信号が高速に変化するときは主にリニア電源１４により増幅部１０に電源電力を供給する。エンベロープ信号が低速に変化するときは主にスイッチング電源１２により増幅部１０に電源電力を供給する。これにより、高速なエンベロープ信号に応答可能であり、かつ高効率な増幅回路となる。例えば携帯電話通信の基地局用増幅回路においては、エンベロープ信号の大部分は低速である。よって、増幅回路１００はより高効率となる。

図２は、実施例１における増幅回路の一部を示す回路図である。図２に示すように、リニア電源１４は、差動増幅回路２０とトランジスタ２２を備えている。差動増幅回路２０の正入力端子にエンベロープ信号Ｖｅｎｖが入力し、負入力端子にリニア電源１４の出力端子が接続される。トランジスタ２２は、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ２２のゲート（制御端子）に差動増幅回路２０の出力端子が接続される。トランジスタ２２のソースがリニア電源１４の出力端子に接続され、ドレインが電源に接続される。差動増幅回路２０は、出力端子の電圧がエンベロープ信号Ｖｅｎｖに対応して変調されるように、トランジスタ２２を制御する。トランジスタ２２がオンすることにより、リニア電源１４は大きな電流ＩＬを出力することができる。

制御回路１８は、差動増幅回路２４、２６、抵抗Ｒ１からＲ４および参照電源Ｖｒｅｆを備えている。抵抗Ｒｓのリニア電源１４側のノードとグランドとの間に抵抗Ｒ１およびＲ２が直列に接続されている。抵抗Ｒ１とＲ２との間のノードが差動増幅回路２４の正入力端子に接続されている。抵抗ＲｓのノードＮ１側のノードが抵抗Ｒ３を介し差動増幅回路２４の負入力端子に接続されている。差動増幅回路２４の出力端子が抵抗Ｒ４を介し負入力端子に接続されている。差動増幅回路２４は、抵抗Ｒｓの両端の電位差を増幅して出力する。抵抗Ｒ１からＲ４を設定することにより増幅率を設定できる。差動増幅回路２６の正入力端子に差動増幅回路２４の出力が入力する。差動増幅回路２６の負入力端子に参照電圧が入力する。差動増幅回路２６は、抵抗Ｒｓを流れる電流ＩＬと所定値との差に比例する制御信号Ｖ１をスイッチング電源１２に出力する。このように、制御回路１８は、電流ＩＬが大きくなると大きな制御信号Ｖ１を出力する。

最終増幅部１０は、トランジスタ２８、キャパシタＣ１からＣ３およびスタブ２９を備えている。トランジスタ２８は、例えば窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴである。窒化物半導体を用いたＨＥＭＴは、例えば基板上に形成されたＧａＮチャネル層と、チャネル層上に形成されたＡｌＧａＮ電子供給層を有する。トランジスタ２８のソースはグランドに接続されている。ゲートにはキャパシタＣ２を介し入力信号が入力する。ドレインからキャパシタＣ３を介し出力信号が出力される。キャパシタＣ２およびＣ３は、直流カットキャパシタである。ドレインはさらにスタブ２９を介し増幅部１０の電源端子に接続される。電源端子はキャパシタＣ１を介し接地される。キャパシタＣ１はバイバルコンデンサである。スタブ２９はチョーク用素子である。増幅部１０は、ＧａＡｓ系半導体を用いたＦＥＴでもよいし、ＦＥＴ以外のトランジスタを含んでもよい。

図３は、実施例１の昇圧型スイッチング電源の回路図である。図３に示すように、スイッチング電源１２は、ＦＥＴ３０（第１スイッチ）、ゲートドライバ３２、レベルシフタ３４、ＰＷＭ（Pulse Width Modulation）回路３６、差動増幅回路３８および４０、ダイオードＤ１、キャパシタＣ１０、インダクタＬ１、並びに抵抗Ｒ１０を備えている。ＦＥＴ３０は、例えばｎ型ＭＯＳＦＥＴである。

ＦＥＴ３０のドレインがノードＮ２（第２ノード）に、ソースが低電圧側の電源端子を介しノードＮ１に、ゲートがゲートドライバ３２に接続されている。インダクタＬ１の一端が電源Ｖｃｃに、他端がノードＮ２に接続されている。ダイオードＤ１のカソードが出力端子Ｔｏｕｔに、アノードがノードＮ２に接続されている。ダイオードＤ１（第２スイッチ）は、出力端子Ｔｏｕｔの電圧がノードＮ２より低いときに、出力端子ＴｏｕｔからノードＮ２に電流が流れることを抑制し、出力端子Ｔｏｕｔの電圧がノードＮ２より高いときに、ノードＮ２から出力端子Ｔｏｕｔに電流を流す。キャパシタＣ１０は、平滑コンデンサであり、電荷を蓄積し、出力端子の電圧を電源Ｖｃｃより昇圧する。ゲートドライバ３２の負電源端子はノードＮ１に、正電源端子は電源Ｖｃｃに接続されている。

抵抗Ｒ１０は、出力端子Ｔｏｕｔと正電圧側の電源端子との間に接続されている。差動増幅回路４０は、抵抗Ｒ１０の両端の電位差を差動増幅し検出信号Ｖ２を出力する。これにより、抵抗Ｒ１０を流れる電流を検出できる。

差動増幅回路３８は、検出信号Ｖ２と制御信号Ｖ１とを差動増幅する。ＰＷＭ回路３６は、差動増幅回路３８の出力をＰＷＭ処理し、ＰＷＭ信号に変換する。ＰＷＭ回路３６は、差動増幅回路３８の出力に応じＰＷＭ信号のデュティ比を変える。例えば、差動増幅回路３８の出力が高いときは、デュティ比を高くする。レベルシフタ３４は、ＰＷＭ信号をＦＥＴ３０を駆動するのに適した電圧または振幅に変換し、ＦＥＴ３０のゲートにＰＷＭ信号を出力する。

検出信号Ｖ２が制御信号Ｖ１より小さいと、出力電流Ｉｓｗが大きくなるようにスイッチング電源１２が制御される。制御信号Ｖ１は、リニア電源１４の出力電流ＩＬと所定値との差に比例する。リニア電源１４の出力電流ＩＬとスイッチング電源１２の出力電流Ｉｓｗの和が増幅部１０に供給される電流Ｉｄである。よって、スイッチング電源１２は、リニア電源１４の出力電流ＩＬが所定電流値以下となるように、出力電流Ｉｓｗを大きくする。スイッチング電源１２が出力電圧Ｖｓｗを高くするように制御されれば、出力電流Ｉｓｗが大きくなる。

以上により、エンベロープ信号の変化が速く、スイッチング電源１２がエンベロープ信号に追従できない場合は、応答速度の速いリニア電源１４が増幅部１０に主に電力を供給する。エンベロープ信号の変化は遅く、スイッチング電源１２がエンベロープ信号に追従できる場合は、応答速度は遅いが効率のよいスイッチング電源１２が増幅部１０に主に電力を供給する。これにより、応答が速くかつ高効率な増幅回路を実現できる。

図３では、非同期整流方式を例に説明したが同期整流方式でもよい。また、ＦＥＴ３０としてｎ型ＦＥＴを例に説明したが、ｐ型ＦＥＴでもよい。さらに、ＦＥＴ３０は、ＦＥＴ以外のスイッチでもよい。

図４は、昇圧型スイッチング電源の別の例の回路図である。図４に示すように、スイッチング電源１２は、同期整流方式の昇圧型スイッチング電源である。電源ＶｃｃとノードＮ２との間にインダクタＬ１が接続されている。ＦＥＴ４２（第１スイッチ）のソースがノードＮ１に、ドレインがノードＮ２に、ゲートがゲートドライバ３２ｂに接続されている。ＦＥＴ４４（第２スイッチ）のソースがノードＮ２に、ドレインが出力端子Ｔｏｕｔに、ゲートがゲートドライバ３２ａに接続されている。ＦＥＴ４２および４４は、ｎ型ＭＯＳＦＥＴである。デッドタイムコントローラ４６は、ＰＷＭ信号を調整してゲートドライバ３２ａおよび３２ｂにＰＷＭ信号を出力する。レベルシフタ３４ａおよび３４ｂは、ＰＷＭ信号の電圧または振幅を変換する。その他の構成は図３と同じであり説明を省略する。

図４では、同期整流方式を例に説明したが非同期整流方式でもよい。また、ＦＥＴ４２および４４としてｎ型ＦＥＴを例に説明したが、ｐ型ＦＥＴでもよい。さらに、ＦＥＴ４２および４４は、ＦＥＴ以外のスイッチでもよい。

図３および図４に示すように、昇圧型スイッチング電源１２において、ＦＥＴ３０または４２（第１スイッチ）は、電源Ｖｃｃ（高電圧側の電源端子）とノードＮ１（低電圧側の電源端子）との間に直列に接続されている。インダクタＬ１は、電源ＶｃｃとノードＮ１との間にＦＥＴ３０または４２と直列に接続されている。このように、ＦＥＴ３０または４２は、ノードＮ２とノードＮ１との間に接続されていてもよい。これにより、ノードＮ２の電圧を電源Ｖｃｃより昇圧できる。

また、昇圧型スイッチング電源１２において、ダイオードＤ１またはＦＥＴ４４（第２スイッチ）は、ノードＮ２と出力端子Ｔｏｕｔとの間に接続されている。ダイオードＤ１またはＦＥＴ４４は、ノードＮ２の電圧が出力端子Ｔｏｕｔの電圧より低いときオフし、高いときオンする。これにより、出力端子Ｔｏｕｔの電圧がノードＮ２より高くなっても、電流が出力端子からノードＮ２に逆流することを抑制できる。

図５（ａ）および図５（ｂ）は、時間に対する入力信号ＶＲＦおよびエンベロープ信号Ｖｅｎｖをそれぞれ示す図である。図５（ａ）に示すように、時間ｔ０とｔ１との間の期間Ｔ１において、入力信号ＶＲＦの振幅は小さい。時間ｔ１とｔ２との間の期間Ｔ２において、入力信号ＶＲＦの振幅は期間Ｔ１より大きくなる。時間ｔ２とｔ３との間の期間Ｔ３において、入力信号ＶＲＦの振幅は期間Ｔ２よりさらに大きくなる。時間ｔ３とｔ４との間の期間Ｔ４において、入力信号ＶＲＦの振幅は期間Ｔ１と同程度となる。図５（ｂ）に示すように、エンベロープ信号Ｖｅｎｖは、入力信号ＶＲＦのエンベロープに対応する。例えば、期間Ｔ１およびＴ４において、エンベロープ信号は１Ｖであり、期間Ｔ２においてエンベロープ信号は１．５Ｖであり、期間Ｔ３においてエンベロープ信号は３．０Ｖである。なお、説明を簡略化するため、各期間Ｔ１からＴ４における入力信号ＶＲＦの振幅をほぼ一定としているが、時間より変化していてもよい。

図６（ａ）から図６（ｃ）は、リニア電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。図６（ａ）に示すように、リニア電源１４は、エンベロープ信号Ｖｅｎｖに追従して出力電圧ＶＬを出力する。リニア電源１４は高速な追従が可能であり、期間Ｔ１、Ｔ２、Ｔ３およびＴ４において出力電圧をそれぞれ１０Ｖ、３０Ｖ、５０Ｖおよび１０Ｖとする。なお、電源Ｖｃｃの電圧は５５Ｖである。図６（ｂ）に示すように、リニア電源１４の出力電流ＩＬは、時間ｔ１、ｔ２およびｔ３直後は大きくなるが、その後小さくなる。これは、制御回路１８が電流ＩＬが小さくなるようにスイッチング電源１２を制御するためである。図６（ｃ）に示すように、出力電力ＰＬは、時間ｔ１、ｔ２およびｔ３直後は大きくなるが、その後小さくなる。

図７（ａ）から図７（ｃ）は、スイッチング電源のノードＮ２における電圧、電流および電力をそれぞれ示す図である。図７（ａ）に示すように、リニア期間Ｔ１およびＴ４において、電圧ＶｓｗのローレベルはノードＮ１の電圧である１０Ｖであり、ハイレベルは、５０Ｖよりやや高い電圧である。デュティ比は、小さい。リニア期間Ｔ２において、電圧ＶｓｗのローレベルはノードＮ１の電圧である３０Ｖであり、ハイレベルは、５０Ｖよりやや高い電圧である。デュティ比は、期間Ｔ１より大きくなる。リニア期間Ｔ３において、電圧ＶｓｗのローレベルはノードＮ１の電圧である５０Ｖであり、ハイレベルは、５０Ｖよりやや高い電圧である。デュティ比は、期間Ｔ２よりさらに大きくなる。

図７（ｂ）に示すように、期間Ｔ１およびＴ４において電流Ｉｓｗは小さい。期間Ｔ２において、電圧ＶＬが大きくなると、電流ＩＬが大きくなる（図６（ｂ）参照）。制御回路１８は、電流Ｉｓｗが大きくなるように昇圧型スイッチング電源１２を制御する。これにより、電流Ｉｓｗが大きくなる。期間Ｔ３において、電圧ＶＬが大きくなると、電流Ｉｓｗはさらに大きくなる。電流Ｉｓｗは、スイッチングに応じ上下する。

図７（ｃ）に示すように、スイッチング電源１２は電源ＶｃｃとノードＮ１との間に接続されているため、スイッチング電源１２が消費する電力Ｐｓｗは、電圧ＶｓｗとノードＮ１との電圧（ほぼ電圧ＶＬとなる）の差と、電流Ｉｓｗの積となる。期間Ｔ１およびＴ４において、電圧Ｖｓｗと電圧ＶＬとの差は約４０Ｖと大きいが、電流Ｉｓｗが小さいため、スイッチング電源１２が供給する電力Ｐｓｗは小さい。期間Ｔ２において、電圧Ｖｓｗと電圧ＶＬとの差は約２０Ｖと小さくなるが、電流Ｉｓｗが大きくなり電力Ｐｓｗは大きくなる。期間Ｔ３において、電流Ｉｓｗは大きくなるが、電圧Ｖｓｗと電圧ＶＬとの差は約０Ｖと小さくなるため、電力Ｐｓｗは小さくなる。

図８（ａ）から図８（ｃ）は、スイッチング電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。スイッチング電源１２の出力電圧Ｖｓｗ＿ａｖｇ、出力電流Ｉｓｗ＿ａｖｇおよび出力電力Ｐｓｗ＿ａｖｇは、ノードＮ２の電圧Ｖｓｗ、電流Ｉｓｗおよび電力ＰｓｗがキャパシタＣ１０により平滑化されたものである。図８（ａ）を参照し、期間Ｔ１およびＴ４におけるスイッチング電源の出力電圧Ｖｓｗ＿ａｖｇは、約１０Ｖである。期間Ｔ２における電圧Ｖｓｗ＿ａｖｇは、時間ｔ１から大きくなり、約３０Ｖとなる。期間Ｔ３における電圧Ｖｓｗ＿ａｖｇは、時間ｔ２から大きくなり、約５０Ｖとなる。図８（ｂ）に示すように、期間Ｔ１およびＴ４においてスイッチング電源１２の出力電流Ｉｓｗ＿ａｖｇは、小さい。期間Ｔ２における電流Ｉｓｗ＿ａｖｇは、時間ｔ１から大きくなり、一定となる。期間Ｔ３における電流Ｉｓｗ＿ａｖｇは、時間ｔ２から大きくなり、一定となる。図８（ｃ）に示すように、期間Ｔ１、Ｔ３およびＴ４におけるスイッチング電源の出力電力Ｐｓｗ＿ａｖｇは、小さい。期間Ｔ２における出力電力Ｐｓｗ＿ａｖｇは若干大きい。

図９（ａ）から図９（ｃ）は、電源部の電源端子に供給される電圧、電流および電力をそれぞれ示す図である。図９（ａ）に示すように、増幅部１０の電源端子の電圧Ｖｄは、ほぼ電圧ＶＬと同じである。期間Ｔ１、Ｔ２、Ｔ３およびＴ４における電圧Ｖｄは、それぞれほぼ１０Ｖ、３０Ｖ、５０Ｖ、１０Ｖであり、各期間内でほぼ一定である。図９（ｂ）に示すように、増幅部１０の電源端子に供給される電流Ｉｄは、ほぼ電流ＩＬとＩｓｗの和となる。期間Ｔ１からＴ４における電流Ｉｄはほぼ一定である。図９（ｃ）に示すように、増幅部１０の電源端子に供給される電力Ｐｄは、電圧Ｖｄと電流ＩＬとの積となる。

以上のように、図６（ａ）および図６（ｂ）に示す入力信号ＶＲＦのエンベロープ信号Ｖｅｎｖに応じ、図９（ａ）のように増幅部１０の電源端子の電圧Ｖｄを変調できる。エンベロープ信号Ｖｅｎｖの変化が高速な場合、図６（ｂ）および図６（ｃ）の時間ｔ１からｔ３の直後のように応答速度の速いリニア電源１４が増幅部１０に電流および電力を供給する。エンベロープ信号Ｖｅｎｖの変化が低速な場合、図８（ｂ）および図８（ｃ）のように応答速度が遅いが効率のよいスイッチング電源１２が増幅部１０に電流および電力を供給する。

以下、比較例１と比較し、実施例１に係る増幅回路がさらに高効率化できることを説明する。図１０は、比較例１に係る増幅回路のブロック図である。図１０に示すように、降圧型スイッチング電源１２ａがグランドと電源Ｖｃｃとの間に接続されている。降圧型スイッチング電源１２ａは電源Ｖｃｃの電圧を降圧してノードＮ１に出力する。制御回路１８は、電流ＩＬが小さくなるように降圧型スイッチング電源１２ａを制御する。その他の構成は実施例１と同じであり説明を省略する。

入力信号ＶＲＦ、エンベロープ信号Ｖｅｎｖ、リニア電源１４の出力電圧ＶＬ、出力電流ＩＬ、出力電力ＰＬ、増幅部１０に供給される電圧Ｖｄ、電流Ｉｄおよび電力Ｐｄは、実施例１における図５（ａ）から図６（ｃ）、図９（ａ）から図９（ｃ）とそれぞれほぼ同じであり、説明を省略する。

図１１（ａ）から図１１（ｃ）は、比較例１におけるスイッチング電源の中間ノードの電圧、電流および電力をそれぞれ示す図である。図１１（ａ）に示すように、スイッチング電源１２ａの中間ノードの電圧Ｖｓｗのローレベルは０Ｖであり、ハイレベルは電源Ｖｃｃの電圧である。期間Ｔ１およびＴ４における出力電圧Ｖｓｗのデュティ比は小さい。期間Ｔ２における出力電圧Ｖｓｗのデュティ比は大きい。期間Ｔ３における出力電圧Ｖｓｗのデュティ比はさらに大きい。図１１（ｂ）に示すように、スイッチング電源１２の中間ノードの電流Ｉｓｗは、実施例１と同様である。図１１（ｃ）に示すように、期間Ｔ１およびＴ４における中間ノードの電力Ｐｓｗは小さい。期間Ｔ２における電力Ｐｓｗは大きい。期間Ｔ３における出力電力Ｐｓｗはさらに大きい。

図１２（ａ）から図１２（ｃ）は、比較例１におけるスイッチング電源の出力電圧、出力電流および出力電力をそれぞれ示す図である。スイッチング電源１２ａの出力電圧Ｖｓｗ＿ａｖｇ、出力電流Ｉｓｗ＿ａｖｇおよび出力電力Ｐｓｗ＿ａｖｇは、中間ノードの電圧Ｖｓｗ、電流Ｉｓｗおよび電力Ｐｓｗが平滑回路により平滑化されたものである。図１２（ａ）に示すように、期間Ｔ１からＴ４におけるスイッチング電源１２ａの出力電圧Ｖｓｗ＿ａｖｇは、約１０Ｖ、３０Ｖ、５０Ｖおよび１０Ｖである。図１２（ｂ）に示すように、期間Ｔ１およびＴ４においてスイッチング電源１２の出力電流Ｉｓｗ＿ａｖｇは小さい。期間Ｔ２における電流Ｉｓｗ＿ａｖｇは、時間ｔ１から大きくなり、一定となる。期間Ｔ３における電流Ｉｓｗ＿ａｖｇは、時間ｔ２から大きくなり、一定となる。図１２（ｃ）を参照し、期間Ｔ１およびＴ４におけるスイッチング電源の出力電力Ｐｓｗ＿ａｖｇは小さい。期間Ｔ２における出力電力Ｐｓｗ＿ａｖｇは大きい。期間Ｔ３における出力電力Ｐｓｗ＿ａｖｇはさらに大きい。

比較例１においては、降圧型スイッチング電源１２ａがグランドと電源Ｖｃｃとの間に接続されている。これにより、降圧型スイッチング電源１２ａの消費電力Ｐｓｗは、電圧Ｖｓｗと電流Ｉｓｗの積となる。よって、電圧Ｖｓｗが高くなると、消費電力Ｐｓｗも大きくなる。一方、実施例１においては、昇圧型スイッチング電源１２がノードＮ１と電源Ｖｃｃとの間に接続されている。これにより、昇圧型スイッチング電源１２の消費電力Ｐｓｗは、電圧Ｖｓｗが電圧Ｖｃｃの近くでも小さくなる。よって、期間Ｔ３における消費電力Ｐｓｗを比較例１より小さくできる。これは、比較例１において電源ＶｃｃとノードＮ１との間で無駄になる電力を、実施例１において回生電流として電源Ｖｃｃに流し込むためである。

例えば、比較例１における降圧型スイッチング電源１２ａの効率が９５％とする。比較例１では、図１１（ｃ）のように電圧Ｖｄが最大のとき電力損失が最も大きい。そこで、最大電力が５０Ｖ×４Ａ＝２００Ｗとする。このとき、降圧型スイッチング電源１２ａによる損失は、２００Ｗ×０．０５＝１０Ｗとなる。

一方、非同期整流方式の昇圧型スイッチング電源１２の効率は降圧型スイッチング電源より悪く９０％とする。実施例１では、図７（ｃ）のように電圧Ｖｄが中程度のとき電力損出が最も大きい。そこで、電力が２５Ｖ×２Ａ＝５０Ｗとする。このとき、昇圧型スイッチング電源１２による損失は、５０Ｗ×０．１＝５Ｗとなる。さらに、同期整流方式の昇圧型スイッチング電源１２を用いることによりスイッチング電源の効率が９５％となると、昇圧型スイッチング電源１２による損失は、２．５Ｗとなる。

このように、実施例１によれば、昇圧型スイッチング電源１２の低電圧側の電源端子がノードＮ１に、高電圧側の電源端子が電源Ｖｃｃに、出力端子が電源Ｖｃｃに接続されている。スイッチング電源１２の低電圧側の電源端子がノードＮ１に電流を供給する。これにより、比較例１に比べ、スイッチング電源による電力損失を抑制できる。また、昇圧型スイッチング電源１２の出力電力が比較例１の降圧型スイッチング電源１２ａより小さいため、インダクタＬ１および／またはキャパシタＣ１０として許容電力が小さな部品を用いることができる。よって、スイッチング電源１２の低コスト化および小型化が可能となる。なお、ノードＮ１に接続されるのは低電圧側および高電圧側のいずれか一方であればよく、電源Ｖｃｃに接続されるのは低電圧側および高電圧側の他方であればよい。

制御回路１８は、昇圧型スイッチング電源１２を、リニア電源１４の出力電流ＩＬが所定電流以下となるように制御する。これにより、効率の高いスイッチング電源１２が増幅部１０に電力を供給できる。

また、スイッチング電源１２の出力電流Ｉｓｗが負帰還される。これにより、スイッチング電源１２の出力電流Ｉｓｗを制御できる。

図２の差動増幅回路２６（第１差動増幅回路）がリニア電源１４の出力電流ＩＬに対応する出力（第１信号）と参照電位とを差動増幅し、制御信号Ｖ１を出力する。図３の差動増幅回路３８（第２差動増幅回路）が制御信号とスイッチング電源１２の出力電流Ｉｓｗに対応する検出信号（第２信号）とを差動増幅し、スイッチング電源１２に出力する。これにより、スイッチング電源１２の出力電流Ｉｓｗを制御できる。

図１３は、実施例２に係る増幅回路を示すブロック図である。増幅回路１０２においては、降圧型スイッチング電源１２ｂが用いられている。降圧型スイッチング電源１２ｂの低電圧側の電源端子はノードＮ１に接続され、高電圧側の電源端子は電源Ｖｃｃに接続されている。出力端子はノードＮ１に接続されている。

図１４は、実施例２の降圧型スイッチング電源の回路図である。図１４に示すように、降圧型スイッチング電源１２ｂは非同期整流方式である。ダイオードＤ１のカソードがノードＮ２に、アノードがノードＮ１に接続されている。ダイオードＤ１は、ノードＮ２の電圧がノードＮ１より高いときに、ノードＮ２からノードＮ１に電流が流れることを抑制し、ノードＮ２の電圧がノードＮ１より低いときに、ノードＮ１からノードＮ２に電流を流す。インダクタＬ１の一端がノードＮ２に、他端が出力端子Ｔｏｕｔに接続されている。キャパシタＣ１０の一端が出力端子Ｔｏｕｔに、他端がノードＮ１に接続されている。インダクタＬ１およびキャパシタＣ１０は、ノードＮ２の電圧を平滑化して出力端子Ｔｏｕｔに出力する。

ゲートドライバ３２の負電源端子はノードＮ２に、正電源端子はダイオードＤ２を逆方向に介し電源Ｖｃｃに接続されている。正電源端子とノードＮ２との間にキャパシタＣ１１が接続されている。ダイオードＤ２およびキャパシタＣ１１はゲートドライバ３２の正電圧端子の電圧を生成するブートストラップ回路として機能を有する。ＦＥＴ３０がｐ型ＦＥＴの場合、ブートストラップ回路は設けなくてもよい。

抵抗Ｒ１０は、出力端子ＴｏｕｔとノードＮ１との間に接続されている。差動増幅回路４０は、抵抗Ｒ１０の両端の電位差を差動増幅し検出信号Ｖ２を出力する。これにより、抵抗Ｒ１０を流れる電流を検出できる。その他の構成は実施例１の図３と同じであり説明を省略する。

図１５は、降圧型スイッチング電源の別の例の回路図である。図１５に示すように、降圧型スイッチング電源１２ｂは、同期整流方式である。ＦＥＴ３１のドレインがノードＮ２に、ソースがノードＮ１に、ゲートがゲートドライバ３２ｂに接続されている。その他の構成は、図１４と同じであり説明を省略する。

図１４および図１５のように、降圧型スイッチング電源１２ｂは、非同期整流方式でもよいし、同期整流方式でもよい。また、ＦＥＴ３０、３１としてｎ型ＦＥＴを例に説明したが、ｐ型ＦＥＴでもよい。さらに、ＦＥＴ３０、３１は、ＦＥＴ以外のスイッチでもよい。

図１４および図１５に示すように、ＦＥＴ３０（第１スイッチ）は、電源Ｖｃｃ（高圧側の電源端子）とノードＮ２との間に直列に接続されている。ＦＥＴ３１またはダイオードＤ１（第２スイッチ）は、ノードＮ２とノードＮ１（低電圧側の電源端子）との間に直接に接続されている。インダクタＬ１は、ノードＮ２と出力端子Ｔｏｕｔとの間に直列に接続されている。これにより、ノードＮ２の電圧を電源Ｖｃｃより降圧できる。

ＦＥＴ３１またはダイオードＤ１は、ノードＮ２の電圧がノードＮ１より低いときオンし、高いときオフする。これにより、ノードＮ２からＮ１に電流が逆流することを抑制できる。

実施例２によれば、降圧型スイッチング電源１２ｂの低電圧側の電源端子をノードＮ１に、高電圧側の電源端子を電源Ｖｃｃに、出力端子ＴｏｕｔをノードＮ１に接続する。そして、降圧型スイッチング電源１２ｂの出力電圧をノードＮ１の電圧Ｖｄより少し高くする。これにより、最終増幅段１０に供給される電流Ｉｄのほとんどをスイッチング電源１２ｂの出力電流Ｉｓｗとすることができる。

これにより、エンベロープ信号の変化が速い場合は、応答速度の速いリニア電源１４が増幅部１０に主に電力を供給する。エンベロープ信号の変化が遅い場合は、応答速度は遅いが効率のよいスイッチング電源１２ｂが増幅部１０に主に電力を供給する。これにより、応答が速くかつ高効率な増幅回路を実現できる。

このように、実施例１の昇圧型スイッチング電源１２を降圧型スイッチング電源１２ｂとし、低電圧側の電源端子と出力端子をノードＮ１に接続してもよい。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 増幅部
１２、１２ｂ スイッチング電源
１４ リニア電源
１６ エンベロープ検出回路
１８ 制御回路
３０、３１、４２、４４ ＦＥＴ
２６、３８ 差動増幅回路

Claims (10)

1. 入力信号のエンベロープに追従する電圧を第１ノードに出力するリニア電源と、
   前記第１ノードに接続された低電圧側および高電圧側のいずれか一方の電源端子と、電源に接続された前記低電圧側および高電圧側の他方の電源端子と、を有するスイッチング電源と、
   前記リニア電源の出力する電力と前記スイッチング電源が出力する電力とが合成された電力が前記第１ノードから電源電力として供給され、入力信号を増幅する増幅部と、
   を具備することを特徴とする増幅回路。
2. 前記スイッチング電源を、前記リニア電源の出力電流が所定電流以下となるように制御する制御回路を具備することを特徴とする請求項１記載の増幅回路。
3. 前記スイッチング電源の出力電流が負帰還されることを特徴とする請求項１または２記載の増幅回路。
4. 前記リニア電源の出力電流に対応する第１信号と参照電位とを差動増幅する第１差動増幅回路と、
   前記第１差動増幅回路の出力信号と前記スイッチング電源の出力電流に対応する第２信号とを差動増幅し、前記スイッチング電源に出力する第２差動増幅回路と、
   を具備することを特徴とする請求項１から３のいずれか一項記載の増幅回路。
5. 前記スイッチング電源は昇圧型スイッチング電源であり、前記スイッチング電源の出力端子は、前記低電圧側および高電圧側の前記他方の電源端子に接続されていることを特徴とする請求項１から４のいずれか一項記載の増幅回路。
6. 前記スイッチング電源は降圧型スイッチング電源であり、前記スイッチング電源の出力端子は、前記第１ノードに接続されていることを特徴とする請求項１から４のいずれか一項記載の増幅回路。
7. 前記スイッチング電源は、前記高電圧側の電源端子と前記低電圧側の電源端子との間に直列に接続された第１スイッチと、前記高電圧側の電源端子と前記低電圧側の電源端子との間に前記第１スイッチと直列に接続されたインダクタと、を備えることを特徴とする請求項５記載の増幅回路。
8. 前記スイッチング電源は、前記第１スイッチと前記出力端子との間の第２ノードと、前記スイッチング電源の出力端子と、の間に、前記第２ノードの電圧が前記スイッチング電源の出力端子の電圧より低いときオフし、高いときオンする第２スイッチを備えることを特徴とする請求項７記載の増幅回路。
9. 前記スイッチング電源は、前記高電圧側の電源端子と第２ノードとの間に直列に接続された第１スイッチと、前記第２ノードと前記低電圧側の電源端子との間に直接に接続された第２スイッチと、前記第２ノードと出力端子との間に直列に接続されたインダクタと、を備えることを特徴とする請求項６記載の増幅回路。
10. 前記第２スイッチは、前記第２ノードの電圧が前記低電圧側の電源端子より低いときオンし、高いときオフすることを特徴とする請求項９記載の増幅回路。

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