JP2015039548A - 遊技機及び遊技機の不正行為防止プログラム - Google Patents

Abstract

【課題】メイン制御基板とサブ制御基板と接続するサブ制御ハーネス上の送信データに対する改ざんを確実に検出する。【解決手段】サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機であって、前記メイン制御基板は、システムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記メイン制御基板の前記システムチップによって前記信号線と同一の信号を出力するように制御された前記システムチップの前記入力端子上の他のチャネルから出力される信号線とを入力とする排他的論理和回路を備え、前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップにより前記サブ制御ハーネスへの不正信号を検出することを特徴とする。【選択図】図２

Description

本発明は、広く遊技機に対する不正行為を検出する技術に関し、より詳細には、メイン制御基板からサブ制御基板へのデータ送信に対する不正等を検出する技術に関する。

スロットマシン等の遊技機（以下、「遊技機」と総称する。）において、いわゆるゴト行為と呼ばれる不正行為が問題となっている。

例えば、遊技機の入賞確率を設定可能な機種において設定操作を不正に行って遊技者に有利な設定値に変更したり、制御基板に組み込まれたＲＯＭ等のプログラムやデータ内容を書き換え、遊技者にとっての利益状態を不正に発生させたり維持するなどの行為が挙げられる。プログラム改変は、具体的には、基板に実装された正規ＲＯＭを遊技者が不当に有利に動作するように改変されたプログラムが書き込まれた不正ＲＯＭに交換することにより行われる。

遊技機は、その大別的な制御構造として、主制御基板（以下、「メイン制御基板」という。）と周辺制御基板（以下、「サブ制御基板」という。）とで構成される。サブ制御基板に実装されたプログラムは、従来、メイン制御基板で判定された抽選結果等に基づいて、遊技機の演出を制御することを主な役目としていたが、最近では、その演出の一環として、液晶画面等を介して回胴（以下、「回転リール」という。）の停止順を遊技者に指示することにより小当たり等の成立役や再遊技を獲得させやすくする演出処理（「アシストタイム（ＡＴ）」等）をも担うようになってきた。

こうした近年の演出に対しては、電波発信機や針金等を用いてメイン制御基板からサブ制御基板に送信する信号の一部を無効にしたり、不正基板を用いてメイン制御基板とサブ制御基板とを接続するハーネスに対し不正な信号を送信したり不正な電圧を印加したりすることにより、遊技者にとって有利な演出を不正に発生ないし維持させるゴト行為も問題となっている。

上述の状況を踏まえ、これまでいくつかの不正行為防止技術が開示されてきた（特許文献１〜２）。

特許文献１には、スロットマシンやパチンコ機などの遊技機のプログラムが不正に書き換えられたかどうか判断し、書き換えられた場合には音や光にて報知する技術が開示されている。
より具体的には、ＣＰＵ、ＣＰＵを動作させるためのプログラムを記憶するＲＯＭ、及び、ＲＯＭに記憶されたデータを送信する送信部を含み、遊技者の操作を受けて内部抽選及び入賞判定を行うとともに入賞に応じて遊技媒体の払い出し制御を行うメイン制御基板と、メイン制御基板からデータを受けて当該データの検査合計を生成する算出部、プログラムに係る検査合計を予め記憶する検査合計記憶部、生成された検査合計を記憶部の検査合計と比較する判定部、及び、両者が不一致のときにエラーを報知する報知部を含むサブ制御基板とを備えるものである。

また、特許文献２には、不正行為によって設定変更状態に制御されることを防止する遊技機が提案されている。
より具体的には、前面扉が開放状態であるときに操作可能となる電源スイッチや設定キースイッチを用いて設定変更操作が行なわれた操作状態となったときに、前面扉の開閉状態を判定し、前面扉が開放状態であると判定されたときに設定変更状態に制御するのに対し、前面扉が閉鎖状態であると判定されたときに設定変更状態に制御せず、遊技の進行を不能動化するための処理を行なうことを特徴としている。

特開２００５−０４０２７６号公報 特開２０１１−１８２８４０号公報

しかしながら、特許文献１に開示された技術では、ＲＯＭ等の記憶装置を書き換えられた場合には効果を奏するものの、例えば、メイン制御基板からサブ制御基板への送信データを改ざんされた場合にはかかる不正を検出できないという課題があった。

さらに、特許文献２に開示された遊技機では、メイン制御部からサブ制御基板に送信するコマンドは、遊技とは関係ない演出に用いるために、遊技者による入力装置の操作を検出することを目的としている。具体的には、メイン制御基板が約０．５６ｍｓに１回行うタイマ割込みが４回実行されるごとにサブ制御基板に対してコマンドを１回送信している。そして、操作検出コマンドは５回の各種のコマンドが送信されるごとに１回送信されるため、約１１．２ｍｓに１回送信されることとなるが、各種のコマンドや操作検出コマンドそれ自体に不正な電圧を印加する等して改ざんされた場合や無通信状態を見計らって不正なコマンドが作り出されてサブ制御基板へ送信される場合にはかかる不正を検出することが困難であった。

以上のようなメイン制御基板からサブ制御基板へ送信されるデータ改ざんの例を、図１０〜１２を参照しながら更に具体的に説明する。図１０は、従来の遊技機におけるメイン制御基板からサブ制御基板への不正なデータ信号送信を行う場合の不正基板の接続の様子を示すが、同図において、メイン制御基板０１１におけるＣＰＵ０１１１のシリアルＩ／Ｏから出力される信号は、汎用ロジックＩＣ０１１２、ハーネス０９９、及びサブ制御基板０１２側の汎用ロジックＩＣ０１２１を介してサブ制御基板０１２におけるＣＰＵ０１２２のシリアルＩ／Ｏへ伝送される（通常、遊技機におけるメイン制御基板とサブ制御基板との間の信号の流れは、メイン制御基板からサブ制御基板への一方向のみである）。これに対し、いわゆるゴト行為は、不正基板０１９より発生される不正信号送信ないし不正な電圧印加がハーネス０９９へ対してなされて、メイン制御基板からサブ制御基板への信号への信号が改ざんされたり、無通信状態を見計らって不正コマンド信号が送信されたりする。

図１１に、従来の遊技機におけるメイン制御基板からサブ制御基板へのデータ送信の様子を示すが、通常、メイン制御基板からサブ制御基板への信号送信状態には、信号送信が無い状態（図１１（Ｂ）において、「データ非通信中」の時間帯Ｔａ）及び信号送信が行われている状態（図１１（Ｂ）において、「データ通信中」の時間帯Ｔｂ）があり、図１１（Ａ）に示すように、信号送信が行われている状態にあっては、図１１（Ｂ）の「データ通信中」の時間帯のように電圧印加制御等が行われ、いわゆる「０」「１」の状態が作り出されてコマンド等がビット単位でシリアル送信される。

ここで、信号送信が無い状態（「データ非通信中」の時間帯）において、不正基板等を使って不正信号が送信される場合（図１２（Ａ）のようにメイン制御基板とサブ制御基板とを接続するハーネス等に不正基板等が接続ないし接触される）には、本来は、図１２（Ｂ）に示すように、信号送信が無い状態（「データ非通信中」の時間帯）となっているにも関わらず、図１２（Ｃ）に示すように、不正基板等により意図的に電圧の低い状態が作り出されて偽の信号やコマンド等がサブ制御基板へ送信されることとなる。

特許文献１〜２の技術では、かかる不正行為に対して十分に対処することができなかった。

そこで、本発明に係る遊技機は、サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機であって、前記メイン制御基板は、システムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記メイン制御基板の前記システムチップによって前記信号線と同一の信号を出力するように制御された前記システムチップの前記入力端子上の他のチャネルから出力される信号線とを入力とする排他的論理和回路を備え、前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップにより前記サブ制御ハーネスへの不正信号を検出することを特徴とする。

また、本発明に係る遊技機の不正行為防止プログラムは、サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機に実行させるための不正行為防止処理プログラムであって、前記プログラムを前記遊技機で実行させたとき、前記メイン制御基板のシステムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記メイン制御基板の前記システムチップによって前記信号線と同一の信号を出力するように制御された前記システムチップの前記入力端子上の他のチャネルから出力される信号線とを前記メイン制御基板内の排他的論理和回路への入力とした場合に、前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップに前記サブ制御ハーネスへの不正信号を検出させるステップが実行されることを特徴とする。

本発明に係る遊技機及び不正行為防止プログラムによれば、メイン制御基板とサブ制御基板と接続するサブ制御ハーネス上の送信データに対する改ざん又は不正を確実に検出することができる。

本発明の一実施形態に係る遊技機の機能ブロックの全体を説明する説明図である。 本発明の一実施形態に係る遊技機の機能ブロックを説明する説明図である。 本発明の一実施形態に係る遊技機の機能ブロックの動作例を説明する説明図である。 本発明の他の実施形態に係る遊技機の機能ブロックを説明する説明図である。 （Ａ）はメイン制御基板とサブ制御基板との間のフレーム単位の通信形態例を説明する説明図であり、（Ｂ）は１フレームあたりのデータ構成例を説明する説明図である。 本発明の一実施形態に係る遊技機における処理例を示すフローチャートである。 本発明の一実施形態に係る遊技機の処理手順を説明するフローチャートである。 本発明の一実施形態に係る遊技機の処理手順を説明するフローチャートである。 本発明の一実施形態に係る遊技機の処理手順を説明するフローチャートである。 従来の遊技機におけるメイン制御基板からサブ制御基板への不正なデータ信号送信を行う場合の不正基板の接続の様子を説明する説明図である。 従来の遊技機におけるメイン制御基板からサブ制御基板へのデータ送信の様子を説明する説明図である。 従来の遊技機におけるメイン制御基板からサブ制御基板への不正なデータ信号送信の様子を説明する説明図である。

本発明に係る遊技機及び遊技機の不正行為防止プログラムを実施するための形態について、図面を参照しながら説明する。

図１に、本発明の一実施形態における遊技機の機能ブロックを説明する。本発明に係る遊技機の一連の特徴的動作は、以下に説明するハードウェアの個々の動作、及びこれらのハードウェアとソフトウェアとの協調動作によって実現されている。

また、図１では、いわゆるパチスロ機を例にとって説明しているが、本発明はこれに限定されるものではなく、パチンコ機等広く遊技機一般に適用可能である。

本発明の一実施形態における遊技機は、制御構成として、配線（ハーネス）を介して接続されたメイン制御基板１１とサブ制御基板１２とを有し、図示しない遊技機筐体内部に収納されている。
メイン制御基板１１は、一種のボードコンピュータであり、演算処理、遊技機のデバイス制御等を行うＣＰＵ１１１と、プログラムの作業領域としてデータの一時的な記憶等を行う書き換え可能なＲＡＭ１１２と、遊技機の制御プログラム及び遊技抽せん処理用の抽せんテーブル等を記憶したＲＯＭ１１３と、データ通信バス等の制御を行う制御部１１４と、ボタンやスイッチ等からの入力や各種ＬＥＤ等への出力、及び回転リールユニット等の駆動を行う入出力部１１５とを備えている。

メイン制御基板１１の主な機能は、入賞抽せん処理、回転リール（図１において不図示）の制御等を行うことであり、遊技機に関する規則及び規格等に基づいた処理動作を行うように設計されている。

サブ制御基板１２は、一種のボードコンピュータであり、演算処理、ディスプレイ部１８１の制御等を行うＣＰＵ１２１と、プログラムの作業領域としてデータの一時的な記憶等を行う書き換え可能なＲＡＭ１２２と、ディスプレイ部１８１、照明部１８２、スピーカ部１８３の制御を行うプログラム及び各種データを記憶したＲＯＭ１２３と、データ通信バス等の制御を行う制御部１２４と、照明等の駆動を行う入出力部１２５と、ディスプレイ部１８１の駆動を行うディスプレイ駆動部１２６と、スピーカ部１８３から音声や効果音等を発生させるための音源を格納した音源ＩＣ１２７とを備えている。

なお、サブ制御基板１２には、リアルタイムクロック（以下、「ＲＴＣ」とも言う。）１２８を備えることもできる。ＲＴＣは、制御基板上に実装される計時用チップである。通常、外部電源とは別の内部電源（一例として、ＣＭＯＳバッテリ）からの電力供給を受けて動作するので、遊技機の電源を切っていても日付・時刻情報（以下、「ＲＴＣ情報」又は「リアルタイムクロック情報」とも言う。）を正確に保ち続けることができる。
また、図１には示さないが、リアルタイムクロックは、メイン制御基板１１にも実装することができる。その場合、サブ制御基板１２がメイン制御基板１１上のリアルタイムクロックからＲＴＣ情報を取得するように構成することもできる。

また、サブ制御基板１２は、第１ディップスイッチ１９１及び第２ディップスイッチ１９２を備えることもできる。第１ディップスイッチ１９１は、一例として、１〜３０程度まで入力ないし設定可能に構成されており（それ以上の数値入力も可能）、第１ディップスイッチ１９１に入力されるこの数値は、島設備に設置される遊技機の台数を設定するためのものである。また、第２ディップスイッチ１９２も第１ディップスイッチ１９１と同範囲の数値表現が可能に構成されており、第２ディップスイッチ１９２に入力されるこの数値は、島設備に設置された遊技機グループにおける遊技機の設置順を設定するためのものである。

一例として、ある遊技機において、第１ディップスイッチ１９１に「１２」と入力され、第２ディップスイッチ１９２に「３」と入力されていた場合には、その遊技機が設定されている島設備には全部で１２台の遊技機が設定されており、その遊技機は右端から（或いは、左端から）３番目の設置位置にあることを表すようにする。

また、これらの第１ディップスイッチ１９１及び第２ディップスイッチ１９２は、サブ制御基板１２のＣＰＵ１２１と接続されており、ＣＰＵ１２１には、第１ディップスイッチ１９１及び第２ディップスイッチ１９２に設定された数値が入力されるようになっている。

一例として、第１ディップスイッチ１９１は、島設備に設定されるグループに属する遊技機の設置台数を設定する島設備台数設定手段となる。また、第２ディップスイッチ１９２は、そのグループ内における遊技機の設置順を設定する設置位置設定手段となる。

また、サブ制御基板１２の他の重要な機能は、メイン制御基板で判定された抽せん結果に基づく演出等である。具体的には、サブ制御基板１２のＲＯＭ１２３には、ディスプレイ１８１、照明部１８２、及びスピーカ部１８３によって様々な演出を行うための画像データ等からなる演出データも格納されており、メイン制御基板１１から出力される信号によって、ＲＯＭ内部に格納されている演出データから演出内容を決定して、演出内容に基づいて、ディスプレイ部１８１、照明部１８２、及びスピーカ部１８３の駆動処理を行う。一例として、ディスプレイ部１８１に停止ボタンの押し順等の提示等を行って、遊技者の利益状態の継続を支援する演出を行う（いわゆる「アシストタイム（ＡＴ）」等）。

上述したような、ディスプレイ部１８１、照明部１８２、及びスピーカ部１８３によってなされる演出は、コンピュータプログラムとしてＲＯＭ１２３等に記憶されており、ＣＰＵ１２１によって、適宜、ＲＡＭ１２２等へ呼び出され実行されることにより実現される。

なお、サブ制御基板１２における演出用の制御は、遊技機の演出に関する規則や規格等の制約を受けることはなく、このため、遊技機は、サブ制御基板１２によって比較的自由な演出処理が可能となっている。

次に、メイン制御基板１１の入出力系統について説明する。図１に示すように、まず、メイン制御基板１１は、入出力部１１５を介して、ＢＥＴボタン１５１（１ＢＥＴボタン及びＭＡＸＢＥＴボタンを含む）、清算ボタン１５２、スタートレバー１５３、第１回転リール停止ボタン１５４、第２回転リール停止ボタン１５５、第３回転リール停止ボタン１５６の押下を読み出し可能に構成されている。

また、メイン制御基板１１には、入出力部１１５を介して、ステータス表示部１６のウエイトＬＥＤ１６１、投入可能ＬＥＤ１６２、再遊技ＬＥＤ１６３、スタートＬＥＤ１６４、投入枚数７セグＬＥＤ１６５、払出枚数７セグＬＥＤ１６６、貯留メダル数７セグＬＥＤ１６７が接続されており、各種ＬＥＤの点灯制御、各表示器に出力するべき数字の表示制御を行うように構成されている。

また、セレクター部１５７は、図示しない投入センサとソレノイドとを含み、メダル投入口（図１において不図示）に設けられている投入センサからの信号を入出力部１１５介して読み出し、投入されたメダルの枚数のカウント及び投入されたメダルの真贋等のチェックを行う。
また、セレクター部１５７のソレノイドは、例えば、規定枚数のメダルが投入されたとき、或いは、スタートレバー１５３が操作されたとき、メダルを投入しても、メダルが返却されるように作動してメダルが投入されないように機能する。

電源ボックス１７の設定キー１７１は、遊技中の抽せんにおける抽せんテーブルの各役の入賞確率に段階を設けて、設定毎の出玉率を変更する機能を有する。入賞確率の設定は、一例として６段階の設定が可能となっている。メイン制御基板１１は、入出力部１１５を介して設定キー１７１によって設定された設定値を管理することが可能となっている。より具体的には、設定キーをＯＮにすることでメイン制御基板が設定変更可能モードとなり、セレクトスイッチが押下されることによりメイン制御基板に押下された信号が行って、メイン制御基板において管理されている設定値がインクリメント／デクリメントされる。電源ボックス１７のセレクトスイッチ１７２は、設定キー１７１によって設定可能（設定ＯＮ）状態にした場合に設定値を順送り（又は逆送り）に変更するためのスイッチであり、設定不可（ＯＦＦ）状態には、遊技機にエラー等が発生した場合にメイン制御基板１１のＣＰＵ１１１等の初期化を行うことができる。電源スイッチ１７３は、遊技機に電力を供給するためものである。

回転リールユニット１３は、第１回転リール、第２回転リール、及び第３回転リール（以上、図１において不図示）をそれぞれ回転させるためのステッピングモータを備えた第１回転リール駆動部１３１、第２回転リール駆動部１３２、第３回転リール駆動部１３３を有し、各回転リールを独立して回転及び／又は停止するよう制御可能である。また、各回転リールの回転中の位置を検出するための第１回転リール位置センサ１３４、第２回転リール位置センサ１３５及び第３回転リール位置センサ１３６、並びに、それぞれのセンサに対応するインデックス（図１において不図示）が設けられている。

例えば、回転中の第１回転リールの所定の位置を第１回転リール位置センサ１３４で検出し、第１回転リール位置センサ１３４により検出した第１回転リールの所定の位置（インデックスの位置）からステッピングモータを駆動したパルス数をカウントすることにより、第１回リールの位置情報を取得ことができる。同様に、第２回転リール及び第３回転リールについても、第２回転リール位置センサ１３５及び第３回転リール位置センサ１３６によりそれぞれの回転リールの位置情報を得ることができる。

このようにして、後述する抽せん処理の結果に基づく図柄の表示を制御することができる。

ホッパーユニット１４は、入賞時にメダルを払い出すためのものであり、図示しないがホッパー駆動部と払出しセンサによって所定の枚数のメダルが払い出される。

この他、外部中継端子（図１において不図示）が設けられ、メイン制御基板１１と外部に設けられている遊技データを表示するためのデータランプ（図１において不図示）とを接続する。外部中継端子は、メイン制御基板１１からの信号をデータランプへ送信するための端子としての機能を果たす。

また、本発明の実施に必要なプログラムないしソフトウェアは、通常、ＲＯＭ１１３、１２３等のメモリにインストールないし格納され、プログラムないしソフトウェアの実行時には、必要に応じてＲＡＭ１１２、１２２等のメモリにその全部又は一部のソフトウェアモジュールとして読み出され、ＣＰＵ１１１、１２１において演算実行される。

なお、演算実行は必ずＣＰＵ等の中央処理部で行われる必要はなく、図示しないディジタルシグナルプロセッサ（ＤＳＰ）等の補助演算装置を採用することもできる。

［抽せん処理］
遊技機における抽せん処理は、一例として、スタートレバーの操作時にメイン制御基板１１のＲＯＭ１１３に格納されているプログラム及びテーブルに基づいて実行される。ＲＯＭ１１３には、抽せん処理プログラムの他、入賞確率テーブル、 シンボルテーブルおよび入賞シンボル組合せテーブル等が格納されている。入賞確率テーブルは、乱数発生部（不図示）で発生させる乱数を区分して、各種入賞及び「入賞なし（外れ）」に対応付けられて記憶している。発生させた乱数データと入賞率テーブル等とを参照することにより遊技に対する各種入賞あるいは外れが決定される。

このとき、抽せん処理の結果が外れの場合は、所定の図柄が揃わないように制御されたり、逆に、抽せん処理の結果が入賞の場合は、停止ボタンが所定のタイミングで押下されることなどを条件に所定の図柄が揃うように制御されたりする場合もある。そして、各種入賞後、所定の図柄が揃えば入賞図柄に相当するメダルが払い出される。

次に、図２〜図４のブロック図を参照しながら、本発明の一実施形態における遊技機の機能及び動作等を説明する。

図２は、本発明の一実施形態に係る遊技機の機能ブロック図である。図２において、メイン制御基板２１とサブ制御基板２２とは、サブ制御ハーネス（典型的には、周辺データ線、周辺停電予告信号線、及び１本か２本のＧＮＤ線からなる３ピン構成ないし４ピン構成のシリアル通信線）を介して接続されている。不正行為が行われるのは、多くはサブ制御ハーネスのうちの周辺データ線に対してであり、図２においては、代表的にこれを２９９として表している。

図２において、メイン制御基板２１のシステムチップ２１１におけるシリアルＩ／Ｏ（同図のＳＩＯ）のチャネルＡ及びチャネルＢから汎用ロジックＩＣ２１２及び２１３をそれぞれ介してメイン制御基板２１内の排他的論理和（以下、ＸＯＲ）回路２１４へ入力される。
なお、システムチップ２１１は、ＣＰＵ、メモリ、Ｉ／Ｏポート等の入出力部を含むＳｏＣ（System-on-a-chip）ないしワンチップマイコンである。
本発明は、これに限定されるものではないが、汎用ロジックＩＣ２１２及び２１３には、ＶＨＣ１４やＶＨＣ５４１等を採用することができる。

そして、システムチップ２１１におけるシリアルＩ／ＯのチャネルＡから汎用ロジックＩＣ２１２を介して出力される信号線がサブ制御ハーネスの周辺データ線２９９に接続される。周辺データ線２９９は、サブ制御基板２２内の汎用ロジックＩＣ２２２に接続されてマイコン２２１のシリアルＩ／Ｏ（同図のＩＳＯ）のチャネルＡへ接続される。

一方で、メイン制御基板２１内のＸＯＲ回路２１４の出力は、システムチップ２１１の汎用入出力端子（同図において、ＧＰＩＯ）に接続される。

ここで、メイン制御基板２１のシステムチップ２１１におけるシリアルＩ／ＯのチャネルＡ及びチャネルＢからは常に同じ信号（一方が高レベル（１）であれば、他方も高レベル（１）。一方が低レベル（０）であれば、他方も低レベル（０））が出力されるようにシステムチップ２１１において制御される。

なお、本発明はこれに限定されるものではないが、システムチップには、エルイーテック社製Ｖ４又はＶ５（商品名）、或いは、ジャパン・アイディー社製ＩＤＮＡＣ（商品名）等のシステムチップないし専用マイコンを採用することができる。

以上のように接続すると、システムチップ２１１のチャネルＡのみならず、チャネルＢからも同時に同じ信号が出力されるように制御され、正常動作時には、ＸＯＲ回路２１４の出力は常に「０」となる。逆に、ＸＯＲ回路２１４への入力が異なる場合には常に「１」となる。これは、下表に示す排他的論理和の真理値表の示す通りである。

これを信号線に対する電圧の高低に対応付けると、「１」を高電圧とし、「０」を低電圧とする（或いは、「０」を高電圧とし、「１」を低電圧とする）ことができる。

次に、図３に示すように、サブ制御ハーネスの周辺データ線２９９に対し、不正基板３１から出力される不正線３１１を接続ないし接触させて不正信号を送信しようとすると、すなわち、周辺データ線２９９の電圧レベルが高い時に、不正線３１１を介する不正基板３１によって強制的に周辺データ線２９９の電圧レベルを下げた場合には、ＸＯＲ回路２１４への入力（汎用ロジックＩＣ２１２を介したチャネルＡからの入力）も電圧が下がることとなる。一方で、汎用ロジックＩＣ２１３を介したチャネルＢからの入力電圧は高レベルであるから、ＸＯＲ２１４の出力は「１」となり、システムチップ２１１の汎用入出力端子でこれを検出できる。

同様に、周辺データ線２９９の電圧レベルが低い時に、不正線３１１を介する不正基板３１によって強制的に周辺データ線２９９の電圧レベルを上げた場合には、ＸＯＲ回路２１４への入力（汎用ロジックＩＣ２１２を介したチャネルＡからの入力）も電圧が上がることとなる。一方で、汎用ロジックＩＣ２１３を介したチャネルＢからの入力電圧は低レベルであるから、やはり、ＸＯＲ２１４の出力は「１」となり、システムチップ２１１の汎用入出力端子でこれを検出できる。

このようにして、高電圧レベルを「１」に対応付け、低電圧レベルを「０」に対応付けた場合に、メイン制御基板２１内のＸＯＲ回路からの出力が「１」の場合には、サブ制御ハーネスに対する不正信号送信があったものと判断することができる。

図４は、本発明の他の実施形態に係る遊技機の機能ブロックである。図２及び図３に示した遊技機では、システムチップ２１１におけるシリアルＩ／ＯのチャネルＡ及びチャネルＢから出力される信号を常に同じ（同一レベル）に制御することによって、正常時のＸＯＲ回路２１４への入力が同じになるように実施したが、図４における遊技機では、システムチップ２１１におけるシリアルＩ／ＯのチャネルＡからの出力信号を分岐させて汎用ロジックＩＣ２１２及び２１３へ入力し、汎用ロジックＩＣ２１２及び２１３からの出力をＸＯＲ回路２１４へ入力するように構成されている。

このように構成すれば、システムチップ２１１におけるシリアルＩ／ＯのチャネルＢから出力される信号を同チャネルＡから出力される信号と同じになるように制御する必要はなくなり、より簡便な構成で本発明を実施することができる。

ここまで、本発明の基本的な動作原理を説明したが、本発明は、サブ制御ハーネスを介してメイン制御基板からサブ制御基板へ送信される一連の信号に対して適用できる。図５（Ａ）にメイン制御基板とサブ制御基板との間のフレーム単位の通信形態例を示し、図５（Ｂ）１フレームあたりのデータ構成例を示す。

メイン制御基板は、サブ制御基板に対して各種のコマンドを送信する。なお、通常、メイン制御基板とサブ制御基板との通信は、メイン制御基板からサブ制御基板への一方向のみの通信であり、典型的には、調歩同期式シリアル通信により行われる。

そして、調歩同期式シリアル通信では、メイン制御基板及びサブ制御基板は、事前に同一の通信速度が設定されており、一例として、メイン制御基板とサブ制御基板との間では、図５（Ａ）に示すようなフレーム単位での通信が行われる。また、図５（Ｂ）に示すように、１フレームは、典型的には、スタートビットと、データビット０からデータビット７までの８ビットのコマンド又はデータと、パリティービットと、ストップビットとから構成される。図５に示す実施例では、１バイトの通信に１フレームを要することとなる。

更に、図５（Ａ）に示すように、コマンドを１フレームで構成する場合について説明する。この場合の１フレームの通信時間はＴｃとされ、このＴｃは、通信速度（例えば、９６００ｂｐｓ）によって決定される。また、各フレーム間の時間間隔（非通信時間）をそれぞれＴ１、Ｔ２、Ｔ３とすると、Ｔ１〜Ｔ３は同じ長さではなく、かつ、Ｔ１〜Ｔ３の長さは、Ｔｃよりもずっと長くなることが多い。しかしながら、本発明では、Ｔ１〜Ｔ３がＴｃよりも十分長くなってしまったとしても、無通信時間であるＴ１〜Ｔ３の間に不正な信号送信等があった場合には確実に検出可能であるし、さらに、１フレームのコマンド通信時間（Ｔｃ）中に信号が改ざんされたとしても、本発明であれば直ちに検出可能である。

ここで、送信されるコマンドの一部を下表に例示する。

上表によれば、コマンドは、例示的に１６進数２バイト長で表現される。また、中欄には対応するコマンドの内容が説明され、右欄にはコマンド送信タイミングが説明されている。なお、典型的な不正信号は、上表のうちの停止位置（0x45-0x59）のついての不正信号である。すなわち、ＡＴやＡＲＴの開始や継続の契機となる図柄に対応する停止位置についての信号（0x45〜0x59）が不正に作り出されてサブ制御ハーネスを介してサブ制御基板に送信されると、ＡＴやＡＲＴが不正に開始もしくは継続されてしまう。

また、本発明に係る遊技機及び不正行為防止プログラムでは、ノイズと不正による信号とを区別して処理することができる。図６（Ａ）に示すように、通常、ノイズが発生した場合の電圧波形は、波形の時間幅Ｔ４が短く、図６（Ｂ）に示されるようなコマンドのフレーム構成する１ビットに対応する信号波形の時間幅Ｔ５よりも十分に短い。
従って、メイン制御基板での信号検出に際しては、上記時間幅Ｔ５を十分にサンプリング可能な時間間隔であってＴ４よりも長い時間間隔で信号検出することにより、仮にノイズが発生して上述のチャネルＡあるいはチャネルＢに混入したとしても、適切にノイズを除去できる。換言すると、誤ってノイズを不正信号として検出してしまうことがない。

次に、図７〜図９のフローチャートを用いて、本発明の一実施形態における遊技機の処理手順を説明する。図７は、本発明の一実施形態に係る遊技機におけるメイン制御基板からの送信処理手順を示すフローチャートであり、図８は、本発明の一実施形態に係る遊技機におけるサブ制御基板での受信処理手順を示すフローチャートであり、図９は、本発明の一実施形態に係る遊技機におけるメイン制御基板での信号チェック処理手順を示すフローチャートである。

これらの処理フローは、遊技機の電源投入後にメイン制御基板１１及び／又はサブ制御基板１２のＲＯＭに格納されたプログラムが適宜ＲＡＭ等の作業領域に読み込まれて実行されることにより実施される。

（コマンド送信時処理：メイン制御基板）
図７において処理を開始すると（ステップＳ７０１）、ステップＳ７０２に進み、電源投入とともに遊技機の初期化処理が行われる。

次に、ステップＳ７０３に進み、メイン制御基板のＣＰＵ１１１においてタイマ割込みが発生しているかどうかが判断され、割込みが発生していない場合（ステップＳ７０３において、Ｎｏ）には再度ステップＳ７０３へ復帰するが、割込みが発生している場合（ステップＳ７０３において、Ｙｅｓ）には、ステップＳ７０４へ進み、送出すべきコマンドがあるかどうかが判断される。送出すべきコマンドがない場合（ステップＳ７０４において、Ｎｏ）には、次の割込みタイミングを待つべくステップＳ７０３へ復帰する場、送出すべきコマンドがある場合（ステップＳ７０４において、Ｙｅｓ）には、ステップＳ７０５へ進み、コマンドの送出処理を開始すると同時に、送信ビットごとにシステムチップ２１１におけるシリアルＩ／ＯのチャネルＡ及びチャネルＢから送出される信号の排他的論理和をＸＯＲ回路２１４で取り、汎用入出力端子（ＧＰＩＯ）へ送信する。

次に、ステップＳ７０６へ進み、一例として、閉店などに伴う遊技機の電源オフかどうかが判断され（遊技機の電源がオフされない限り、図７の処理フローは繰り返される）、Ｙｅｓの場合は図７に示したフローとしての処理を終了する（ステップＳ７０７）が、Ｎｏの場合は次のタイマ割込みを待つべくステップＳ７０３へ復帰する。

（コマンド受信時処理：サブ制御基板）
図８において処理を開始すると（ステップＳ８０１）、ステップＳ８０２へ進み、メイン制御基板からのデータが送信されてきたかどうかが判断され、データ受信がない場合（ステップＳ８０２において、Ｎｏ）には、再びステップＳ８０２へ復帰する（いわゆる受信データ待ち状態）が、データ受信があった場合（ステップＳ８０２において、Ｙｅｓ）には、ステップＳ８０３へ進み、受信したデータがコマンドであるかどうかが判断される。コマンドでない場合（ステップＳ８０３において、Ｎｏ）は通信エラーであると判断し、ステップＳ８０４へ進み、通信エラー処理が行われる。

一方、受信したデータがコマンドである場合（ステップＳ８０３において、Ｙｅｓ）には、ステップＳ８０５へ進み、コマンドに応じた処理（サブ制御基板での演出処理等）を行って１コマンドの処理としては終了する（ステップＳ８０６）。なお、通信エラー処理（ステップＳ８０４）に際し、エラー通報等を行い、必要に応じて遊技機の電源を遮断することもできる。
このほか、図８に示したフローは、閉店等に伴う遊技機の終了に伴う電源オフ等（不図示）によって、処理を終了する。

（信号チェック処理：メイン制御基板）
図９に示したフローは、メイン制御基板における送信信号のチェックフローである。図９に示したチェックフローは、典型的には、遊技機が稼働している間、常時実施されるが、本発明はこれに限定されるものではなく、図７のステップＳ７０５におけるコマンド送出時にのみ作動させることも可能である。また、図９に示すチェックフローは、メイン制御基板内でのチェック処理であるにも関わらず、サブ制御ハーネスへの不正信号送信があった場合には、直ちに不正を検出することができる。

図９において処理を開始すると（ステップＳ９０１）、ステップＳ９０２へ進み、遊技機の電源オフなどの強制終了かどうかが判断される。ステップＳ９０２で強制終了（Ｙｅｓ）の場合は処理を終了する（ステップＳ９０６）が、強制終了でない（Ｎｏ）場合は、ステップＳ９０３に進み、システムチップ２１１の汎用入出力端子（ＧＰＩＯ）で検出された値（信号）は正常かどうかが判断される。上述した前提であれば、ＸＯＲ回路の出力は正常時には常に「０」であり、異常時（不正信号により電圧レベル等が強制的に変えられた場合）には「１」となるので、この値のチェックがシステムチップ２１１でなされる。

なお、ＸＯＲ回路の入力端子（２系統）には、常時電圧がかかっている状態で、システムチップ２１１が定期的にＧＰＩＯの値をチェックすることになる。チェックするタイミングは、理想的には通信速度に応じて決められる。例えば、通信速度が９６００ｂｐｓである場合には、１／９６００秒の２分の１の時間間隔（５０μＳ程度。周期にして２０ｋＨｚ程度）でチェックすることが望ましい。しかしながら、チップの処理速度や負荷の問題で、このレベルの周期でのチェックが難しい場合には、チップの性能に応じてより長い時間間隔でＧＰＩＯの出力値を検査することとし、異常が見つかった場合には一定時間（例えば、１秒程度）異常を報知するロジックＩＣを介することで前段の理想的な作動環境に代替可能である。

具体的な一例として、システムチップの処理能力が十分でない場合は、１．５ｍｓ程度の間隔でＧＰＩＯの出力値を検査し、異常が見つかった場合には、汎用ＩＣである７４ＨＣ１２３等のモノステーブル・マルチバイブレータを使用して一定時間異常を報知するように実装する。異常発見時の報知時間の長さはマルチバイブレータ回路の抵抗及びコンデンサによって調整可能である。

図９のフローに戻り、ＧＰＩＯの出力値が異常であった場合（ステップＳ９０３において、Ｎｏ）には、ステップＳ９０５へ進みエラー報知等のエラー処理を行う。必要に応じて、遊技機の電源を遮断する等しても良い。

一方、正常であった場合（ステップＳ９０３において、Ｙｅｓ）には、ステップＳ９０４へ進み、次のタイミングで判断すべく時間待ち処理が行われ（どの程度の時間間隔を設けるかは、上述した通りである）、ステップＳ９０２へ復帰して次のタイミングでのチェックが行われる。

以上、具体例に基づき、本発明に係る遊技機及び不正行為防止プログラムを説明したが、本発明の実施形態としては、遊技機を実施するための方法又はプログラムの他、プログラムが記録された記憶媒体（一例として、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、ハードディスク、メモリカード）等としての実施態様をとることも可能である。

また、プログラムの実装形態としては、コンパイラによってコンパイルされるオブジェクトコード、インタプリタにより実行されるプログラムコード等のアプリケーションプログラムに限定されることはなく、オペレーティングシステムに組み込まれるプログラムモジュール等の形態であっても良い。

さらに、プログラムは、必ずしも制御基板上のＣＰＵにおいてのみ、全ての処理が実施される必要はなく、必要に応じて基板に付加された拡張ボードや拡張ユニットに実装された別の処理ユニット（ＤＳＰ等）によってその一部又は全部が実施される構成とすることもできる。

本明細書（特許請求の範囲、要約、及び図面を含む）に記載された構成要件の全て及び／又は開示された全ての方法又は処理の全てのステップについては、これらの特徴が相互に排他的である組合せを除き、任意の組合せで組み合わせることができる。

また、本明細書（特許請求の範囲、要約、及び図面を含む）に記載された特徴の各々は、明示的に否定されない限り、同一の目的、同等の目的、または類似する目的のために働く代替の特徴に置換することができる。したがって、明示的に否定されない限り、開示された特徴の各々は、包括的な一連の同一又は均等となる特徴の一例にすぎない。

さらに、本発明は、上述した実施形態のいずれの具体的構成にも制限されるものではない。本発明は、本明細書（特許請求の範囲、要約、及び図面を含む）に記載された全ての新規な特徴又はそれらの組合せ、あるいは記載された全ての新規な方法又は処理のステップ、又はそれらの組合せに拡張することができる。

１１ メイン制御基板
１２ サブ制御基板
１３ 回転リールユニット
１４ ホッパーユニット
１７ 電源部
１３１ 第１回転リール駆動部
１３２ 第２回転リール駆動部
１３３ 第３回転リール駆動部
１３４ 第１回転リール位置センサ
１３５ 第２回転リール位置センサ
１３６ 第３回転リール位置センサ
１５４ 第１回転リール停止ボタン
１５５ 第２回転リール停止ボタン
１５６ 第３回転リール停止ボタン

Claims (8)

1. サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機であって、
   前記メイン制御基板は、システムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記メイン制御基板の前記システムチップによって前記信号線と同一の信号を出力するように制御された前記システムチップの前記入力端子上の他のチャネルから出力される信号線とを入力とする排他的論理和回路を備え、
   前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップにより前記サブ制御ハーネスへの不正信号を検出することを特徴とする遊技機。
2. 前記不正信号の検出は、ノイズ波形の時間幅よりも長い時間間隔で検出されることを特徴とする請求項１に記載の遊技機。
3. サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機であって、
   前記メイン制御基板は、システムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記チャネルから出力される信号線から分岐され、前記信号線とは異なる他の信号線とを入力とする排他的論理和回路を備え、
   前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップにより前記サブ制御ハーネスへの不正信号を検出することを特徴とする遊技機。
4. 前記不正信号の検出は、ノイズ波形の時間幅よりも長い時間間隔で検出されることを特徴とする請求項３に記載の遊技機。
5. サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機に実行させるための不正行為防止処理プログラムであって、前記遊技機に、
   前記メイン制御基板のシステムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記メイン制御基板の前記システムチップによって前記信号線と同一の信号を出力するように制御された前記システムチップの前記入力端子上の他のチャネルから出力される信号線とを前記メイン制御基板内の排他的論理和回路への入力とした場合に、前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップに前記サブ制御ハーネスへの不正信号を検出させるステップを実行させることを特徴とするプログラム。
6. 前記不正信号の検出は、ノイズ波形の時間幅よりも長い時間間隔で検出されることを特徴とする請求項５に記載のプログラム。
7. サブ制御ハーネスを介して接続されるメイン制御基板とサブ制御基板とを有する遊技機に実行させるための不正行為防止処理プログラムであって、前記遊技機に、
   前記メイン制御基板のシステムチップの入出力端子上のチャネルから出力され、前記サブ制御ハーネスへ接続される信号線と、前記チャネルから出力される信号線から分岐され、前記信号線とは異なる他の信号線とを前記メイン制御基板内の排他的論理和回路への入力とした場合に、前記排他的論理和回路の出力に基づいて、前記メイン制御基板の前記システムチップに前記サブ制御ハーネスへの不正信号を検出させるステップを実行させることを特徴とするプログラム。
8. 前記不正信号の検出は、ノイズ波形の時間幅よりも長い時間間隔で検出されることを特徴とする請求項７に記載のプログラム。

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