JP2015038918A - 基板の製造方法 - Google Patents

Abstract

【課題】反射防止膜の形成や露光マスクの変更等を行わなくても、感光性のレジスト層を適正にパターニングすることのできる基板の製造方法を提供すること。【解決手段】レジスト層形成工程で形成した感光性のレジスト層１１８をフォトリソグラフィー工程で露光および現像を行うにあたって、レジスト層１１８のうち、段差の低所部分１１５ａと重なる部分の第１厚さｄ11は、厚いので、定在波効果の極小値に相当する厚さに設定する。これに対して、段差の高所部分１１５ｂと重なる部分の第２厚さｄ12は薄いので、定在波効果の極大値に相当する厚さに設定する。このため、バルク効果による寸法変動と定在波効果による寸法変動とが互いに相殺しようとする。それ故、現像後のレジスト層１１８（レジストマスク１１９）は、低所部分１１５ａと重なる部分の幅寸法が高所部分１１５ｂと重なる部分の幅寸法と同等である。【選択図】図１

Description

本発明は、フォトリソグラフィー技術を利用した基板の製造方法に関するものである。

液晶装置等の電気光学装置や半導体装置の製造工程では、フォトリソグラフィー技術が多用される。例えば、図８（ａ）に示すように、基板１１０の一方面に形成した導電膜１１６をパターニングして電極１１７（図８（ｄ）参照）を形成する場合、基板１１０の一方面に感光性のレジスト層１１８を形成した後、レジスト層１１８に露光および現像を行ってレジスト層１１８をパターニングし、図８（ｃ）に示すレジストマスク１１９を形成する。そして、レジストマスク１１９から露出している導電膜１１６をエッチングにより除去し、図８（ｄ）に示す電極１１７を形成する。

しかしながら、導電膜１１６の下層側の複数個所に電極１１１等が形成されている場合、電極１１１の上層側全体に絶縁膜１１２を形成しても、導電膜１１６の表面には段差が発生する。このため、レジスト層１１８は、段差の低所部分１１５ａと重なる部分において第１厚さｄ21を有し、段差の高所部分１１５ｂと重なる部分において第２厚さｄ22（ｄ22＜ｄ21）を有することになる。ここで、レジスト層１１８の厚さと、レジスト層１１８をパターニングした後の寸法（レジストマスク１１９の寸法）とは、図８（ｂ）を示す関係を有しており、レジスト層１１８自体の光吸収による寸法変動（バルク効果：一点鎖線Ｌ１で示す効果）と、レジスト層１１８内部での多重干渉による寸法変動（定在波効果：実線Ｌ２で示す効果）の影響を受ける。このため、図８（ｃ）に示すように、低所部分１１５ａでは、レジスト層１１８が厚いので、レジストマスク１１９の幅寸法Ｗ21が大となる。これに対して、高所部分１１５ｂでは、レジスト層１１８が薄いので、レジストマスク１１９の幅寸法Ｗ22が小となる。それ故、図８（ｄ）に示すように、電極１１７にも、幅寸法がＷ21の部分と、幅寸法がＷ22の部分とが発生する。

かかる定在波効果の影響を緩和するために、反射防止膜を形成する方法が提案されている（特許文献１参照）。また、近接場露光において、光の強度分布を考慮して、定在波の節と露光マスクとの距離を設定する技術が提案されている（特許文献２参照）。

特開平８−４５９０１号公報 特開２００６−１９４４６号公報

しかしながら、特許文献１に記載の技術は、電気光学装置に用いる基板のように、反射防止膜を形成できない場合には適用することができない。また、特許文献２に記載の構成では、露光条件や露光装置の構成等を変更する必要がある。

以上の問題点に鑑みて、本発明の課題は、反射防止膜の形成や露光マスクの変更等を行わなくても、感光性のレジスト層を適正にパターニングすることのできる基板の製造方法を提供することにある。

本発明に係る基板の製造方法の一態様では、基板の一方面に段差を形成する段差形成工程と、前記基板の一方面に感光性のレジスト層を形成するレジスト層形成工程と、前記レジスト層に露光および現像を行って前記レジスト層をパターニングするフォトリソグラフィー工程と、を有し、前記レジスト層は、前記段差の低所部分と重なる部分において第１厚さを有し、前記段差の高所部分と重なる部分において第２厚さを有し、前記第１厚さは、前記フォトリソグラフィー工程での露光の際のレジスト層厚さとパターニング後の寸法との関係において定在波効果によって前記寸法が減少するレジスト層厚さに設定され、前記第２厚さは、前記定在波効果によって前記寸法が増大するレジスト層厚さに設定されていることを特徴とする。

本発明の一態様では、定在波効果が一定の周期をもっていることを逆に利用し、レジスト層において、段差の低所部分で厚く形成されている部分の第１厚さを定在波効果によって寸法が減少するレジスト層厚さに設定し、段差の高所部分で薄く形成されている部分の第２厚さを定在波効果によって寸法が増大するレジスト層厚さに設定してある。このため、バルク効果による寸法変動と定在波効果による寸法変動とが互いに相殺しようとする。従って、反射防止膜の形成や露光条件の変更等を行わなくても、感光性のレジスト層を適正にパターニングすることができる。

本発明の一態様において、前記第１厚さは、前記定在波効果の極小値に相当するレジスト層厚さに設定され、前記第２厚さは、前記定在波効果の極大値に相当するレジスト層厚さに設定されていることが好ましい。かかる構成によれば、バルク効果による寸法変動を最大限利用することができる。

本発明の一態様において、前記フォトリソグラフィー工程では、波長が３６５ｎｍの光によって露光を行う構成を採用することができる。

本発明の一態様は、前記フォトリソグラフィー工程によってパターニングされた後の前記レジスト層は、１μｍから２μｍの幅寸法をもって延在する線状部を有する場合に適用すると効果的である。すなわち、１μｍから２μｍの幅寸法をもって延在する線状部を構成する場合、バルク効果による寸法変動や定在波効果による寸法変動を無視できなくなるが、本発明によれば、バルク効果による寸法変動や定在波効果による寸法変動を無視できるまで低減することができる。

本発明の一態様において、前記フォトリソグラフィー工程によってパターニングされた後の前記レジスト層は、例えば、前記レジスト層の下層に形成された導電膜をエッチングによりパターニングするパターニング工程で用いるレジストマスクである。

本発明の一態様は、前記パターニング工程では、前記導電膜を電気光学装置において表示光が出射される画素の端部に沿って延在するようにパターニングする場合に適用すると効果的である。電気光学装置において、画素に沿って延在する導電膜に幅寸法の変動が発生すると、表示光を出射できる領域が狭くなり、表示光量が低下するが、本発明によれば、かかる表示光の低下を抑制することができる。

本発明を適用した基板の製造方法の一例を示す説明図である。 本発明が適用された電気光学装置の液晶パネルの一例を示す説明図である。 本発明が適用された電気光学装置の素子基板の電気的構成の一例を示す説明図である。 本発明が適用された電気光学装置の画素の一例を示す説明図である。 本発明が適用された電気光学装置の素子基板において画素スイッチング素子を構成する膜等の一例を示す説明図である。 本発明が適用された電気光学装置の素子基板において保持容量を構成する膜等の一例を示す説明図である。 本発明が適用された電気光学装置の素子基板において、第１容量電極層より上層側に形成された膜の一例を示す説明図である。 本発明の比較例に係る基板の製造方法の一例を示す説明図である。

以下、本発明の実施の形態を説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

［基板の製造方法］
（各工程の説明）
図１は、本発明を適用した基板の製造方法の一例を示す説明図であり、図１（ａ）、（ｂ）、（ｃ）、（ｄ）は、フォトリソグラフィー工程等の説明図、レジスト層の厚さと寸法との関係を示す説明図、レジストマスクの平面的な形状を示す説明図、および配線の平面的な形状を示す説明図である。

液晶装置等の電気光学装置や半導体装置等の製造工程においては、図１（ａ）に示す基板１１０の一方面に形成した導電膜１１６をパターニングして、図１（ｄ）に示す電極１１７を形成することがある。このような工程において、本形態では、以下に説明する段差形成工程、レジスト層形成工程、フォトリソグラフィー工程、およびパターニング工程を行う。ここで、電極１１７は、１μｍ〜２μｍの幅寸法をもって直線的に延在している。

本形態では、まず、段差形成工程において、図１（ａ）に示すように、基板１１０の一方面の複数個所に電極１１１を形成した後、電極１１１の上層側全体に絶縁膜１１２を形成する。次に、絶縁膜１１２の上層に導電膜１１６を形成する。その結果、導電膜１１６の表面には、電極１１１の有無に起因する段差が形成される。すなわち、導電膜１１６の表面において、電極１１１が形成されていない個所は低所部分１１５ａとなり、電極１１１が形成されている個所は高所部分１１５ｂとなる。

次に、レジスト層形成工程では、スピンコート等によって基板１１０の一方面（導電膜１１６の上層）に感光性のレジストを塗布し、レジスト層１１８を形成する。その結果、表面が平坦にレベリングされたレジスト層１１８が形成される。このため、レジスト層１１８は、段差の低所部分１１５ａと重なる部分において第１厚さｄ11を有し、段差の高所部分１１５ｂと重なる部分において第２厚さｄ12（ｄ12＜ｄ11）を有することになる。ここで、第１厚さｄ11と第２厚さｄ12との差Δｄは、導電膜１１６の表面に形成されている高低差に相当し、かかる差Δｄは電極１１１の厚さに等しい。

次に、フォトリソグラフィー工程では、露光マスクを介してレジスト層１１８に露光を行った後、現像を行い、レジスト層１１８をパターニングする。その結果、図１（ｃ）に示すように、低所部分１１５ａおよび高所部分１１５ｂの双方にわたって、１μｍ〜２μｍの幅寸法をもって直線的に延在するレジストマスク１１９が形成される。

ここで、レジスト層１１８がポジタイプのレジストからなる場合、露光マスクは、レジストマスク１１９に対応する領域に遮光部を備え、他の領域は透光部になっている。これに対して、レジスト層１１８がネガタイプのレジストからなる場合、露光マスクは、レジストマスク１１９に対応する領域に透光部を備え、他の領域は遮光部になっている。また、本形態では、フォトリソグラフィー工程において、例えば、波長が３６５ｎｍの光（ｉ線）によって露光を行う。

次に、パターニング工程では、レジストマスク１１９から露出している導電膜１１６をエッチングにより除去する。その結果、図１（ｄ）に示すように、低所部分１１５ａおよび高所部分１１５ｂの双方にわたって、１μｍ〜２μｍの幅寸法をもって直線的に延在する電極１１７が形成される。その結果、一方面に電極１１１、絶縁膜１１２および電極１１７が形成された基板１１０が得られる。

（レジスト層１１８の膜厚）
このような製造方法において、レジスト層１１８の厚さと、レジストマスク１１９の寸法（幅寸法）との間には、図１（ｂ）に示す関係がある。すなわち、フォトリソグラフィー工程において、レジスト層１１８を露光した際、レジストマスク１１９の寸法は、レジスト層１１８自体の光吸収による寸法変動（バルク効果：一点鎖線Ｌ１で示す効果）と、レジスト層１１８内部での多重干渉による寸法変動（定在波効果：実線Ｌ２で示す効果）の影響を受ける。

ここで、一点鎖線Ｌ１で示すバルク効果は、レジスト層１１８が厚くなる程、レジストマスク１１９の寸法が直線的に増大していく特徴を有している。これに対して、実線Ｌ２で示す定在波効果は、露光光の波長をλ、レジストの屈折率をｎとすると、２×（λ／４ｎ）の周期を有しており、レジストマスク１１９の寸法は、バルク効果と定在波効果とを加算した影響を受ける。

そこで、本形態では、レジスト層１１８のうち、段差の低所部分１１５ａと重なる部分の第１厚さｄ11は、厚いので、図１（ｂ）に示す定在波効果によって寸法が減少するレジスト層厚さに設定されている。また、レジスト層１１８のうち、段差の高所部分１１５ｂと重なる部分の第２厚さｄ12は薄いので、図１（ｂ）に示す定在波効果によって寸法が増大するレジスト層厚さに設定されている。

特に本形態では、レジスト層１１８のうち、段差の低所部分１１５ａと重なる部分の第１厚さｄ11は、図１（ｂ）に示す定在波効果の極小値に相当する厚さに設定され、段差の高所部分１１５ｂと重なる部分の第２厚さｄ12は、図１（ｂ）に示す定在波効果の極大値に相当する厚さに設定されている。かかる条件を満たすため、段差の高低差（差Δｄ）を、以下の式を満たすように設定されている。

２ｋ×（λ／４ｎ）＋（λ／４ｎ）
ｋ=正の整数
本形態において、第１厚さｄ11と第２厚さｄ12との差Δｄは、定在波効果の周期の１．５倍に設定されている。

かかる条件は、段差の高低差（Δｄ）を規定する電極１１１の膜厚、およびレジスト層１１８の厚さを適正することによって、実現することができる。

（本形態の効果）
以上説明したように、本形態では、レジスト層１１８のうち、段差の低所部分１１５ａと重なる部分の第１厚さｄ11は、厚いので、定在波効果によって寸法が減少するレジスト層厚さに設定されている。また、段差の高所部分１１５ｂと重なる部分の第２厚さｄ12は薄いので、図１（ｂ）に示す定在波効果によって寸法が増大するレジスト層厚さに設定されている。このため、バルク効果による寸法変動と定在波効果による寸法変動とが互いに相殺しようとする。従って、反射防止膜の形成や露光条件の変更等を行わなくても、感光性のレジスト層を適正にパターニングすることができる。

特に本形態では、レジスト層１１８のうち、段差の低所部分１１５ａと重なる部分の第１厚さｄ11は、図１（ｂ）に示す定在波効果の極小値に相当する厚さに設定され、段差の高所部分１１５ｂと重なる部分の第２厚さｄ12は、図１（ｂ）に示す定在波効果の極大値に相当する厚さに設定されている。このため、図１（ｃ）に示すように、レジストマスク１１９のうち、低所部分１１５ａと重なる部分の幅寸法がＷ0であり、高所部分１１５ｂと重なる部分の幅寸法もＷ0である。従って、レジストマスク１１９は、低所部分１１５ａおよび高所部分１１５ｂの双方において、一定の幅寸法Ｗ0をもって延在している。それ故、電極１１７も、レジストマスク１１９と同様、低所部分１１５ａおよび高所部分１１５ｂの双方において、一定の幅寸法Ｗ0をもって延在することになる。

［電気光学装置用基板の製造工程への適用例］
（電気光学装置の全体構成）
図２は、本発明が適用された電気光学装置の液晶パネルの一例を示す説明図であり、図２（ａ）には、液晶パネルを各構成要素と共に対向基板の側から見た平面構成が示され、図２（ｂ）には、そのＨ−Ｈ′断面が示されている。

図２（ａ）、（ｂ）に示すように、本形態の電気光学装置１００（液晶装置）に用いた液晶パネル１００ｐでは、素子基板１０（電気光学装置用基板）と対向基板２０とが所定の隙間を介してシール材１０７によって貼り合わされており、シール材１０７は対向基板２０の外縁に沿うように枠状に設けられている。シール材１０７は、光硬化性樹脂や熱硬化性樹脂等からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバーあるいはガラスビーズ等のギャップ材１０７ａが配合されている。液晶パネル１００ｐにおいて、素子基板１０と対向基板２０との間のうち、シール材１０７によって囲まれた領域内には電気光学層５０（液晶層）が設けられている。シール材１０７には、液晶注入口１０７ｃとして利用される途切れ部分が形成されており、かかる液晶注入口１０７ｃは、液晶材料の注入後、封止材１０７ｄによって封止されている。

かかる構成の液晶パネル１００ｐにおいて、素子基板１０および対向基板２０はいずれも四角形であり、素子基板１０は、Ｙ方向（第２方向）で対向する２つの辺１０ｅ、１０ｆ（端部）と、Ｘ方向（第１方向）で対向する２つの辺１０ｇ、１０ｈ（端部）とを備えている。液晶パネル１００ｐの略中央には、表示領域１０ａが四角形の領域として設けられており、かかる形状に対応して、シール材１０７も略四角形に設けられている。表示領域１０ａの外側は、四角枠状の外周領域１０ｃになっている。

素子基板１０において、外周領域１０ｃでは、素子基板１０においてＹ軸方向の一方側に位置する辺１０ｅに沿ってデータ線駆動回路１０１および複数の端子１０２が形成されており、この辺１０ｅに隣接する他の辺１０ｇ、１０ｈの各々に沿って走査線駆動回路１０４が形成されている。端子１０２には、フレキシブル配線基板（図示せず）が接続されており、素子基板１０には、フレキシブル配線基板を介して外部制御回路から各種電位や各種信号が入力される。

図４等を参照して詳しくは後述するが、素子基板１０の一方面１０ｓおよび他方面１０ｔのうち、対向基板２０と対向する一方面１０ｓの側には、表示領域１０ａに画素電極９ａや、図３等を参照して後述する画素スイッチング素子３０等がマトリクス状に配列されている。従って、表示領域１０ａは、画素電極９ａがマトリクス状に配列された画素電極配列領域１０ｐとして構成されている。かかる構成の素子基板１０において、画素電極９ａの電気光学層５０側には配向膜１６が形成されている。

素子基板１０の一方面１０ｓの側において、表示領域１０ａより外側の外周領域１０ｃのうち、表示領域１０ａとシール材１０７とに挟まれた四角枠状の周辺領域１０ｂには、画素電極９ａと同時形成されたダミー画素電極９ｂが形成されている。ダミー画素電極９ｂは、隣り合うダミー画素電極９ｂ同士が細幅の連結部（図示せず）で繋がっている。また、ダミー画素電極９ｂは、共通電位Ｖcomが印加されており、表示領域１０ａの外周側端部での液晶分子の配向の乱れを防止する。

対向基板２０の一方面２０ｓおよび他方面２０ｔのうち、素子基板１０と対向する一方面２０ｓの側には共通電極２１が形成されている。共通電極２１は、対向基板２０の全面あるいは複数の帯状電極として複数の画素１００ａに跨って形成されている。本形態において、共通電極２１は、対向基板２０の全面に形成されている。

対向基板２０の一方面２０ｓの側には、共通電極２１に対して電気光学層５０とは反対側に遮光層２９が形成され、共通電極２１に対して電気光学層５０の側には配向膜２６が形成されている。遮光層２９は、表示領域１０ａの外周縁に沿って延在する額縁部分２９ａとして形成されており、遮光層２９の内周縁によって表示領域１０ａが規定されている。また、遮光層２９は、隣り合う画素電極９ａにより挟まれた画素間領域に重なるブラックマトリクス部２９ｂとしても形成されている。額縁部分２９ａはダミー画素電極９ｂと重なる位置に形成されており、額縁部分２９ａの外周縁は、シール材１０７の内周縁との間に隙間を隔てた位置にある。従って、額縁部分２９ａとシール材１０７とは重なっていない。

また、対向基板２０の一方面２０ｓの側には、共通電極２１に対して電気光学層５０とは反対側に画素電極９ａと平面視で重なるマイクロレンズ２７が形成されることもある。かかるマイクロレンズ２７は、対向基板２０の一方面２０ｓに形成した半球状の凹部内に透光性材料２７０を充填することにより形成される。なお、対向基板２０においてマイクロレンズ２７と共通電極２１との間に保護層（図示せず）が形成されることもある。

液晶パネル１００ｐにおいて、シール材１０７より外側には、対向基板２０の一方面２０ｓの側の４つの角部分に基板間導通用電極２５が形成されており、素子基板１０の一方面１０ｓの側には、対向基板２０の４つの角部分（基板間導通用電極２５）と対向する位置に基板間導通用電極１９が形成されている。本形態において、基板間導通用電極２５は、共通電極２１の一部からなる。基板間導通用電極１９には、共通電位Ｖcomが印加されている。基板間導通用電極１９と基板間導通用電極２５との間には、導電粒子を含んだ基板間導通材１９ａが配置されており、対向基板２０の共通電極２１は、基板間導通用電極１９、基板間導通材１９ａおよび基板間導通用電極２５を介して、素子基板１０側と電気的に接続されている。このため、共通電極２１は、素子基板１０の側から共通電位Ｖcomが印加されている。シール材１０７は、略同一の幅寸法をもって対向基板２０の外周縁に沿って設けられているが、対向基板２０の角部分と重なる領域では基板間導通用電極１９、２５を避けて内側を通るように設けられている。

本形態において、電気光学装置１００は透過型の液晶装置であり、画素電極９ａおよび共通電極２１は、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜等の透光性導電膜により形成されている。かかる透過型の液晶装置（電気光学装置１００）では、例えば、対向基板２０の側から入射した光が素子基板１０の側から出射される間に変調されて画像を表示する。

電気光学装置１００は、モバイルコンピューター、携帯電話機等といった電子機器のカラー表示装置として用いることができ、この場合、対向基板２０には、カラーフィルター（図示せず）が形成される。また、電気光学装置１００は、電子ペーパーとして用いることもできる。また、電気光学装置１００では、使用する電気光学層５０の種類や、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が液晶パネル１００ｐに対して所定の向きに配置される。さらに、電気光学装置１００は、後述する投射型表示装置（液晶プロジェクター）において、ＲＧＢ用のライトバルブとして用いることができる。この場合、ＲＧＢ用の各電気光学装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、カラーフィルターは形成されない。

（素子基板１０の電気的構成）
図３は、本発明が適用された電気光学装置１００の素子基板１０の電気的構成の一例を示す説明図であり、図３（ａ）には、素子基板１０の回路や配線の平面的なレイアウトが示され、図３（ｂ）には、画素１００ａの電気的構成が示されている。なお、以下の説明において、端子１０２を介して素子基板１０に入力される信号名称と信号用の配線とは、同一のアルファベット記号を信号および配線Ｌの後に各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する信号用の配線について「クロック信号線ＬＣＬＸ」とする。また、以下の説明において、端子１０２を介して素子基板１０に入力される信号名称と信号用の端子とは、同一のアルファベット記号を信号および端子Ｔの後に各々付与する。例えば、信号名称である「クロック信号ＣＬＸ」に対して、対応する端子１０２については「端子ＴＣＬＸ」とする。

図３（ａ）、（ｂ）に示すように、電気光学装置１００において、素子基板１０の中央領域には複数の画素１００ａがマトリクス状に配列された画素電極配列領域１０ｐが設けられており、かかる画素電極配列領域１０ｐのうち、図２（ｂ）に示す額縁部分２９ａの内縁で囲まれた領域が表示領域１０ａである。素子基板１０では、画素電極配列領域１０ｐの内側に、Ｘ方向に延在する複数本の走査線３ａと、Ｙ方向に延在する複数本のデータ線６ａとが形成されており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、ＴＦＴ等からなる画素スイッチング素子３０（画素トランジスター）、および画素電極９ａが形成されている。画素スイッチング素子３０のソースにはデータ線６ａが電気的に接続され、画素スイッチング素子３０のゲートには走査線３ａが電気的に接続され、画素スイッチング素子３０のドレインには、画素電極９ａが電気的に接続されている。

素子基板１０において、画素電極配列領域１０ｐより外側の外周領域１０ｃには、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、基板間導通用電極１９、端子１０２等が構成されており、端子１０２から走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路１０３、および基板間導通用電極１９に向けて複数の配線１０５が延在している。サンプリング回路１０３は複数本のデータ線６ａと電気的に接続しており、走査線駆動回路１０４は、複数本の走査線３ａと電気的に接続している。

各画素１００ａにおいて、画素電極９ａは、図２を参照して説明した対向基板２０に形成された共通電極２１と電気光学層５０を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号の変動を防ぐために、液晶容量５０ａと並列に保持容量５５が付加されている。本形態では、保持容量５５を構成するために、複数の画素１００ａに跨って延びた容量線８ａが形成され、かかる容量線８ａには共通電位Ｖcomが印加されている。

なお、図３（ｂ）においては、容量線８ａが走査線３ａと並列して延在しているものとして表されているが、容量線８ａがデータ線６ａと並列して延在していてもよい。本形態では、容量線８ａがデータ線６ａと並列して延在する構成が採用されている。

素子基板１０の辺１０ｅに沿って設けられた端子１０２は、共通電位線用、走査線駆動回路用、画像信号用、およびデータ線駆動回路用の４つの用途に大きく分類される複数の端子群により構成されている。具体的には、端子１０２は、共通電位線ＬＶcom用として端子ＴＶcomを備え、走査線駆動回路１０４用として端子ＴＳＰＹ、端子ＴＶＳＳＹ、端子ＴＶＤＤＹ、端子ＴＣＬＹおよび端子ＴＣＬＹINVを備えている。また、端子１０２は、画像信号ＶＩＤ１〜ＶＩＤ６用として端子ＴＶＩＤ１〜ＴＶＩＤ６を備え、データ線駆動回路１０１用として、端子ＴＶＳＳＸ、端子ＴＳＰＸ、端子ＴＶＤＤＸ、端子ＴＣＬＸ、端子ＴＣＬＸINV、端子ＴＥＮＢ１〜ＴＥＮＢ４、および端子ＴＶＳＳＸを備えている。

データ線駆動回路１０１は、シフトレジスタ回路１０１ｃ、波形選択回路１０１ｂ、およびバッファー回路１０１ａを備えている。データ線駆動回路１０１において、シフトレジスタ回路１０１ｃは、外部制御回路から端子１０２（端子ＴＶＳＳＸ、ＴＶＤＤＸ）および配線１０５（配線ＬＶＳＳＸ、ＬＶＤＤＸ）を介して供給される負電源ＶＳＳＸおよび正電源ＶＤＤＸを電源として用い、外部制御回路から端子１０２（端子ＴＳＰＸ）および配線１０５（配線ＬＳＰＸ）を介して供給されるスタート信号ＳＰＸに基づいて転送動作を開始する。シフトレジスタ回路１０１ｃは、端子１０２（端子ＴＣＬＸ、ＴＣＬＸINV）、および配線１０５（配線ＬＣＬＸ、ＬＣＬＸINV）を介して供給されるクロック信号ＣＬＸおよび逆位相クロック信号ＣＬＸINVに基づき、転送信号を順次、所定タイミングで波形選択回路１０１ｂへ出力する。波形選択回路１０１ｂは、「イネーブル回路」とも称され、シフトレジスタ回路１０１ｃから順次出力される転送信号のパルス幅を、外部制御回路から端子１０２（端子ＴＥＮＢ１〜ＴＥＮＢ４）および配線１０５（配線ＬＥＮＢ１〜ＬＥＮＢ４）を介して供給されるイネーブル信号ＥＮＢ１〜ＥＮＢ４のパルス幅に制限することにより、後述のサンプリング回路１０３における各サンプリング期間を規定する。より具体的には、波形選択回路１０１ｂは、シフトレジスタ回路１０１ｃの各段に対応して設けられたＮＡＮＤ回路およびインバーター等により構成されており、シフトレジスタ回路１０１ｃより順次出力される転送信号がハイレベルとされており、かつ、イネーブル信号ＥＮＢ１〜ＥＮＢ４のいずれかがハイレベルとされているときにのみデータ線６ａが駆動されるように時間軸上における波形の選択制御を行う。バッファー回路１０１ａは、このように波形の選択が行われた転送信号をバッファリングした後、サンプリング回路駆動信号として、選択信号線１０９を介してサンプリング回路１０３に供給する。

サンプリング回路１０３は、画像信号をサンプリングするためのスイッチング素子１０８を複数備えて構成されている。本形態において、スイッチング素子１０８は、ＴＦＴ等の電界効果型トランジスターからなる。スイッチング素子１０８のドレインには、データ線６ａが電気的に接続され、スイッチング素子１０８のソースには、配線１０６を介して配線１０５（画像信号線ＬＶＩＤ１〜ＬＶＩＤ６）が接続されるとともに、スイッチング素子１０８のゲートには、データ線駆動回路１０１に接続された選択信号線１０９が接続されている。そして、端子１０２（端子ＴＶＩＤ１〜ＶＩＤ６）を介して配線１０５（画像信号線ＬＶＩＤ１〜ＬＶＩＤ６）に供給された画像信号ＶＩＤ１〜ＶＩＤ６は、データ線駆動回路１０１から選択信号線１０９を通じて選択信号（サンプリング回路駆動信号）が供給されるのに応じ、サンプリング回路１０３によりサンプリングされ、各データ線６ａに画像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎとして供給される。本形態において、画像信号Ｓ１、Ｓ２、Ｓ３、・・Ｓｎは、６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６の各々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。なお、画像信号の相展開数に関しては、６相に限られるものでなく、例えば、９相、１２相、２４相、４８相等、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線６ａの組に対して供給される。

走査線駆動回路１０４は、構成要素としてシフトレジスタ回路およびバッファー回路を備えている。走査線駆動回路１０４は、外部制御回路から端子１０２（端子ＴＶＳＳＹ、ＴＶＤＤＹ）および配線１０５（配線ＬＶＳＳＹ、ＬＶＤＤＹ）を介して供給される負電源ＶＳＳＹおよび正電源ＶＤＤＹを電源として用い、同じく外部制御回路から端子１０２（端子ＴＳＰＹ）および配線１０５（端子ＴＳＰＹ）を介して供給されるスタート信号ＳＰＹに応じて、その内蔵シフトレジスタ回路の転送動作を開始する。また、走査線駆動回路１０４は、端子１０２（端子ＴＣＬＹ、ＴＣＬＹINV）および配線１０５（配線ＬＣＬＹ、ＬＣＬＹINV）を介して供給されるクロック信号ＣＬＹおよび逆位相クロック信号ＣＬＹINVに基づいて、所定のタイミングで走査線３ａに走査信号をパルス的に線順次で印加する。

素子基板１０には、４つの基板間導通用電極１９を通過するように配線１０５（共通電位線ＬＶcom）が形成されており、基板間導通用電極１９には、端子１０２（端子ＴＶcom）および配線１０５（共通電位線ＬＶcom）を介して共通電位Ｖcomが供給される。

（画素１００ａの具体的構成）
図４は、本発明が適用された電気光学装置１００の画素１００ａの一例を示す説明図であり、図４（ａ）には、素子基板１０において隣り合う複数の画素の平面構成が示され、図４（ｂ）には、電気光学装置１００を図４（ａ）に示す点（ａ）−（ｂ）−（ｃ）−（ｄ）−（ｅ）−（ｆ）−（ｇ）−（ｈ）−（ｉ）に沿って切断したときの断面が示されている。なお、図４（ａ）では、走査線３ａやデータ線６ａ等、主要な構成要素のみを図示し、容量線８ａ、第１容量電極層４ａ、第２容量電極層５ａ等の図示を省略してある。また、図４（ｂ）では、対向基板２０側の構成として共通電極２１や配向膜２６のみを示してあり、遮光層２９やマイクロレンズ２７の図示を省略してある。

図５は、本発明が適用された電気光学装置１００の素子基板１０において画素スイッチング素子３０を構成する膜等の一例を示す説明図であり、図５（ａ）には、ゲート電極３ｂ、半導体層１ａ、走査線３ａの平面構成が示され、図５（ｂ）には、データ線６等の平面構成が示されている。図６は、本発明が適用された電気光学装置１００の素子基板１０において保持容量５５を構成する膜等の一例を示す説明図であり、図６（ａ）には、容量線等の平面構成が示され、図６（ｂ）には、第１容量電極層４ａの平面構成が示されている。図７は、本発明が適用された電気光学装置１００の素子基板１０において、第１容量電極層４ａより上層側に形成された膜の一例を示す説明図であり、図７（ａ）には、第１容量電極層４ａの平面構成が示され、図７（ｂ）には、画素電極９ａの平面構成が示されている。

なお、図４（ｂ）、図５、図６および図７では、各層を以下の線
走査線３ａ＝細い実線
半導体層１ａ＝細くて短い点線
ゲート電極３ｂ＝太くて短い点線
データ線６ａおよび中継電極６ｂ＝太い一点鎖線
容量線８ａ＝細くて長い破線
第１容量電極層４ａ＝細い二点鎖線
第２容量電極層５ａ＝細い一点鎖線
シールド用の導電膜７ａ＝太い実線
画素電極９ａ＝太くて長い破線
で示してある。

図４（ａ）に示すように、素子基板１０において対向基板２０と対向する一方面１０ｓには、複数の画素１００ａの各々に画素電極９ａが形成されており、隣り合う画素電極９ａにより挟まれた画素間領域に沿ってデータ線６ａおよび走査線３ａが形成されている。本形態において、画素間領域は縦横に延在しており、走査線３ａは画素間領域のうち、Ｘ方向に延在する第１画素間領域に沿って直線的に延在し、データ線６ａは、Ｙ方向に延在する第２画素間領域に沿って直線的に延在している。すなわち、走査線３ａは、一つの画素１００ａと、この一つの画素１００ａとＹ方向で隣り合う画素１００ａとの境界に沿って延在している。また、データ線６ａは、一つの画素１００ａと、この一つの画素１００ａにＸ方向で隣り合う画素１００ａとの境界に沿って延在している。また、データ線６ａと走査線３ａとの交差に対応して画素スイッチング素子３０が形成されており、本形態において、画素スイッチング素子３０は、データ線６ａと走査線３ａとの交差領域およびその付近を利用して形成されている。このように構成した画素１００ａにおいて、データ線６ａと走査線３ａとによって囲まれた透光領域が画素開口部として表示光が透過する。

以下、図４（ｂ）、図５、図６および図７を参照して、各層を説明する。図４（ｂ）に示すように、素子基板１０では、石英基板やガラス基板等の透光性の基板本体１０ｗの電気光学層５０側の基板面（対向基板２０と対向する一方面１０ｓ側）に画素電極９ａ、画素スイッチング素子３０、および配向膜１６等が形成されている。対向基板２０では、石英基板やガラス基板等の透光性の基板本体２０ｗの電気光学層５０側の基板面（素子基板１０と対向する一方面２０ｓ）に共通電極２１、および配向膜２６等が形成されている。

また、素子基板１０において、基板本体１０ｗの一方面１０ｓ側（基板本体１０ｗと電気光学層５０との間）には、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる走査線３ａが形成されている。本形態において、走査線３ａは、タングステンシリサイド（ＷＳｉ）からなり、遮光膜としても機能する。このため、電気光学装置１００を透過した後の光が他の部材で反射した際、走査線３ａは、かかる反射光が半導体層１ａに入射して画素スイッチング素子３０で光電流に起因する誤動作が発生することを防止する。

走査線３ａの上層側（走査線３ａと電気光学層５０との間）には、シリコン酸化膜等の透光性の層間絶縁膜１２が形成されており、かかる層間絶縁膜１２の表面側（層間絶縁膜１２と電気光学層５０との間）に半導体層１ａを備えた画素スイッチング素子３０が形成されている。画素スイッチング素子３０は、薄膜トランジスターであり、半導体層１ａと、半導体層１ａと直交する方向に延在して半導体層１ａに重なるゲート電極３ｂとを備えている。ゲート電極３ｂと走査線３ａとは、層間絶縁膜１２を貫通するコンタクトホール１２ａを介して電気的に接続している。

画素スイッチング素子３０は、半導体層１ａとゲート電極３ｂとの間に透光性のゲート絶縁層２を有している。半導体層１ａは、ゲート電極３ｂに対してゲート絶縁層２を介して対向するチャネル領域１ｇを備えているとともに、チャネル領域１ｇの一方の側にソース領域１ｂおよびチャネル領域１ｇの他方の側にドレイン領域１ｃを備えている。本形態において、画素スイッチング素子３０は、ＬＤＤ構造を有している。従って、ソース領域１ｂおよびドレイン領域１ｃは各々、チャネル領域１ｇに隣接して低濃度領域を備え、低濃度領域に対してチャネル領域１ｇとは反対側で隣接する領域に高濃度領域を備えている。

半導体層１ａは、ポリシリコン膜（多結晶シリコン膜）によって構成されている。ゲート絶縁層２は、半導体層１ａを熱酸化したシリコン酸化膜からなる第１ゲート絶縁層と、温度が７００〜９００℃の高温条件での減圧ＣＶＤ法により形成されたシリコン酸化膜からなる第２ゲート絶縁層との２層構造からなる。ゲート電極３ｂは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、ゲート電極３ｂは、導電性のポリシリコン膜からなる。

図５（ａ）に示すように、走査線３ａは、Ｘ方向に直線的に延在する本線部分３ｒと、後述するデータ線６ａとの交差部分およびその周辺と平面視で重なる矩形部分３ｓと、矩形部分３ｓからデータ線６ａの延在方向の一方側に向かってデータ線６ａに沿って延在する凸部３ｔと、矩形部分３ｓからデータ線６ａの延在方向の他方側に向かってデータ線６ａに沿って延在する凸部３ｕとを備えている。矩形部分３ｓは、本線部分３ｒより幅が広く、凸部３ｔの長さは、凸部３ｕの長さより大きい。

半導体層１ａは、走査線３ａの矩形部分３ｓと平面視で重なる位置から走査線３ａの延在方向の一方側および他方側に延在している。

ゲート電極３ｂは、半導体層１ａをデータ線６ａの延在方向の両側に形成された矩形部分３ｅ、３ｆと、矩形部分３ｅ、３ｆの端部を連結する連結部３ｇとを備えている。連結部３ｇが半導体層１ａと交差する方向に延在しており、連結部３ｇの一部が半導体層１ａと平面視で重なっている。

再び図４（ｂ）において、ゲート電極３ｂの上層側（ゲート電極３ｂと電気光学層５０との間）には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリコン酸化膜からなる透光性の層間絶縁膜４１が形成され、層間絶縁膜４１の上層側（層間絶縁膜４１と電気光学層５０との間）にはデータ線６ａ、および中継電極６ｂが同層に形成されている。データ線６ａおよび中継電極６ｂは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、データ線６ａおよび中継電極６ｂは、アルミニウム膜等の金属膜の単層膜あるいは積層膜からなる。データ線６ａは、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４１ａを介してソース領域１ｂに電気的に接続し、中継電極６ｂは、層間絶縁膜４１およびゲート絶縁層２を貫通するコンタクトホール４１ｂを介してドレイン領域１ｃに電気的に接続している。

図５（ｂ）に示すように、データ線６ａは、Ｙ方向に直線的に延在する本線部分６ｒと、走査線３ａの矩形部分３ｓに平面視で重なる矩形部分６ｓと、矩形部分６ｓから走査線３ａの延在方向の一方側に向かって走査線３ａに沿って延在する凸部６ｔとを有しており、凸部６ｔがソース領域１ｂにコンタクトホール４１ａを介して電気的に接続している。中継電極６ｂは、データ線６ａに対して凸部６ｔの突出方向と反対側にデータ線６ａと分離して形成されおり、走査線３ａの本線部分３ｒと平面視で重なっている。

再び図４（ｂ）において、データ線６ａおよび中継電極６ｂの上層側（データ線６ａと電気光学層５０との間）には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリコン酸化膜からなる透光性の層間絶縁膜４２が形成され、層間絶縁膜４２の上層側（層間絶縁膜４２と電気光学層５０との間）には、容量線８ａが形成されている。容量線８ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、容量線８ａは、アルミニウム膜等の金属膜の単層膜あるいは積層膜からなる。

図６（ａ）に示すように、容量線８ａは、Ｙ方向に直線的に延在してデータ線６ａの本線部分６ｒと重なる本線部分８ｒと、データ線６ａの矩形部分６ｓに平面視で重なる矩形部分８ｓと、矩形部分８ｓから走査線３ａの延在方向の一方側に向かって走査線３ａに沿って延在する凸部８ｔ、矩形部分８ｓから走査線３ａの延在方向の他方側に向かって走査線３ａに沿って延在する凸部８ｕとを有している。凸部８ｔ、８ｕのうち、凸部８ｔは、データ線６ａの凸部６ｔと平面視で重なっているのに対して、凸部８ｕは、データ線６ａと平面視で重なっていない。本形態において、データ線６ａと容量線８ａとでは、本線部分６ｒ、８ｒの幅寸法が等しく、凸部６ｔ、８ｔの幅寸法も等しい。

再び図４（ｂ）において、容量線８ａの上層側（容量線８ａと電気光学層５０との間）には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリコン酸化膜からなる透光性の層間絶縁膜４３が形成され、層間絶縁膜４３の上層側（層間絶縁膜４３と電気光学層５０との間）には第１容量電極層４ａが形成されている。第１容量電極層４ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、第１容量電極層４ａは、アルミニウム膜等の金属膜の単層膜あるいは積層膜からなる。第１容量電極層４ａは、層間絶縁膜４３を貫通するコンタクトホール４３ｃを介して容量線８ａに電気的に接続している。

第１容量電極層４ａの上層側（第１容量電極層４ａと電気光学層５０との間）には透光性の誘電体層４０が形成されており、かかる誘電体層４０の上層側（誘電体層４０と電気光学層５０との間）には第２容量電極層５ａが形成されている。第２容量電極層５ａは、層間絶縁膜４２、４３を貫通するコンタクトホール４３ｂを介して中継電極６ｂに電気的に接続している。誘電体層４０としては、シリコン酸化膜やシリコン窒化膜等のシリコン化合物を用いることができる他、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜等の高誘電率の誘電体層を用いることができる。第２容量電極層５ａは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜等の導電膜からなる。本形態において、第２容量電極層５ａは、アルミニウム膜等の金属膜の単層膜あるいは積層膜からなる。このようにして、第２容量電極層５ａは、誘電体層４０を介して第１容量電極層４ａと平面視で重なる領域において保持容量５５を構成している。

図６（ｂ）に示すように、第１容量電極層４ａは、容量線８ａの矩形部分８ｓと重なる矩形部分４ｓと、矩形部分４ｓからデータ線６ａの延在方向の一方側に突出した凸部４ｒと、矩形部分４ｓから走査線３ａの延在方向の一方側に突出した凸部４ｔと、矩形部分４ｓから走査線３ａの延在方向の他方側に突出した凸部４ｕとを有している。ここで、第１容量電極層４ａの矩形部分４ｓは、層間絶縁膜４３のコンタクトホール４３ｃを介して容量線８ａに電気的に接続している。

図７（ａ）に示すように、第２容量電極層５ａは、第１容量電極層４ａの矩形部分４ｓと重なる矩形部分５ｓと、矩形部分５ｓからデータ線６ａの延在方向の一方側に突出した凸部５ｒと、矩形部分４ｓから走査線３ａの延在方向の一方側に突出した凸部５ｔと、矩形部分５ｓから走査線３ａの延在方向の他方側に突出した凸部５ｕとを有している。ここで、凸部５ｕは、平面視において凸部４ｕより走査線３ａの延在方向の他方側に張り出しており、かかる張り出し部分が、層間絶縁膜４２、４３のコンタクトホール４３ｂを介して中継電極６ｂに電気的に接続している。

再び図４（ｂ）において、第２容量電極層５ａの上層側（第２容量電極層５ａと電気光学層５０との間）には層間絶縁膜４５が形成されており、かかる層間絶縁膜４５の上層側（層間絶縁膜４５と電気光学層５０との間）には、ＩＴＯ膜等の透光性導電膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４５を貫通するコンタクトホール４５ｂを介して第２容量電極層５ａと電気的に接続している。その結果、画素電極９ａは、第２容量電極層５ａ、中継電極６ｂを介してドレイン領域１ｃと電気的に接続している。層間絶縁膜４５は、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリコン酸化膜からなり、層間絶縁膜４５の表面は平坦化されている。

図７（ｂ）に示すように、画素電極９ａは、矩形の平面形状を有しており、画素電極９ａの４つの角部分のうち、第２容量電極層５ａの矩形部分５ｓと重なる部分で、層間絶縁膜４５を貫通するコンタクトホール４５ｂを介して第２容量電極層５ａと電気的に接続している。ここで、画素電極９ａは、Ｘ方向の両側の端部９ｒ、９ｓがデータ線６ａと平面視で重なっており、Ｙ方向の両側の端部９ｔ、９ｕは走査線３ａと平面視で重なっている。

再び図４（ｂ）において、画素電極９ａの上層側（画素電極９ａと電気光学層５０との間）には、ポリイミドや無機配向膜からなる配向膜１６が形成されている。本形態において、配向膜１６は、ＳｉＯ_X（ｘ＜２）、ＳｉＯ₂、ＴｉＯ₂、ＭｇＯ、Ａｌ₂Ｏ₃、Ｉｎ₂Ｏ₃、Ｓｂ₂Ｏ₃、Ｔａ₂Ｏ₅等の斜方蒸着膜（無機配向膜）からなる。なお、本形態においては、対向基板２０の側に形成された配向膜２６も、配向膜１６と同様、ＳｉＯ_X（ｘ＜２）、ＳｉＯ₂、ＴｉＯ₂、ＭｇＯ、Ａｌ₂Ｏ₃、Ｉｎ₂Ｏ₃、Ｓｂ₂Ｏ₃、Ｔａ₂Ｏ₅等の斜方蒸着膜（無機配向膜）である。かかる配向膜１６、２６は、電気光学層５０に用いた誘電異方性が負のネマチック液晶化合物を傾斜垂直配向させ、液晶パネル１００ｐは、ノーマリブラックのＶＡモードとして動作する。本形態では、配向膜１６、２６として、各種無機配向膜のうち、シリコン酸化膜（ＳｉＯ_X）の斜方蒸着膜が用いられている。

（素子基板１０の製造方法）
このように構成した素子基板１０および電気光学装置１００においては、図４（ｂ）および図７（ａ）に示すように、第２容量電極層５ａの凸部５ｕは、表示光が出射される画素１００ａの端部に沿って延在するように形成されている。また、第２容量電極層５ａの凸部５ｕは、第１容量電極層４ａが存在しない低所部分１１５ａ、および第１容量電極層４ａが存在する高所部分１１５ｂの双方に形成されることになる。ここで、第２容量電極層５ａの凸部５ｕは、コンタクトホール４３ｂを介しての電気的な接続を行うため、十分な幅寸法が必要である。また、第２容量電極層５ａの凸部５ｕは、低所部分１１５ａと重なる部分の幅寸法が大となりすぎて、図５（ａ）に示す走査線３ａから張り出すと、表示光が透過する画素開口部（透光領域）が狭くなって、表示光量が低下してしまう。

従って、第２容量電極層５ａを形成する際、図１を参照して説明した方法を適用すれば、第１容量電極層４ａに起因する段差の影響を受けずに、第２容量電極層５ａを形成するためのレジストマスク、および第２容量電極層５ａを適正な幅寸法に形成することができる。それ故、第２容量電極層５ａによって、表示光が透過する画素開口部（透光領域）が狭くなるという事態を回避することができる。

この場合、第２容量電極層５ａは、図１に示す電極１１７に対応し、第１容量電極層４ａは、電極１１１に対応する。なお、図４（ｂ）に示す誘電体層４０は、低所領域１１５ａには形成されておらず、第１容量電極層４ａとともに段差を構成している。このため、素子基板１０では、図１に示す絶縁膜１１２が存在しないが、図１を参照して説明した方法と同様な方法で第２容量電極層５ａを適正に形成することができる。また、図１を参照して説明したレジスト層１１８の第１厚さｄ11および第２厚さｄ12を適正化するにあたって、段差の高低差を適正な値に設定するにあたっては、第１容量電極層４ａの厚さを適正な値とすればよい。

［他の実施の形態］
上記実施の形態では、半導体層１ａが走査線３ａに沿って延在している構成であったが、半導体層１ａがデータ線６ａに沿って延在している構成を採用してもよい。また、上記実施の形態では、容量線８ａがデータ線６ａに沿って延在している構成であったが、容量線８ａが走査線３ａに沿って延在している構成を採用してもよい。

［他の電気光学装置］
上記実施の形態では、電気光学装置として液晶装置を例に挙げて説明したが、本発明はこれに限定されず、有機エレクトロルミネッセンス表示装置、プラズマディスプレイ、ＦＥＤ（Field Emission Display）、ＳＥＤ（Surface-Conduction Electron-Emitter Display）、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置等の電気光学装置に本発明を適用してもよい。

３ａ・・走査線、４ａ・・第１容量電極層、５ａ・・第２容量電極層、６ａ・・データ線、８ａ・・容量線、９ａ・・画素電極、１０・・素子基板（電気光学装置用基板）、２０・・対向基板、２１・・共通電極、３０・・画素スイッチング素子、１００・・電気光学装置、１１０・・基板、１１１、１１７・・電極、１１２・・絶縁膜、１１５ａ・・低所部分、１１５ｂ・・高所部分、１１６・・導電膜、１１８・・レジスト層、１１９・・レジストマスク

Claims (6)

1. 基板の一方面に段差を形成する段差形成工程と、
   前記基板の一方面に感光性のレジスト層を形成するレジスト層形成工程と、
   前記レジスト層に露光および現像を行って前記レジスト層をパターニングするフォトリソグラフィー工程と、
   を有し、
   前記レジスト層は、前記段差の低所部分と重なる部分において第１厚さを有し、前記段差の高所部分と重なる部分において第２厚さを有し、
   前記第１厚さは、前記フォトリソグラフィー工程での露光の際のレジスト層厚さとパターニング後の寸法との関係において定在波効果によって前記寸法が減少するレジスト層厚さに設定され、
   前記第２厚さは、前記定在波効果によって前記寸法が増大するレジスト層厚さに設定されていることを特徴とする基板の製造方法。
2. 前記第１厚さは、前記定在波効果の極小値に相当するレジスト層厚さに設定され、
   前記第２厚さは、前記定在波効果の極大値に相当するレジスト層厚さに設定されていることを特徴とする請求項１に記載の基板の製造方法。
3. 前記フォトリソグラフィー工程では、波長が３６５ｎｍの光によって露光を行うことを特徴とする請求項１または２に記載の基板の製造方法。
4. 前記フォトリソグラフィー工程によってパターニングされた後の前記レジスト層は、１μｍから２μｍの幅寸法をもって延在する線状部を有することを特徴とする請求項１乃至３の何れか一項に記載の基板の製造方法。
5. 前記フォトリソグラフィー工程によってパターニングされた後の前記レジスト層は、前記レジスト層の下層に形成された導電膜をエッチングによりパターニングするパターニング工程で用いるレジストマスクであることを特徴とする請求項１乃至４の何れか一項に記載の基板の製造方法。
6. 前記パターニング工程では、前記導電膜を電気光学装置において表示光が出射される画素の端部に沿って延在するようにパターニングすることを特徴とする請求項５に記載の基板の製造方法。

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