JP2015038758A - 制御装置、情報処理装置、制御方法およびプログラム - Google Patents

Abstract

【課題】消費電力を低減する。【解決手段】実施形態は、第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーするデータコピー部と、前記第２メモリにコピーされた前記データの処理を前記第１データ処理部に指示するデータ処理指示部と、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える電力制御部と、を備え、前記データコピー部は、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに保存されている未処理のデータを前記第２メモリにコピーし、前記電力制御部は、前記第１メモリから前記第２メモリへの前記データのコピーが完了した後に、前記第１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第２電力は、前記第１電力よりも低い電力であってもよい。【選択図】図３

Description

本発明の実施形態は、制御装置、情報処理装置、制御方法およびプログラムに関する。

従来、スレート端末やタブレット端末などの携帯型の情報処理装置や小型の情報処理装置では電力利用の効率化が重要な技術課題である。これら情報処理装置の表示装置には、書き換え時のみ電力を消費するメモリ性のある表示装置、例えば電子ペーパを利用することで、ユーザが閲覧している間などの待機時の消費電力を抑えることができる。

このような情報処理装置に搭載されるメモリには、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを用いることができる。ＤＲＡＭは、セルフリフレッシュモードなどの省電力モードを備えており、一定期間以上アクセスが無いアイドリング時にこのような省電力モードに切り替えることで省電力化することが可能である。

また、電子ペーパ用のＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）としては、たとえば電子ペーパコントローラを内蔵したｉ．ＭＸ５０ Ｍｕｌｔｉｍｅｄｉａ Ａｐｐｌｉｃａｔｉｏｎｓ Ｐｒｏｃｅｓｓｏｒなどが知られている。

しかしながら、従来技術では、電子ペーパのようなメモリ性のある表示装置が書き換え処理を行っているアクティブ動作中に、書き換え用データを保持しているメモリをアクセスし続ける。そのため、このような表示装置でメモリの省電力モードを実行することや、メモリの電源をオフにすることはできない。特に、電子ペーパは、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などと比べると描画時間が長いため、その間メモリの消費電力を下げられないことは、システム全体の消費電力に大きく影響してしまう。

特開２００２−２３０９７０号公報

Freescale Semiconductor, Inc. i.MX50 Multimedia Applications Processor Reference Manual, Rev.1, 10/2011

以下で例示する実施形態は、消費電力の低減が可能な制御装置、情報処理装置、制御方法およびプログラムを提供する。

実施形態は、第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーするデータコピー部と、前記第２メモリにコピーされた前記データの処理を前記第１データ処理部に指示するデータ処理指示部と、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える電力制御部と、を備え、前記データコピー部は、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに保存されている未処理のデータを前記第２メモリにコピーし、前記電力制御部は、前記第１メモリから前記第２メモリへの前記データのコピーが完了した後に、前記第１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、前記第２電力は、前記第１電力よりも低い電力であってもよい。

また、実施形態は、第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーするデータコピー部と、前記予め定められた領域にコピーされた前記データの処理を前記第１データ処理部に指示するデータ処理指示部と、前記第１データ処理部による前記予め定められた領域にコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える電力制御部と、を備え、前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、前記第２電力は、前記第１電力よりも低い電力であってもよい。

また、実施形態は、第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーするデータコピー部と、前記第２メモリにコピーされた前記第１データに対する第１処理を第１データ処理部に指示する第１データ処理指示部と、前記第１メモリに記憶された第２データに対する第２処理を第３データ処理部に指示する第２データ処理指示部と、前記第１データのコピーおよび前記第２処理のうち少なくとも一方を実行する前に、前記前１メモリに供給される電力を第２電力から第１電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われている場合は前記第２処理が終了した後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われていない場合は前記第１データのコピー完了後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替える電力制御部と、を備え、前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、前記第２電力は、前記第１電力よりも低い電力であってもよい。

また、実施形態は、第１メモリに記憶された第１データに対する処理を、前記第１メモリよりも消費電力が低い第２メモリへ前記第１データをコピーする第１処理と、前記第２メモリへコピーされた前記第１データに対する第２処理とに置き換えることで、前記第１メモリへのアクセスが発生している期間を低減させるとともに、前記第１メモリへのアクセスが発生していない期間中は、前記第１メモリに供給される電力を第１電力から該第１電力よりも低い電力である第２電力に切り替えてもよい。

また、実施形態は、第１メモリに記憶された第１データに対する処理を、前記第１メモリよりも消費電力が低い第２メモリへ前記第１データをコピーする第１処理と、前記第１処理の完了後に前記第２メモリへコピーされた前記第１データに対する第２処理とに置き換えることで、前記第１メモリへのアクセスが発生している期間を低減させるとともに、前記第１メモリへのアクセスが発生していない期間中は、前記第１メモリに供給される電力を第１電力から該第１電力よりも低い電力である第２電力に切り替えてもよい。

また、実施形態は、第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーし、前記第２メモリの前記予め定められた領域にコピーされた前記第１データに対する第１処理を指示し、前記第１メモリに記憶された前記第１データよりも大きなサイズの第２データに対する第２処理を指示し、前記第１データのコピーおよび前記第２処理のうち少なくとも一方を実行する前に、前記前１メモリに供給される電力を第２電力から第１電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われている場合は前記第２処理が終了した後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われていない場合は前記第１データのコピー完了後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替える制御装置であって、前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、前記第２電力は、前記第１電力よりも低い電力であってもよい。

実施の形態１にかかる情報処理装置の概略を示すブロック図。 実施の形態１にかかるＥＰＤ制御装置の概略を示すブロック図。 実施の形態１にかかる動作タイミングの一例を示すタイミングチャート。 実施の形態１にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態１にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態１にかかる他の動作タイミングの一例を示す図。 実施の形態１にかかるさらに他の動作タイミングの一例を示す図。 実施の形態１にかかるさらに他の動作タイミングの一例を示す図。 実施の形態１にかかるさらに他の動作タイミングの一例を示す図。 実施の形態２にかかる動作タイミングの一例を示す図。 実施の形態２にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態２にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態３にかかる動作タイミングの一例を示す図。 実施の形態３にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態３にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態４にかかるＥＰＤ制御装置の概略構成例を示すブロック図。 実施の形態４にかかる動作タイミングの一例を示す図。 実施の形態４にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態４にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態５にかかる動作タイミングの一例を示す図。 実施の形態５にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態５にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態６にかかる動作タイミングの一例を示す図。 実施の形態６にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態７にかかる動作タイミングの一例を示す図。 実施の形態７にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態７にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態８にかかる情報処理装置の概略構成例を示すブロック図。 実施の形態８にかかる動作タイミングの一例を示す図。 実施の形態８にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態８にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態９にかかる情報処理装置の概略構成例を示すブロック図。 実施の形態９にかかる動作タイミングの一例を示す図。 実施の形態９にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態９にかかるＥＰＤ制御装置の他の処理フローの一例を示す図。 実施の形態１０にかかる情報処理装置の概略構成例を示すブロック図。 実施の形態１０にかかる動作タイミングの一例を示す図。 実施の形態１０にかかるＥＰＤ制御装置の処理フローの一例を示す図。 実施の形態１０にかかるＥＰＤ制御装置の他の処理フロー例を示す図。 実施の形態１１にかかる情報処理装置の概略構成例を示すブロック図。 実施の形態１１にかかるＥＰＤ制御装置の概略構成例を示すブロック図。 実施の形態１２にかかる情報処理装置の概略構成例を示すブロック図。 実施の形態１２にかかるＥＰＤ制御装置の概略構成例を示すブロック図。

以下、例示する実施の形態にかかる制御装置、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

（実施の形態１）
図１は、実施の形態１にかかる情報処理装置の概略構成例を示すブロック図である。図１に示すように、情報処理装置１００は、ＳｏＣ１０１、メインメモリ１０２、ＥＰＤ（Ｅｌｅｃｔｒｏｎｉｃ Ｐａｐｅｒ Ｄｉｓｐｌａｙ）１０３、ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）などの電源制御装置１０４および１０５を備える。

ＥＰＤ１０３は、メモリ性がある表示装置である。ただし、メモリ性がある表示装置としては、ＥＰＤに限らず、種々の表示装置が用いられてもよい。ＥＰＤ１０３における電子ペーパの方式は、電気泳動方式、電子粉流体方式、コレステリック液晶方式など、様々な方式で実施されることが可能である。

メインメモリ１０２は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの不揮発メモリである。メインメモリ１０２上には、ＥＰＤ１０３に表示する書換用データが保存されている。書換用データは、主に表示対象画像などのデータである。ただし、これに限らず、ＥＰＤ１０３の書き換えに必要なＷａｖｅｆｏｒｍなどが含まれてもよい。

ＳｏＣ１０１は、ＣＰＵ１０６、メモリコントローラ１１０、内部メモリ１０７、ＥＰＤコントローラ１０８およびアクセラレータ１１１を備える。ＣＰＵ１０６は、ＥＰＤ１０３への書換用データの入力をスケジュールするＥＰＤ制御装置（スケジューラ）を実行する。ＥＰＤコントローラは、書換処理を並列に実行できる機能を有していてもよい。書換処理の並列な実行では、同時あるいは非常に近いタイミングで複数の書換処理が開始できてもよいし、ある書換処理の実行中に別の書換処理を開始できてもよい。アクセラレータ１１１は、たとえば書換用データを準備するための前処理などに使用される。この処理には、ＥＰＤ向けにカラーデータからグレースケールデータへの変換処理、白黒反転処理、適切なＷａｖｅｆｏｒｍ選択処理、データ回転処理などが含まれる。さらに、Ｗａｖｅｆｏｒｍ選択のための周辺等の温度取得処理、レンダリング処理、あるいは、フレームバッファへのデータの書き込みなどが含まれてもよいが、これらに限定されるものではない。これらＣＰＵ１０６、メモリコントローラ１１０、内部メモリ１０７、ＥＰＤコントローラ１０８およびアクセラレータ１１１は、たとえばバス１０９を介して相互に接続されている。

メインメモリ（第１メモリ）１０２の消費電力は、内部メモリ１０７（第２メモリ）の消費電力よりも高い。消費電力とは、平均電力であってもよいし、同じデータを処理する際に必要な電力などであってもよい。ここでいうデータの処理とは、データの読み出し処理や書き込み処理などのことである。また、メインメモリ１０２のサイズは、内部メモリ１０７のサイズより大きい。一般的にメモリのサイズが大きい方が消費電力が高い。

２つの電源制御装置のうち、電源制御装置１０４は、メインメモリ１０２とＳｏＣ１０１とに給電しており、電源制御装置１０５は、ＥＰＤ１０３に給電している。これらの電源制御装置１０４および１０５は、ＣＰＵ１０６が出力する制御信号を用いて制御可能である。なお、この構成に限られず、１つの電源制御装置がメインメモリ１０２とＳｏＣ１０１とＥＰＤ１０３とに給電する構成などであってもよい。これは、後述する実施の形態についても同様である。

内部メモリ１０７は、小容量・省電力のオンチップメモリである。したがって、内部メモリ１０７に対するメモリアクセスにかかる消費電力やアクセス時間などのコストは小さい。消費電力が低い内部メモリ１０７は、たとえば２つのバッファ＃０および＃１を備える。ただし、バッファは２つに限られず、１つであってもよいし、２つ以上であってもよい。

図２は、実施の形態１にかかるＥＰＤ制御装置（スケジューラ）２０１の概略構成例を示すブロック図である。ＥＰＤ制御装置（スケジューラ）２０１は、ＣＰＵ１０６上で動作するオペレーティングシステム（以降、ＯＳという）のデバイスドライバなどであってよい。

図２に示すように、ＥＰＤ制御装置（スケジューラ）２０１は、スケジュール部２０６、電源制御部２０２、データサイズ調整部２０３、データコピー部２０４および書換処理指示部２０５から構成される。スケジュール部２０６は、情報処理装置１００上で動作するアプリケーションやミドルウェアやＯＳなどからＥＰＤ１０３の画面全体を１回書き換えるように指示されると、電源制御部２０２、データサイズ調整部２０３、データコピー部２０４および書換処理指示部２０５を連携動作させることで、メインメモリ１０２上にある書換用データを複数に分割し、分割した書換用データを順々に内部メモリ１０７の２枚のバッファ＃０および＃１へ交互にコピーし、ＥＰＤコントローラ１０８に対してバッファ＃０または＃１からＥＰＤ１０３への書換処理を行うようにスケジューリングする。ＥＰＤ１０３の書換中は、バッファ＃０および＃１を備える内部メモリ１０７の電源をオンにしておく必要がある。ただし、内部メモリへのコピーや内部メモリからの読み出しの消費電力やアクセス時間などのコストは小さく抑えられる。一方で、この期間中は、不揮発メモリを利用しているメインメモリ１０２の電源をオフにすることができる。そのため、メインメモリ１０２から直接ＥＰＤ１０３へ書き換えを行うよりもトータルの消費電力を削減することが可能になる。

図３は、実施の形態１にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。図３は、書換用データを４分割した場合の例である。したがって、図３に示す例では、コピー処理が４回実行され、書換処理が４回実行される。

図３に示すように、あるコピー処理と次のコピー処理の間の期間は、メインメモリ１０２に対するメモリアクセスが無くなるアイドル状態の期間となる。そこで、メインメモリ１０２の電源をオフにしても未処理の分割データが消えない不揮発メモリを用いることで、アイドル状態の期間中、メインメモリ１０２の電源をオフにすることができる。このように、消費電力が低いメモリにコピーしてそこから書換処理させることで、たとえば消費電力が高いメモリから直接書換処理をさせるよりも消費電力を低減することが可能となる。また、図３に示すように、コピー処理と書換処理とを並列に実行することで、コピー処理による遅延を隠蔽することも可能である。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２の電源をオフにするＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図４および図５に示す。ただし、図４および図５に示す処理フローは、図３のような動作タイミングを実現する一例であって、これらに限定されるものではない。これは、後述する実施の形態についても同様である。

図４に示す処理フローは、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすることで開始される。

図４に示す処理フローでは、まず、メインメモリ１０２の電源がオンになっていない場合、以降のコピー処理に備えるため、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２の電源をオンにする（ステップＳ３０１）。

つぎに、データサイズ調整部２０３が、メインメモリ１０２上の書換用データを複数の分割データに分割する（ステップＳ３０２）。書換用データは、ＥＰＤ１０３に表示する画像などのデータであってよい。

つぎに、データコピー部２０４が、複数の分割データのうちの先頭の分割データを内部メモリ１０７上のバッファ＃０にコピーするコピー処理を実行する（ステップＳ３０３）。その後、データコピー部２０４は、バッファ＃０へのコピー処理が完了するまで待機する（ステップＳ３０４）。

バッファ＃０へのコピー処理が完了すると、つぎに、メインメモリ１０２の電源がオンになっていない場合、電源制御部２０２が、メインメモリ１０２の電源をオンにする（ステップＳ３０５）。

つづいて、コピー処理が完了していない次の分割データがまだ存在する場合、データコピー部２０４が、この分割データをバッファ＃１にコピーする（ステップＳ３０６）。また、書換処理指示部２０５が、次の分割データのバッファ＃１へのコピー完了を待たずに、コピー処理が終わっているバッファ＃０からＥＰＤ１０３への書換処理をＥＰＤコントローラ１０８に指示し（ステップＳ３０７）、その後、書換処理の完了を待機する（ステップＳ３０８）。

バッファ＃０からＥＰＤ１０３への書換処理が完了すると、つぎに、スケジュール部２０６が、バッファを切り替える（ステップＳ３０９）。つまり、これ以降、バッファ＃０と呼んでいたバッファはバッファ＃１になり、バッファ＃１と呼んでいたバッファはバッファ＃０となる。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ３１０）、処理が完了していた場合（ステップＳ３１０；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ３１０；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図５に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図４に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２の電源をオフにする（ステップＳ３２１）。これにより、書換処理中にメインメモリ１０２の電源をオフにすることができる。

なお、図３〜図５では、ＥＰＤ１０３の画面全体を１回書き換えるように指示された際に、例えば内部メモリ１０７（あるいはバッファ）に書換用データが収まらなかった場合にデータを分割するケースについて説明したが、ＥＰＤ１０３の画面の一部だけを書き換える部分書換処理の場合も、同様の処理によって実現可能である。

また、内部メモリ１０７（あるいはバッファ）に収まるサイズの書換用データで部分書換処理の指示が１回来るシンプルな場合には、データサイズ調整部２０３による分割処理を実行する必要が無い。その場合、図３の最初のコピー処理（１）と最初の書換処理（１）とがこの順番に一度行われるだけで、その書換処理中にメインメモリ１０２の電源をオフにすればよい。これは以降の実施形態についても同様である。

また、図３の動作タイミング例では、ＥＰＤ１０３の画面全体を１回書き換える指示を分割して実行する場合を例に挙げているが、例えば、ＥＰＤ１０３の画面上の異なる４カ所に対して４回の独立した小さい部分書換が連続であるいは短い間隔で指示された場合でも、本実施形態による動作タイミングは上記で説明したものと同様の処理フローで実現可能である。つまり、４つに分割して４回書換処理をするか、４つに予め分割されたものを書換処理（分割処理の必要がない）するかの違いであるため同様の処理フローで当然実現可能である。なお、小さい部分書換とは、書換用データのサイズが各バッファに収まるようなものである。

さらに、小さい独立した書換処理の指示が複数連続あるいは非常に短い間隔で来た場合において、ＥＰＤコントローラ１０８が同時に複数の部分書換を並列に実行できる機能を有する場合、図６に示すような動作タイミングにスケジューリングすることができる。図６に示すように、書換処理が並列実行できるため、書換処理Ａと書換処理Ｂがオーバーラップしている。図６では、画面上の異なる４カ所に対して独立した書換処理の指示が短い間隔で来た場合で、かつ、２並列で部分書換処理が可能な場合の例を示している。図６では、最初の２つの書換用データがコピー（１）とコピー（２）で内部メモリのバッファ＃０と＃１にコピーされ、そこから書換処理（１）と書換処理（２）が並列に行われる。書換処理（１）が完了すると内部メモリ１０７のバッファ＃０が空くのでコピー（３）が行われ、そこから書換処理（３）が行われる。その後、書換処理（２）が完了すると、バッファ＃１が空くのでコピー（４）が行われ、そこから書換処理（４）が並列に行われる。このような場合においても、コピー処理がなされていないアイドル状態の期間、メインメモリ１０２の電源をオフにすることが可能になるので、これまでに説明したものと同様の処理フローで省電力化が実現できる。コピー処理の遅延を書換処理で隠蔽することもこれまでの例同様に可能である。

つぎに、図７に、図６のような小さい独立した書換処理の指示のなかに、バッファに入りきらない書換処理が混じっている場合を示す。図７では、１つ目に小さい書換処理の指示が来て、２つ目に１つのバッファに入りきらない書換処理の指示が来て、３つ目に再び小さい書換処理の指示が来ている。前提としては、図６と同様に、２並列の書換処理が可能で、バッファは＃０と＃１があるとする。２つ目の書換処理に必要な書換用データは、片方のバッファには入らないが、バッファ２つ分には収まる大きさであるとした場合、分割処理を行うことで対応することができる。つまり、まず、コピー（１）を内部メモリ１０７のバッファ＃０へ行い、そこから書換処理（１）を行う。つぎに、２つ目の書換処理の書換用データを２分割し、まずは空いているバッファ＃１へ分割した書換用データの前半部分のコピー（２ａ）を行い、そこから書換処理（２ａ）を並列実行する。書換処理（１）が終了すると、バッファ＃０が空くので、分割した書換用データの後半部分のコピー（２ｂ）を行い、そこから書換処理（２ｂ）を行う。このようにすることで、バッファに入りきらない大きさの書換処理があっても対応することができる。図７のコピー処理とコピー処理の間のアイドル状態の期間は、メインメモリ１０２の電源をオフにすることが可能になり、これまでに説明したものと同様の処理フローで省電力化が実現できる。また、書換用データが非常に小さいケース（つまり内部メモリの容量に余裕がある場合）には、バッファ数をＥＰＤコントローラ１０８が可能な並列実行数より多くすることで、必要なコピーだけを先に済ませておいてもよい。

つぎに、図８に示すのは、図６と同様に、ＥＰＤ１０３の画面上の異なる４カ所に対して独立した書換処理が４回実行される場合である。図８では、まず１回の書換処理が指示され、僅かに遅れて２回目と３回目の書換処理が同じタイミングで指示され、４回の書き換え処理はまた僅かに遅れて指示される。図８のＥＰＤコントローラ１０８が４つの書換処理を並列実行できるコントローラであれば、書換処理Ａ〜Ｄをオーバーラップして実行することができる。４つの書換処理を並列実行するため、内部メモリ１０７上のバッファは例えばバッファ＃０〜＃３までの４つ用意されている。図８では、コピー（１）が内部メモリ１０７のバッファ＃０へ行われ、そこから書換処理（１）が行われる。コピー（２）とコピー（３）はバッファ＃１と＃２に対して行われ、そこから書換処理（２）と書換処理（３）が同時に開始されて、書換処理（１）と並列に実行される。コピー（４）は、内部メモリ１０７のバッファ＃３に対して行われ、そこから書換処理（４）がこれまでの書換処理と並列に行われる。図８に示しているように、コピー処理とコピー処理の間のアイドル状態の期間は、メインメモリ１０２の電源をオフにすることが可能になり、これまでに説明したものと同様の処理フローで省電力化が実現できる。また、書換用データが非常に小さいケース（つまり内部メモリの容量に余裕がある場合）には、バッファ数をＥＰＤコントローラ１０８が可能な並列実行数より多くすることで（この例の場合は５つ以上）、コピーだけをできるところから先に済ませておいてもよい。

このような、書換処理の並列実行でのスケジューリング方法については、これ以降の実施形態についても同様に適用できる。なお、図には明示していないが、コピー処理の前には前処理等が必要なので、その間はメモリの電源をオンにする必要がある。

また、これら複数の部分書換処理は、それぞれで大きさが異なっていてもよい。図９に示すように、大きい部分書換処理が入っている場合は、その大きい書換処理はメインメモリ１０２から直接実行し、少し遅れて指示される他の小さい書換処理は内部メモリへコピーしてそこから実行することで、書換領域が大きい書換処理が終了した時点でメインメモリ１０２の電源をオフにすることが可能となる。その結果、消費電力を削減できる。図９では、書換処理（１）の最中はメインメモリ１０２から書換処理（１）をしているので、その間メインメモリの電源はオフにできない。一方、その後に指示あるいはスケジューリングされるコピー（２）は、内部メモリ１０７へ行われてそこから書換処理（２）を行うため、書換処理（１）がはやく終わった場合には、書換処理（２）が書換処理中でもメインメモリ１０２の電源をオフにすることが可能になる。

また、ＥＰＤの書換モードやＷａｖｅｆｏｒｍが異なっていてもよい。これらについてもすべて以降の実施形態について同様である。

また、Ｗａｖｅｆｏｒｍは、表示する画像などのデータと一緒に毎回内部メモリ１０７へコピーされてもよいし、分割したデータの先頭のデータをコピーする際に一緒にコピーされてもよい。もしくは、Ｗａｖｅｆｏｒｍは、一連の書換処理の開始時やシステムの起動時などに、予め内部メモリ１０７へコピーされてもよい。あるいは、Ｗａｖｅｆｏｒｍをメインメモリ１０２上に残しておき、ＥＰＤコントローラ１０８がメインメモリ１０２からＷａｖｅｆｏｒｍを読み出すという方法でもよい。

さらに、Ｗａｖｅｆｏｒｍは、全体がコピーされてもよいし、表示するデータの特性に合わせて必要な部分だけコピーされてもよい。さらにまた、Ｗａｖｅｆｏｒｍのコピー先は、内部メモリ１０７のバッファ＃０または＃１でもよいし、内部メモリ１０７内に予め用意しておいたＷａｖｅｆｏｒｍ用の領域であってもよい。これは、後述する実施の形態についても同様である。

また、実施の形態１では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

実施の形態１によれば、書換用データを保持している消費電力が高いメモリに対する時間を要するメモリアクセスを消費電力が低いメモリアクセスへ置き換えることで、電子ペーパのようなメモリ性のある表示装置の比較的長い書き換え中に消費電力が高いメモリへのメモリアクセスのないアイドル状態の期間を作り出すことが可能になる。それにより、アイドル状態の期間中に、ＭＲＡＭなどの不揮発メモリの電源をオフにすることができるため、表示装置の省電力化が可能となる。

（実施の形態２）
つぎに、実施の形態２にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態１では、情報処理装置１００内のメインメモリ１０２にＭＲＡＭなどのような不揮発メモリを用いたが、実施の形態２では、ＤＲＡＭなどの揮発性のメモリを用いる。ただし、情報処理装置１００とＥＰＤ制御装置（スケジューラ）２０１との基本的な構成は、図１および図２に示す構成と同様であるため、ここではそれを引用して、重複する説明を省略する。

メインメモリ１０２にＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２への電力供給を停止すると、メインメモリ１０２内のデータが消えてしまう。そこで、実施の形態２では、コピー処理の間のメモリアクセスが無くなるアイドル状態の期間中に、消費電力を減らすために、メモリが備えるセルフリフレッシュモードなどの、データを保持しつつ消費電力を抑えることが可能な省電力モードを実行する。

図１０は、実施の形態２にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。なお、図１０に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。ただし、図１０と図３とでは、コピー処理の間のアイドル状態の期間中にＤＲＡＭなどのメインメモリ１０２を省電力モードに設定する点が相違する。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２を省電力モードに設定するＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図１１および図１２に示す。なお、図１１において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図１１に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、メインメモリ１０２の動作モードが通常モードに設定されていない場合、以降のコピー処理に備えるため、電源制御部２０２が、メモリコントローラ１１０でメインメモリ１０２の動作モードを通常モードに設定する（ステップＳ５０１）。つぎに、図４のステップＳ３０２〜Ｓ３０４と同様の動作を実行して、先頭の分割データをバッファ＃０へコピーする。なお、通常モードとは、メインメモリ１０２がメモリアクセスに対して通常に動作する動作モードであってよい。この通常モードは、省電力モードよりも消費電力が大きい。

バッファ＃０へのコピー処理が完了すると、つぎに、メインメモリ１０２の動作モードが通常モードに設定されていない場合、電源制御部２０２が、メモリコントローラ１１０を設定してメインメモリ１０２の動作モードを通常モードに設定する（ステップＳ５０２）。つぎに、図４のステップＳ３０６〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部２０６がバッファを切り替える。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ５０３）、処理が完了していた場合（ステップＳ５０３；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ５０３；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図１２に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図１１に示す動作とは独立して、メモリコントローラ１１０を設定しメインメモリ１０２の動作モードを省電力モードに設定する（ステップＳ５１１）。これにより、書換処理中にメインメモリ１０２の消費電力を削減することができる。

なお、図１０〜図１２では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、画面の一部だけ書き換える部分書換処理の場合も同様の処理によって実現可能である。

また、実施の形態１と同様に、小さい書換用データで部分書換処理の場合などは、分割処理をせず、図１０の最初のコピー処理（１）と最初の書換処理（１）とを順番に行い、その際の内部メモリ１０７からの書換処理中にメインメモリ１０２を省電力モードにすればよい。

なお、実施の形態１と同様に、画面上の異なる箇所へ独立した部分書換処理の指示がされた場合も、並列部分書換処理を利用した実施例の形態１と同様の方法で省電力化可能である。

また、実施の形態２では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態３）
つぎに、実施の形態３にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態３では、ＥＰＤ制御装置（スケジューラ）２０１は、分割データのバッファ＃０または＃１へのコピー処理中以外の期間、バス１０９の動作周波数を落とすことで省電力化を行う。なお、実施の形態３では、実施の形態１の構成をベースとした場合を例示する。この場合、メインメモリ１０２の電源をオフすることによる省電力化の効果に加え、バス１０９の動作周波数を落とすことによる省電力化の効果を得ることができる。なお、ベースとする実施の形態は、実施の形態１に限られず、実施の形態２や、後述する他の実施の形態であってもよい。

実施の形態３における情報処理装置とＥＰＤ制御装置（スケジューラ）との基本的な構成は、図１および図２に示した情報処理装置１００およびＥＰＤ制御装置（スケジューラ）２０１と同様であるため、ここではそれを引用して、重複する説明を省略する。

図１３は、実施の形態３にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。なお、図１３に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。ただし、図１３と図３とでは、コピー処理の間のアイドル状態の期間中にメインメモリ１０２の電源オフに加え、バス１０９の動作周波数を落とす点が相違する。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２の電源をオフにするＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図１４および図１５に示す。なお、図１４において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図１４に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、図４のステップＳ３０１およびＳ３０２と同様の動作を実行して、メインメモリ１０２の電源をオンするとともに、メインメモリ１０２上の書換用データを複数の分割データに分割する。

つぎに、バス１０９の動作周波数が通常の動作周波数に設定されていない場合、電源制御部２０２が、バス１０９の動作周波数を通常の動作周波数に設定する（ステップＳ７０１）。その後、図４のステップＳ３０３〜Ｓ３０５と同様の動作を実行して、先頭の分割データをバッファ＃０へコピーするとともに、メインメモリ１０２の電源がオフの場合はオンする。つぎに、バス１０９の動作周波数が通常の動作周波数に設定されていない場合、電源制御部２０２が、バス１０９の動作周波数を通常の動作周波数に設定する（ステップＳ７０２）。つぎに、図４のステップＳ３０６〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部２０６がバッファを切り替える。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ７０３）、処理が完了していた場合（ステップＳ７０３；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ７０３；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図１５に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図１４に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２を電源オフにする（ステップＳ３２１）とともに、バス１０９の動作周波数を通常の動作周波数よりも低い動作周波数に設定する（ステップＳ７１１）。これにより、書換処理中に、メインメモリ１０２の消費電力を削減するとともに、バス１０９の動作周波数を落とすことができるため、さらなる省電力化が可能になる。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

また、図１３〜図１５では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、これまでの実施の形態でも説明してきたように、部分書換の場合や、内部メモリに書換用データが収まりデータ分割の必要のない無い場合や、画面上の異なる箇所へ独立した部分書換処理でＥＰＤコントローラの並列部分書換を利用する場合も、同様の処理によって実現可能である。

また、実施の形態３では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態４）
つぎに、実施の形態４にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態４では、ＥＰＤ制御装置（スケジューラ）は、現在の表示対象であるデータ（以降、現在の書換用データという）のコピー処理を行っている間に、その次に表示することが決まっているあるいはその可能性が高い書換用データ（以降、次回の書換用データという）を準備するための前処理を並行して実行する。これによれば、次回の書換用データの前処理による遅延をコピー処理で隠蔽することができる。前処理とは前述した通り、例えば、カラーデータをグレースケールや白黒のデータに変換する処理や、ＥＰＤの書き換えに適切なＷａｖｅｆｏｒｍを自動選択する処理などである。

実施の形態４にかかる情報処理装置の基本的な構成は、図１に示した情報処理装置１００と同様であってよい。一方、実施の形態４にかかるＥＰＤ制御装置（スケジューラ）は、図１６に示すような構成を備える。図１６は、実施の形態４にかかるＥＰＤ制御装置（スケジューラ）９０１の概略構成例を示すブロック図である。ＥＰＤ制御装置（スケジューラ）９０１は、ＥＰＤ制御装置（スケジューラ）２０１と同様、ＣＰＵ１０６上で動作するＯＳのデバイスドライバなどであってよい。

図１６に示すように、ＥＰＤ制御装置（スケジューラ）９０１は、スケジュール部９０７、電源制御部９０２、データサイズ調整部９０３、データコピー部９０４、書換処理指示部９０５および前処理指示部９０６を備える。電源制御部９０２、データサイズ調整部９０３、データコピー部９０４および書換処理指示部９０５は、図２に示す電源制御部２０２、データサイズ調整部２０３、データコピー部２０４および書換処理指示部２０５と同様であってよい。

前処理指示部９０６は、次回の書換用データに対する前処理を実行するようにアクセラレータ１１１（図１参照）に指示する。スケジュール部９０７は、情報処理装置１００上で動作するアプリケーションやミドルウェアやＯＳなどからＥＰＤ１０３の画面全体を１回書き換えるように指示されると、電源制御部９０２、データサイズ調整部９０３、データコピー部９０４、書換処理指示部９０５および前処理指示部９０６を連携動作させることで、メインメモリ１０２上にある現在の書換用データを複数に分割し、分割した書換用データを順々に内部メモリ１０７の２枚のバッファ＃０および＃１へ交互にコピーし、ＥＰＤコントローラ１０８に対してバッファ＃０または＃１からＥＰＤ１０３への書換処理を行うとともに、メインメモリ１０２上にある次回の書換用データに対する前処理を行うようにスケジューリングする。

図１７は、実施の形態４にかかるＥＰＤ制御装置（スケジューラ）９０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。図１７に示すように、次回の書換用データに対する前処理をコピー処理の実行期間中に並行して実行してもよい。これにより、次回の書換用データに対する前処理を隠蔽することができる。なお、図１７に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。また、図１７に示すように、コピー処理の間のアイドル状態の期間中にメインメモリ１０２の電源オフに加え、バス１０９の動作周波数を落としてもよい。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２の電源をオフにしつつ、次回の書換用データの前処理をも隠蔽するＥＰＤ制御装置（スケジューラ）９０１の処理フローの具体例を図１８および図１９に示す。なお、図１８において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図１８に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置９０１のスケジュール部９０７に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、図４のステップＳ３０１およびＳ３０２と同様の動作を実行して、メインメモリ１０２の電源をオンするとともに、メインメモリ１０２上の今回の書換用データを複数の分割データに分割する。

つぎに、データサイズ調整部９０３が、メインメモリ１０２上の次回の書換用データのもとになるデータを今回の書換用データの分割数と同じ数の分割データに分割する（ステップＳ１００１）。なお、書換用データのもとになるデータとは、前処理を実行する前のデータであって、例えばアプリケーションやミドルウェアなどからフレームバッファに書き込まれたデータなどである。したがって、前処理後のデータは、書換用データとなる。

つぎに、図４のステップＳ３０３と同様の動作によって、データコピー部９０４が、複数の分割データの先頭の分割データを内部メモリ１０７上のバッファ＃０にコピーした後、内部メモリ１０７上のバッファ＃０へのコピー処理および次回の書換用データのもとになるデータに対する前処理が実行されている場合はその完了を待機する（ステップＳ１００２）。実行すべき前処理がなければ、当然その完了を待たなくてよい。

コピー処理および前処理が完了すると、つぎに、図４のステップＳ３０５およびＳ３０６と同様の動作によって、メインメモリ１０２の電源がオンになっていなければ電源制御部９０２がメインメモリ１０２の電源をオンにし、また、コピー処理が完了していない次の分割データがまだ存在する場合、データコピー部９０４が、この分割データをバッファ＃１にコピーする。

つぎに、前処理指示部９０６が、実行する必要がある前処理が存在する場合、その前処理の実行をアクセラレータ１１１に指示する（ステップＳ１００４）。実行する必要がある前処理（必要な前処理）とは、分割データのＮ番目（Ｎは自然数）のコピーを開始した場合は、ステップＳ１００１で分割した次回の書換用データのもととなるデータのＮ番目までのデータに対する前処理である。なお、ステップＳ１００４の動作は、ステップＳ３０６の動作より先に実行されてもよい。

つぎに、図４のステップＳ３０７〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部９０７がバッファを切り替える。

その後、スケジュール部９０７が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ１００５）、処理が完了していた場合（ステップＳ１００５；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ１００５；ＮＯ）、スケジュール部９０７は、ステップＳ１００２へリターンし、次の分割データに対する処理を実行する。

また、図１９に示すように、ＥＰＤ１０３への書換処理の最中にバッファ＃０または＃１へのコピー処理および次回の書換用データのもととなるデータに対する前処理が終わると、電源制御部９０２にこのコピー処理および前処理の終了が通知される。これに対し、電源制御部９０２は、図１８に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２の電源をオフにする（ステップＳ１０１１）。これにより、書換処理中にメインメモリ１０２の消費電力を削減することができる。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

また、前処理は、次回の書き換えに必要なＷａｖｅｆｏｒｍの内部メモリ１０７へのコピーであってもよい。さらに、前処理は、次回の書換用データを準備するための処理でなくてもよい。たとえば描画関連処理以外の処理で、情報処理装置１００でこの先行う必要がある処理あるいは行う確率が高い処理が存在する場合、その処理を上述した前処理の代わりにコピー処理と並行して実行してもよい。その場合、コピー処理に重ねる処理は、処理量の比較的大きい処理を分割した処理であってもよいし、処理量の比較的小さい処理を集めた処理であってもよい。

また、図１７〜図１９では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、これまでの実施の形態でも説明してきたように、部分書換の場合や、内部メモリに書換用データが収まりデータ分割の必要のない場合や、画面上の異なる箇所へ独立した部分書換処理でＥＰＤコントローラの並列部分書換を利用する場合も、同様の処理によって実現可能である。

また、実施の形態４では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態５）
つぎに、実施の形態５にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態５では、ＥＰＤ制御装置（スケジューラ）は、実施の形態４と同様に、コピー処理を行っている間に前処理を並行して実行する。ただし、実施の形態４では、現在の書換用データに対するコピー処理に次回の書換用データに対する前処理を重ねたが、実施の形態５では、現在の書換用データに対するコピー処理に現在の書換用データに対する前処理を重ねる。これによれば、書換用データの前処理による遅延をコピー処理で隠蔽することができる。

実施の形態５にかかる情報処理装置の基本的な構成は、図１に示した情報処理装置１００と同様であってよい。また、実施の形態５にかかるＥＰＤ制御装置（スケジューラ）の基本的な構成は、図１６に示したＥＰＤ制御装置（スケジューラ）９０１と同様であってよい。

図２０は、実施の形態５にかかるＥＰＤ制御装置（スケジューラ）９０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。図２０に示すように、現在の書換用データに対する前処理の少なくとも一部を同書換用データに対するコピー処理の実行期間中に並行して実行してもよい。これにより、書換用データに対する前処理の少なくとも一部をコピー処理で隠蔽することができる。たとえば、図２０に示す例では、複数に分割された書換用データのもととなるデータのうち２番目以降のデータがコピー処理に重ねられている。そのため、分割されたデータのうち２番目以降のデータに対する前処理が隠匿されている。なお、図２０に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。また、図２０に示すように、コピー処理の間のアイドル状態の期間中にメインメモリ１０２の電源オフに加え、バス１０９の動作周波数を落としてもよい。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２の電源をオフにしつつ、現在の書換用データの前処理の少なくとも一部をコピー処理で隠蔽するＥＰＤ制御装置（スケジューラ）９０１の処理フローの具体例を図２１および図２２に示す。なお、図２１において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図１８に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）９０１のスケジュール部９０７に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、図４のステップＳ３０１と同様の動作を実行して、メインメモリ１０２の電源がオンされる。

つぎに、データサイズ調整部９０３が、メインメモリ１０２上の現在の書換用データのもとになるデータを複数の分割データに分割する（ステップＳ１２０１）。つづいて、前処理指示部９０６が、実行する必要がある前処理が存在する場合、その前処理の実行をアクセラレータ１１１に指示する（ステップＳ１２０２）。

つぎに、図４のステップＳ３０３と同様の動作によって、データコピー部９０４が、複数の分割データの先頭の分割データを内部メモリ１０７上のバッファ＃０にコピーした後、内部メモリ１０７上のバッファ＃０へのコピー処理および現在の書換用データのもとになるデータに対する前処理の完了を待機する（ステップＳ１２０３）。なお、実行すべきコピー処理または前処理がなければ、当然その完了を待たなくてよい。

コピー処理および前処理が完了すると、つぎに、図４のステップＳ３０５およびＳ３０６と同様の動作によって、メインメモリ１０２の電源がオンになっていなければ電源制御部９０２がメインメモリ１０２の電源をオンにし、また、コピー処理が完了していない次の分割データがまだ存在する場合、データコピー部９０４が、この分割データをバッファ＃１にコピーする。

つぎに、前処理指示部９０６が、実行する必要がある前処理が存在する場合、その前処理の実行をアクセラレータ１１１に指示する（ステップＳ１２０４）。ステップＳ１２０４の動作は、ステップＳ３０６の動作より先に実行されてもよい。

つぎに、図４のステップＳ３０７〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部９０７がバッファを切り替える。

その後、スケジュール部９０７が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ１２０５）、処理が完了していた場合（ステップＳ１２０５；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ１２０５；ＮＯ）、スケジュール部９０７は、ステップＳ１２０３へリターンし、次の分割データに対する処理を実行する。

また、図２２に示すように、ＥＰＤ１０３への書換処理の最中にバッファ＃０または＃１へのコピー処理および次回の書換用データのもととなるデータに対する前処理が終わると、電源制御部９０２にこのコピー処理および前処理の終了が通知される。これに対し、電源制御部９０２は、図２１に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２を電源オフにする（ステップＳ１２１１）。これにより、書換処理中にメインメモリ１０２の消費電力を削減することができる。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

また、図２０〜図２２では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、これまでの実施の形態でも説明してきたように、部分書換の場合や、内部メモリに書換用データが収まりデータ分割の必要のない場合や、画面上の異なる箇所へ独立した部分書換処理でＥＰＤコントローラの並列部分書換を利用する場合も、同様の処理によって実現可能である。

また、実施の形態５では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態６）
つぎに、実施の形態６にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

上述した実施の形態では、内部メモリ１０７上のバッファが２つである場合を例示したが、実施の形態６では、内部メモリ１０７上のバッファが１つである場合を例示する。

実施の形態６における情報処理装置とＥＰＤ制御装置（スケジューラ）との基本的な構成は、図１および図２に示した情報処理装置１００およびＥＰＤ制御装置（スケジューラ）２０１と同様であるため、ここではそれを引用して、重複する説明を省略する。

図２３は、実施の形態６にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。図２３に示すように、内部メモリ１０７上のバッファが１つである場合、コピー処理と書換処理とが交互に実行される。その際、コピー処理の間のアイドル状態の期間中、すなわちＥＰＤ１０３に対する書換処理中に、メインメモリ１０２の電源がオフされる。このように、１つのバッファであっても、メインメモリ１０２での消費電力を低減することが可能である。なお、メインメモリ１０２の電源オフに加え、バス１０９の動作周波数を落としてもよい。

次に、１つのバッファを用いたＥＰＤ１０３の書換処理中にメインメモリ１０２を省電力モードに設定するＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図２４に示す。

図２４に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、データサイズ調整部２０３が、メインメモリ１０２上の書換用データを複数の分割データに分割する（ステップＳ１４０１）。

つぎに、電源制御部２０２が、メインメモリ１０２の電源がオンになっていない場合、以降のコピー処理に備えるため、電源制御装置１０４を利用してメインメモリ１０２の電源をオンにする（ステップＳ１４０２）。

つぎに、データコピー部２０４が、複数の分割データのうちコピー処理が完了していないもののなかから先頭の分割データを内部メモリ１０７にコピーするコピー処理を実行する（ステップＳ１４０３）。その後、データコピー部２０４は、内部メモリ１０７へのコピー処理が完了するまで待機する（ステップＳ１４０４）。

バッファ＃０へのコピー処理が完了すると、つぎに、電源制御部２０２が、メインメモリ１０２の電源をオフにする（ステップＳ１４０５）。これにより、書換処理中にメインメモリ１０２の電源をオフにすることができる。

つぎに、書換処理指示部２０５が、内部メモリ１０７内の分割データをもとにＥＰＤコントローラ１０８へ書換処理を指示し（ステップＳ１４０６）、その後、書換処理の完了を待機する（ステップＳ１４０７）。ステップ１４０５とステップＳ１４０６の順番は逆でもよい。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ１４０８）、処理が完了していた場合（ステップＳ１４０８；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ１４０８；ＮＯ）、スケジュール部２０６は、ステップＳ１４０２へリターンし、次の分割データに対する処理を実行する。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

また、図２３および図２４では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、画面の一部だけ書き換える場合も同様の処理によって実現可能である。また、内部メモリ１０７のバッファに、書換用データが収まりデータ分割の必要のない場合は、実施の形態１でも記載した場合と同様で、図２３の最初のコピー処理（１）と書換処理（１）のみが必要で、書換処理中に電源オフにすればいい。

また、実施の形態６では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態７）
つぎに、実施の形態７にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態７では、ＥＰＤ１０３の画面を部分的に複数個所書き換える場合を例示する。

実施の形態７における情報処理装置とＥＰＤ制御装置（スケジューラ）との基本的な構成は、図１および図２に示した情報処理装置１００およびＥＰＤ制御装置（スケジューラ）２０１と同様であるため、ここではそれを引用して、重複する説明を省略する。

図２５は、実施の形態７にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。図２５は、複数の書換用データをまとめて４つのデータグループを作成した場合の例を示す。なお、データグループとは、分割データと同様、データコピー部２０４が内部メモリ１０７へ一度にコピーするデータの単位である。ただし、これに限定されず、複数の書換用データをまとめて１つのデータグループを作成してもよい。データグループを作成する際、まとめ対象の書換用データの大きさによっては、１つの書換用データを１つのデータグループとしてもよい。また、各データグループのサイズは、たとえば内部メモリ１０７に２つのバッファを設ける場合には、この内部メモリ１０７の容量の半分に収まるようなサイズとしてもよい。

このようにデータグループにまとめて書換処理することで、書換処理の回数や書換処理に必要な前処理の回数を減らしたり、書換処理の並列実行をする場合にはその並列度を高めたりすることできる。

図２５に示すように、１つ以上の書換用データをまとめることで作成された１つ以上のデータグループに対する基本的な動作タイミングは、たとえば図３に示した分割された書換用データに対する動作タイミングと同様であってよい。なお、図２５では、データグループ（Ｇｒ１）に対するコピー処理の完了後、このデータグループ（Ｇｒ１）に含まれる書換処理（１）が実行される。また、書換処理（１）を実行中に、次のデータグループ（Ｇｒ２）に対するコピー処理が実行される。このような動作によっても、上述した実施の形態と同様に、コピー処理の間にメモリアクセスがなくなるアイドル状態の期間を作ることができるため、メインメモリ１０２の電源をオフにすることが可能となる。その結果、消費電力を低減することできる。また、図２５に示すように、コピー処理と書換処理を重ねることで、コピー処理による遅延を隠蔽することも可能となる。なお、メインメモリ１０２の電源オフに加え、バス１０９の動作周波数を落としてもよい。

次に、１つ以上の書換用データをまとめることで作成された４つのデータグループに対してＥＰＤ１０３への書換処理を実行中にメインメモリ１０２を省電力モードに設定するＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図２６および図２７に示す。なお、図２５において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図２６に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の複数の書換用データをもとにＥＰＤ１０３における複数の箇所を部分的に書き換えるようにリクエストすると、まず、図４のステップＳ３０１と同様の動作を実行して、以降のコピー処理に備えるため、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２の電源をオンにする。

つぎに、データサイズ調整部２０３が、メインメモリ１０２上の複数の書換用データをまとめて１つ以上（ここでは４つ）のデータグループを作成する（ステップＳ１６０１）。つぎに、データコピー部２０４が、複数のデータグループのうちの先頭のデータグループを内部メモリ１０７上のバッファ＃０にコピーするコピー処理を実行する（ステップＳ１６０２）。その後、図４のステップＳ３０４およびＳ３０５と同様の動作を実行して、バッファ＃０へのコピー処理の完了後にメインメモリ１０２の電源がオフになっていたらオンにする。

つづいて、コピー処理が完了していない次のデータグループがまだ存在する場合、データコピー部２０４が、このデータグループをバッファ＃１にコピーする（ステップＳ１６０３）。つづいて、図４のステップＳ３０７〜Ｓ３０９の動作と同様の動作を実行して、バッファ＃０に対するコピー処理の完了前に書換処理を実行するとともに、この書換処理の完了後にバッファを入れ換える。

その後、スケジュール部２０６が、全てのデータグループを書換処理し終えたか否か確認し（ステップＳ１６０４）、処理が完了していた場合（ステップＳ１６０４；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ１６０４；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次のデータグループに対する処理を実行する。

また、図２７に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図２６に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２の電源をオフにする（ステップＳ１６１１）。これにより、書換処理中にメインメモリ１０２の電源をオフにすることができる。

また、これまでの実施の形態のように、並列部分書換を利用する場合して書換処理を並列に行った場合のコピー処理中以外のアイドル状態の期間中にメインメモリ１０２の電源をオフにして省電力化する場合にも、適用可能であることは言うまでもない。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

また、実施の形態７では、上述の実施の形態４または５と同様に、コピー処理に対して次回または現在の書換用データをまとめることで作成されたデータグループに対する前処理を重ねてもよい。さらに、実施の形態７では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態８）
つぎに、実施の形態８にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態８では、たとえば実施の形態１の情報処理装置１００におけるバス１０９、ＥＰＤコントローラ１０８および内部メモリ１０７を、ＥＰＤ関連電力ドメインとした場合を例示する。その場合、ＥＰＤ１０３に対する書換処理中、ＳｏＣ１０１内のＥＰＤ関連電力ドメインのみに給電するように構成することが可能となる。それにより、ＳｏＣ１０１における他の部分への給電を停止することが可能となるため、消費電力のさらなる削減が可能となる。

図２８は、実施の形態８にかかる情報処理装置の概略構成例を示すブロック図である。なお、図２８において、図１と同様の構成については同一の符号を付し、その重複する説明を省略する。また、ＥＰＤ制御装置（スケジューラ）２０１の基本的な構成は、図２に示す構成と同様であるため、ここではそれを引用して、重複する説明を省略する。

図２８に示すように、実施の形態８にかかる情報処理装置１８００は、図１に示す情報処理装置１００と同様の構成を備える。ただし、情報処理装置１８００では、バス１０９、ＥＰＤコントローラ１０８および内部メモリ１０７が１つのＥＰＤ関連電力ドメイン１８１１として管理されている。電源制御装置１０５は、ＥＰＤ１０３に加え、ＥＰＤ関連電力ドメイン１８１１へ電力を供給する。電源制御装置１０４は、メインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の部分に対して電力を供給する。

図２９は、実施の形態８にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。なお、図２９に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。ただし、図２９と図３とでは、コピー処理の間のアイドル状態の期間中にメインメモリ１０２の電源オフに加え、ＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源をオフにする点が相違する。なお、メインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源オフに加え、バス１０９の動作周波数を落としてもよい。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源をオフにするＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図３０および図３１に示す。なお、図３０において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図３０に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、メインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源がオンされていない場合、以降のコピー処理に備えるため、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源をオンする（ステップＳ１９０１）。つぎに、図４のステップＳ３０２〜Ｓ３０４と同様の動作を実行して、先頭の分割データをバッファ＃０へコピーする。

バッファ＃０へのコピー処理が完了すると、つぎに、メインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源がオンされていない場合、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電源をオンする（ステップＳ１９０２）。つぎに、図４のステップＳ３０６〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部２０６がバッファを切り替える。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ１９０３）、処理が完了していた場合（ステップＳ１９０３；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ１９０３；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図３１に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図３０に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の電力をオフする（ステップＳ１９１１）。これにより、書換処理中にメインメモリ１０２およびＳｏＣ１０１におけるＥＰＤ関連電力ドメイン１８１１以外の部分での消費電力をさらに削減することができる。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。また、実施の形態８では、２つのバッファを使用する場合を例示したが、実施の形態６と同様に、１つのバッファを使用した場合でも実施可能である。

また、図２９〜図３１では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、画面の一部だけ書き換える場合も同様の処理によって実現可能である。また、この実施の形態で、これまでに説明した書換処理の並列処理をすることも当然可能である。さらに、ＥＰＤ１０３の画面を部分的に複数個所書き換えるような場合でも、実施の形態７と同様に、複数の書換用データを適切なサイズにまとめて複数のデータグループを作成することで実施可能である。

また、実施の形態８では、上述の実施の形態４または５と同様に、コピー処理に対して次回または現在の書換用データをまとめることで作成されたデータグループに対する前処理を重ねてもよい。さらに、実施の形態８では、ＥＰＤコントローラ１０８がＳｏＣ１０１に内蔵された構成を例示したが、これに限らず、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた構成であってもよい。

（実施の形態９）
つぎに、実施の形態９にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態９では、たとえば実施の形態１の情報処理装置１００におけるＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされた場合を例示する。

図３２は、実施の形態９にかかる情報処理装置２１００の概略構成例を示すブロック図である。なお、図３２において、図１と同様の構成については同一の符号を付し、その重複する説明を省略する。また、ＥＰＤ制御装置（スケジューラ）２０１の基本的な構成は、図２に示す構成と同様であるため、ここではそれを引用して、重複する説明を省略する。

図３２に示すように、実施の形態９にかかる情報処理装置２１００は、図１に示す情報処理装置１００と同様の構成において、ＥＰＤコントローラ１０８がＳｏＣ１０１に対して外付けされたＥＰＤコントローラ２１０３に置き換えられている。また、内部メモリ１０７は、ＥＰＤコントローラ２１０３内部に配置されている。この内部メモリ１０７は、ＥＰＤコントローラ２１０３専用の外付けメモリであってもよい。

電源制御装置１０５は、ＥＰＤ１０３に加え、ＥＰＤコントローラ２１０３へ電力を供給する。電源制御装置１０４は、メインメモリ１０２およびＳｏＣ１０１に対して電力を供給する。

このような構成によれば、ＥＰＤ１０３に対する書換処理中に、電源制御装置１０５からＥＰＤコントローラ２１０３へ給電することが可能であるため、メインメモリ１０２に加えてＳｏＣ１０１全体の電源もオフにすることができる。ただし、電源制御装置１０５と各デバイス等との対応付けは、図３２に示す構成に限られるものではない。

図３３は、実施の形態９にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。なお、図３３に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。ただし、図３３と図３とでは、コピー処理の間のアイドル状態の期間中にメインメモリ１０２の電源オフに加え、ＳｏＣ１０１の電源をオフにする点が相違する。

次に、ＥＰＤ１０３の書換処理中にメインメモリ１０２およびＳｏＣ１０１の電源をオフにするＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図３４および図３５に示す。なお、図３４において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図３４に示すように、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、まず、メインメモリ１０２およびＳｏＣ１０１の電源がオンされていない場合、以降のコピー処理に備えるため、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２およびＳｏＣ１０１の電源をオンする（ステップＳ２２０１）。つぎに、図４のステップＳ３０２〜Ｓ３０４と同様の動作を実行して、先頭の分割データをバッファ＃０へコピーする。

バッファ＃０へのコピー処理が完了すると、つぎに、メインメモリ１０２およびＳｏＣ１０１の電源がオンされていない場合、電源制御部２０２が、電源制御装置１０４を利用してメインメモリ１０２およびＳｏＣ１０１の電源をオンする（ステップＳ２２０２）。つぎに、図４のステップＳ３０６〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部２０６がバッファを切り替える。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ２２０３）、処理が完了していた場合（ステップＳ２２０３；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ２２０３；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図３５に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図３４に示す動作とは独立して、電源制御装置１０４を使ってメインメモリ１０２およびＳｏＣ１０１の電力をオフする（ステップＳ２２１１）。これにより、書換処理中にメインメモリ１０２およびＳｏＣ１０１での消費電力を削減することができる。

なお、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。また、実施の形態９では、２つのバッファを使用する場合を例示したが、実施の形態６と同様に、１つのバッファを使用した場合でも実施可能である。

また、図３３〜図３５では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、画面の一部だけ書き換える場合も同様の処理によって実現可能である。さらに、ＥＰＤ１０３の画面を部分的に複数個所書き換えるような場合でも、実施の形態７と同様に、複数の書換用データを適切なサイズにまとめて複数のデータグループを作成することで実施可能である。

また、実施の形態９では、上述の実施の形態４または５と同様に、コピー処理に対して次回または現在の書換用データをまとめることで作成されたデータグループに対する前処理を重ねてもよい。

（実施の形態１０）
つぎに、実施の形態１０にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

実施の形態１０では、上述した実施の形態９における情報処理装置２１００と同様の構成に対し、ＥＰＤ専用メモリが追加された場合を例示する。その場合、上述した実施の形態においてメインメモリ１０２上に置かれていた書換用データは、一旦、ＥＰＤ専用メモリに置かれた後、書換処理に用いられてもよいし、直接、ＥＰＤ専用メモリに置かれてもよい。

図３６は、実施の形態１０にかかる情報処理装置２４００の概略構成例を示すブロック図である。なお、図３６において、図３２と同様の構成については同一の符号を付し、その重複する説明を省略する。また、ＥＰＤ制御装置（スケジューラ）２０１の基本的な構成は、図２に示す構成と同様であるため、ここではそれを引用して、重複する説明を省略する。ただし、実施の形態１０では、ＥＰＤ制御装置（スケジューラ）２０１は、ＥＰＤコントローラ２１０３上で実行される処理である。

図３６に示すように、実施の形態１０にかかる情報処理装置２４００は、図３２に示す情報処理装置２１００と同様の構成において、ＥＰＤコントローラ２１０３に対してＥＰＤ専用メモリ２４１２が外付けされた構成を有する。このＥＰＤ専用メモリ２４１２には、ＥＰＤ１０３の書換処理を行う前に、メインメモリ１０２に置かれていた書換用データがデータ転送される。

ＥＰＤ専用メモリ２４１２は、ＭＲＡＭのような不揮発性のメモリである。ただし、これに限定されず、ＤＲＡＭのような揮発性のメモリであってもよい。

電源制御装置１０５は、ＥＰＤ１０３およびＥＰＤコントローラ２１０３に加え、ＥＰＤ専用メモリ２４１２へ電力を供給する。電源制御装置１０４は、メインメモリ１０２およびＳｏＣ１０１に対して電力を供給する。ただし、ＥＰＤコントローラ２１０３およびＥＰＤ専用メモリ２４１２への給電は、電源制御装置１０４が行ってもよい。

このような構成によれば、ＥＰＤ１０３に対する書換処理中に、電源制御装置１０５からＥＰＤコントローラ２１０３へ給電することが可能であるため、メインメモリ１０２に加えてＳｏＣ１０１全体の電源もオフにすることができる。また、ＥＰＤ専用メモリ２４１２にＭＲＡＭのような不揮発性のメモリを用いた場合には、ＥＰＤ専用メモリ２４１２の電源をオフにすることもできる。

図３７は、実施の形態１０にかかるＥＰＤ制御装置（スケジューラ）２０１によってスケジュールされた動作タイミングの一例を示すタイミングチャートである。なお、図３７に示す基本的な動作タイミングは、図３に示した動作タイミングと同様であってよい。ただし、図３７と図３とでは、コピー処理の間のアイドル状態の期間中にＥＰＤ専用メモリ２４１２の電源をオフにする点が相違する。なお、ＥＰＤ専用メモリ２４１２の電源オフに加え、メインメモリ１０２およびＳｏＣ１０１の電源をオフにしてもよい。

次に、ＥＰＤ１０３の書換処理中にＥＰＤ専用メモリ２４１２の電源をオフにするＥＰＤ制御装置（スケジューラ）２０１の処理フローの具体例を図３８および図３９に示す。なお、図３８において、図４と同様の動作については、そのステップを引用することで、重複する説明を省略する。

図３８に示す動作は、たとえば、アプリケーションやミドルウェアやＯＳが、ＥＰＤ制御装置（スケジューラ）２０１のスケジュール部２０６に、メインメモリ１０２上の書換用データをもとにＥＰＤ１０３を１回書き換えるようにリクエストすると、書換用データがメインメモリ１０２からＥＰＤ専用メモリ２４１２へ転送された後に開始される。なお、ＥＰＤ専用メモリ２４１２がＭＲＡＭなどの不揮発性のメモリである場合、ＥＰＤ専用メモリ２４１２へ書換用データを事前に転送しておいて、ＥＰＤ専用メモリ２４１２の電源をオフにしておいてもよい。

図３８に示す動作では、まず、ＥＰＤ専用メモリ２４１２の電源がオンされていない場合、以降のコピー処理に備えるため、電源制御部２０２が、電源制御装置１０５を利用してＥＰＤ専用メモリ２４１２の電源をオンにする（ステップＳ２５０１）。つぎに、図４のステップＳ３０２〜Ｓ３０４と同様の動作を実行して、先頭の分割データをバッファ＃０へコピーする。ただし、分割データの格納元は、メインメモリ１０２ではなく、ＥＰＤ専用メモリ２４１２である。これは、以降の動作でも同様である。

バッファ＃０へのコピー処理が完了すると、つぎに、ＥＰＤ専用メモリ２４１２の電源がオンされていない場合、電源制御部２０２が、電源制御装置１０５を利用してＥＰＤ専用メモリ２４１２の電源をオンする（ステップＳ２５０２）。つぎに、図４のステップＳ３０６〜Ｓ３０９と同様の動作を実行することで、次の分割データに対する書換処理の完了後、スケジュール部２０６がバッファを切り替える。

その後、スケジュール部２０６が、全ての分割データを書換処理し終えたか否か確認し（ステップＳ２５０３）、処理が完了していた場合（ステップＳ２５０３；ＹＥＳ）、本動作を終了する。一方、書換処理が完了していない場合（ステップＳ２５０３；ＮＯ）、スケジュール部２０６は、ステップＳ３０４へリターンし、次の分割データに対する処理を実行する。

また、図３９に示すように、ＥＰＤ１０３への書換処理の最中にバッファへのコピー処理が終わると、電源制御部２０２にこのコピー処理の終了が通知される。これに対し、電源制御部２０２は、図３８に示す動作とは独立して、電源制御装置１０５を使ってＥＰＤ専用メモリ２４１２の電力をオフする（ステップＳ２５１１）。これにより、書換処理中にＥＰＤ専用メモリ２４１２での消費電力を削減することができる。

なお、メインメモリ１０２およびＥＰＤ専用メモリ２４１２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２およびＥＰＤ専用メモリ２４１２の電源を落とす代わりに、それぞれが備えるセルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。また、実施の形態１０では、２つのバッファを使用する場合を例示したが、実施の形態６と同様に、１つのバッファを使用した場合でも実施可能である。

また、図３７〜図３９では、ＥＰＤ１０３の画面全体を書き換える場合を例示したが、画面の一部だけ書き換える場合も同様の処理によって実現可能である。さらに、ＥＰＤ１０３の画面を部分的に複数個所書き換えるような場合でも、実施の形態７と同様に、複数の書換用データを適切なサイズにまとめて複数のデータグループを作成することで実施可能である。

また、実施の形態１０では、上述の実施の形態４または５と同様に、コピー処理に対して次回または現在の書換用データをまとめることで作成されたデータグループに対する前処理を重ねてもよい。

（実施の形態１１）
つぎに、実施の形態１１にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

上述した実施の形態では、情報処理装置が電子ペーパなどの表示装置である場合を例示したが、これらに限定されるものではない。たとえば上述した情報処理装置は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）やインターネットなどのネットワークを介した通信を実現するネットワーク装置などであってもよい。その場合、ＥＰＤ１０３に対する書換処理は、ネットワークに対する送信処理および受信処理の少なくとも一方に置き換えることができる。

図４０は、実施の形態１１にかかる情報処理装置の概略構成例を示すブロック図である。なお、実施の形態１１では、情報処理装置として無線ＬＡＮ装置を適用した場合を例に挙げる。ただし、無線ＬＡＮ装置の代わりに、有線ＬＡＮ装置が適用されてもよい。また、図４０において、図１と同様の構成については同一の符号を付し、その重複する説明を省略する。

図４０に示すように、実施の形態１１にかかる情報処理装置２７００は、図１に示す情報処理装置１００と同様の構成において、ＳｏＣ１０１内のＥＰＤコントローラ１０８が無線ＬＡＮコントローラ２７０８に置き換えられ、アクセラレータ１１１が省略されたた構成を備える。無線ＬＡＮコントローラ２７０８の接続先は、ＥＰＤ１０３の代わりに、無線ＬＡＮである。ただし、情報処理装置２７００は、ＥＰＤ１０３などの表示装置を備えてもよい。また、情報処理装置２７００では、電源制御装置１０５が省略されている。メインメモリ１０２およびＳｏＣ１０１への給電は、電源制御装置１０４によって行われる。

また、図４１は、実施の形態１１にかかる無線ＬＡＮ制御装置（スケジューラ）２８０１の概略構成例を示すブロック図である。無線ＬＡＮ制御装置（スケジューラ）２８０１は、ＣＰＵ１０６上で動作するＯＳのデバイスドライバなどであってよい。また、図４１において、図２と同様の構成については同一の符号を付し、その重複する説明を省略する。

図４１に示すように、無線ＬＡＮ制御装置（スケジューラ）２８０１は、図２に示すＥＰＤ制御装置（スケジューラ）２０１と同様に、スケジュール部２０６、電源制御部２０２、データサイズ調整部２０３およびデータコピー部２０４を備える。また、無線ＬＡＮ制御装置（スケジューラ）２８０１は、ＥＰＤ制御装置（スケジューラ）２０１における書換処理指示部２０５に代えて、データ送受信部２８０５を備える。

スケジュール部２０６は、情報処理装置２７００上で動作するアプリケーションやミドルウェアやＯＳなどから例えばデータの送信を指示されると、電源制御部２０２、データサイズ調整部２０３、データコピー部２０４およびデータ送受信部２８０５を連携動作させることで、メインメモリ１０２上にある送信用データを複数に分割し、分割した送信用データを順々に内部メモリ１０７の２枚のバッファ＃０および＃１へ交互にコピーし、無線ＬＡＮコントローラ２７０８に対してバッファ＃０または＃１から送信用データの送信処理を行うようにスケジューリングする。送信処理中は、バッファ＃０および＃１を備える内部メモリ１０７の電源をオンにしておく必要がある。ただし、その際の消費電力やアクセス時間などのアクセスペナルティはメインメモリ１０２のそれに対して小さく抑えられる。一方で、この期間中は、不揮発メモリを利用しているメインメモリ１０２の電源をオフにすることができる。これらから、トータルの消費電力を削減することが可能になる。

この送信処理時の動作は、受信処理についても処理フローを逆にすることで同様に適用可能である。すなわち、受信処理を内部メモリ１０７の２つのバッファを利用して行い、バッファへのデータの受信後は順々にメインメモリ１０２上に受信データをコピーする。そのため、コピー処理中以外は、受信処理中であってもメインメモリ１０２の電源をオフにすることができる。そのため、トータルの消費電力を削減することが可能になる。

なお、実施の形態１１では、内部メモリ１０７をＳｏＣ１０１内に配置したが、これに限られず、無線ＬＡＮコントローラ２７０８内に配置してもよい。また、実施の形態１１では、無線ＬＡＮコントローラ２７０８をＳｏＣ１０１内に配置したが、これに限られず、外付けの無線ＬＡＮコントローラを用いてもよい。

また、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

（実施の形態１２）
つぎに、実施の形態１２にかかる制御装置（スケジューラ）、情報処理装置、コントローラ、その制御方法およびプログラムを、図面を用いて詳細に説明する。

上述した実施の形態にかかる情報処理装置は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのグラフィックアクセラレータであってもよい。

図４２は、実施の形態１２にかかる情報処理装置の概略構成例を示すブロック図である。なお、実施の形態１２では、情報処理装置として、画像処理やＧＰＧＰＵ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ ＧＰＵ）などの用途で利用されるＧＰＵなどの重い演算処理をオフロードするためのアクセラレータを適用した場合を例に挙げる。ただし、これに限定されず、ＥＰＤなどの表示装置を備えた携帯型の情報端末であってもよいし、表示装置が無い、消費電力の削減が大きな課題になっているスーパーコンピュータのＰＥ（Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔ）などであってもよい。

図４２に示すように、実施の形態１２にかかる情報処理装置２９００は、図１に示す情報処理装置１００と同様の構成において、ＳｏＣ１０１内のＥＰＤコントローラ１０８がＧＰＵ２９０３に置き換えられ、アクセラレータ１１１が省略された構成を備える。また、情報処理装置２９００では、電源制御装置１０５が省略されるとともに、内部メモリ１０７がＧＰＵ２９０３内部に配置されている。メインメモリ１０２およびＳｏＣ１０１への給電は、電源制御装置１０４によって行われる。図４２ではアクセラレータを省略しているが、アクセラレータが別途あってもよい。

また、図４３は、実施の形態１２にかかるＧＰＵ制御装置（スケジューラ）３００１の概略構成例を示すブロック図である。ＧＰＵ制御装置（スケジューラ）３００１は、ＣＰＵ１０６上で動作するＯＳのデバイスドライバやアプリケーションプログラム、あるいはＧＰＵ２９０３上で動作するアプリケーションプログラムなどであってよい。図４３において、図２と同様の構成については同一の符号を付し、その重複する説明を省略する。

図４３に示すように、ＧＰＵ制御装置（スケジューラ）３００１は、図２に示すＥＰＤ制御装置（スケジューラ）２０１と同様に、スケジュール部２０６、電源制御部２０２、データサイズ調整部２０３およびデータコピー部２０４を備える。また、ＧＰＵ制御装置（スケジューラ）３００１は、ＥＰＤ制御装置（スケジューラ）２０１における書換処理指示部２０５に代えて、演算指示部３００５を備える。

スケジュール部２０６は、情報処理装置２９００上で動作するアプリケーションやミドルウェアやＯＳなどから例えば情報処理装置２９００上での演算処理のオフロードを指示されると、電源制御部２０２、データサイズ調整部２０３、データコピー部２０４および演算指示部３００５を連携動作させることで、メインメモリ１０２上にある演算の入力データを複数に分割し、分割した入力データを順々に内部メモリ１０７の２枚のバッファ＃０および＃１へ交互にコピーし、ＧＰＵ２９０３に対してバッファ＃０または＃１から入力データの演算処理を行うようにスケジューリングする。そのため、コピー処理中でなければ、演算処理中であっても不揮発メモリを利用しているメインメモリ１０２の電源をオフにすることができる。その結果、消費電力を削減することが可能になる。

さらに、ＧＰＧＰＵに対応したアプリケーションのなかには、メインメモリと内部メモリのデータ授受のオーバヘッド削減のために、メインメモリと内部メモリとの間のデータ転送を極端に少なくするか、あるいは、データ転送は最初と最後の１回で、演算は内部メモリ上のみで行うという工夫をすることで高速実行するものがある。そのようなアプリケーションではメモリアクセスをしている時間は少ない。そのため、メモリアクセス中以外はメインメモリ１０２の電源をオフにすることが可能になる効果は大きい。また、ハイパフォーマンスコンピューティングやクラウドの分野では、処理するデータ量が多いので、未処理の分割データがメインメモリ１０２の電源をオフにしても消えないのは大きな利点である。なお、この演算処理時の動作は、演算結果をメインメモリ１０２へ戻す際の処理に対しても同様に適用することができる。

なお、実施の形態１２では、内部メモリ１０７をＧＰＵ２９０３内に配置したが、これに限られず、ＳｏＣ１０１内であってＧＰＵ２９０３外に配置してもよい。また、実施の形態１２では、ＧＰＵ２９０３をＳｏＣ１０１内に配置したが、これに限られず、外付けのＧＰＵを用いてもよい。

また、メインメモリ１０２としてＤＲＡＭなどの揮発性のメモリを用いた場合、メインメモリ１０２の電源を落とす代わりに、セルフリフレッシュモードなどのメモリのデータを保持しつつ省電力化が可能な省電力モードを利用すればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００，１８００，２１００，２４００，２７００，２９００…情報処理装置、１０１…ＳｏＣ、１０２…メインメモリ、１０３…ＥＰＤ、１０４，１０５…電源制御装置、１０６…ＣＰＵ、１０７…内部メモリ、１０８…ＥＰＤコントローラ、１０９…バス、１１０…メモリコントローラ、１１１…アクセラレータ、２０１，９０１…ＥＰＤ制御装置（スケジューラ）、２０２，９０２…電源制御部、２０３，９０３…データサイズ調整部、２０４，９０４…データコピー部、２０５，９０５…書換処理指示部、２０６，９０７…スケジュール部、９０６…前処理指示部、１８１１…ＥＰＤ関連電力ドメイン、２１０３…ＥＰＤコントローラ、２４１２…ＥＰＤ専用メモリ、２８０１…無線ＬＡＮ制御装置（スケジューラ）、２８０５…データ送受信部、２９０３…ＧＰＵ、３００１…ＧＰＵ制御装置（スケジューラ）、３００５…演算指示部

Claims (20)

1. 第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーするデータコピー部と、
   前記第２メモリにコピーされた前記データの処理を前記第１データ処理部に指示するデータ処理指示部と、
   前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える電力制御部と、
   を備え、
   前記データコピー部は、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに保存されている未処理のデータを前記第２メモリにコピーし、
   前記電力制御部は、前記第１メモリから前記第２メモリへの前記データのコピーが完了した後に、前記第１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、
   前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
   前記第２電力は、前記第１電力よりも低い電力である
   制御装置。
2. 前記データ処理指示部は、前記第１データ処理部による前記第２メモリにコピーされた前記データに対する処理の実行中に、前記第１メモリへのアクセスを伴う処理を実行する第２データ処理部に該処理を実行することを指示し、
   前記電力制御部は、前記第１メモリから前記第２メモリへの前記データのコピー、および、前記第２データ処理部による前記処理が完了した後に、前記第１メモリに供給される電力を前記第１電力から前記第２電力に切り替える
   請求項１に記載の制御装置。
3. 第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーするデータコピー部と、
   前記予め定められた領域にコピーされた前記データの処理を前記第１データ処理部に指示するデータ処理指示部と、
   前記第１データ処理部による前記予め定められた領域にコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える電力制御部と、
   を備え、
   前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
   前記第２電力は、前記第１電力よりも低い電力である
   制御装置。
4. 第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーするデータコピー部と、
   前記第２メモリにコピーされた前記第１データに対する第１処理を第１データ処理部に指示する第１データ処理指示部と、
   前記第１メモリに記憶された第２データに対する第２処理を第３データ処理部に指示する第２データ処理指示部と、
   前記第１データのコピーおよび前記第２処理のうち少なくとも一方を実行する前に、前記前１メモリに供給される電力を第２電力から第１電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われている場合は前記第２処理が終了した後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われていない場合は前記第１データのコピー完了後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替える電力制御部と、
   を備え、
   前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、
   前記第２電力は、前記第１電力よりも低い電力である
   制御装置。
5. 第１データと該第１データとは異なる第２データとを１つのデータに統合するデータ統合部をさらに備え、
   前記データコピー部は、前記データ統合部で統合された前記第１および第２データを含むデータを前記第２メモリの前記予め定められた領域にコピーする
   請求項１〜３のいずれか一項に記載の制御装置。
6. 第１メモリに記憶されたデータを第１データおよび第２データに分割するデータ分割部をさらに備え、
   前記データコピー部は、前記第１データまたは前記第２データをそれぞれ前記第２メモリの前記予め定められた領域へコピーする
   請求項１〜３のいずれか一項に記載の制御装置。
7. 前記第１メモリは、不揮発性のメモリであり、
   前記電力制御部は、前記第１メモリへの電力供給を遮断した際の電力を前記第２電力とする
   請求項１〜４のいずれか一項に記載の制御装置。
8. 前記第１メモリは、省電力モードを備えた揮発性のメモリであり、
   前記電力制御部は、前記省電力モードでの電力を前記第２電力とする
   請求項１〜４のいずれか一項に記載の制御装置。
9. 前記第１データ処理部は、電子ペーパコントローラである請求項１〜４のいずれか一項に記載の制御装置。
10. 前記第２メモリは、前記第１メモリよりも容量が小さいメモリである請求項１〜３のいずれか一項に記載の制御装置。
11. 請求項１、３または４に記載の制御装置と、
    前記第１データ処理部と、
    前記第１メモリと、
    前記第２メモリと、
    を備える情報処理装置。
12. 第１メモリに記憶された第１データに対する処理を、前記第１メモリよりも消費電力が低い第２メモリへ前記第１データをコピーする第１処理と、前記第２メモリへコピーされた前記第１データに対する第２処理とに置き換えることで、前記第１メモリへのアクセスが発生している期間を低減させるとともに、前記第１メモリへのアクセスが発生していない期間中は、前記第１メモリに供給される電力を第１電力から該第１電力よりも低い電力である第２電力に切り替える
    情報処理装置。
13. 第１メモリに記憶された第１データに対する処理を、前記第１メモリよりも消費電力が低い第２メモリへ前記第１データをコピーする第１処理と、前記第１処理の完了後に前記第２メモリへコピーされた前記第１データに対する第２処理とに置き換えることで、前記第１メモリへのアクセスが発生している期間を低減させるとともに、前記第１メモリへのアクセスが発生していない期間中は、前記第１メモリに供給される電力を第１電力から該第１電力よりも低い電力である第２電力に切り替える
    情報処理装置。
14. 第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーされたデータの処理をデータ処理部に指示する制御装置が実行する制御方法であって、
    前記データ処理部で処理されるデータを前記第１メモリから前記第２メモリにコピーし、
    前記第２メモリにコピーされた前記データの処理を前記データ処理部に指示し、
    前記データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに保存されている未処理のデータを前記第２メモリにコピーし、
    前記データ処理部による前記第２メモリにコピーされた前記データに対する処理中であって前記第１メモリから前記第２メモリへデータがコピーされていない期間中に、前記第１メモリに供給される電力を第１電力から該第１電力よりも低い第２電力に切り替える
    ことを含み、
    前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    制御方法。
15. 第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーされたデータの処理をデータ処理部に指示する制御装置が実行する制御方法であって、
    第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーし、
    前記予め定められた領域にコピーされた前記データの処理を前記第１データ処理部に指示し、
    前記第１データ処理部による前記予め定められた領域にコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える
    ことを含み、
    前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    制御方法。
16. 第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーされたデータの処理をデータ処理部に指示する制御装置が実行する制御方法であって、
    第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーし、
    前記第２メモリにコピーされた前記第１データに対する第１処理を第１データ処理部に指示し、
    前記第１メモリに記憶された第２データに対する第２処理を第３データ処理部に指示し、
    前記第１データのコピーおよび前記第２処理のうち少なくとも一方が実行されている場合、前記前１メモリに供給される電力を第２電力から第１電力に切り替える
    ことを含み、
    前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    制御方法。
17. 第１メモリ上のデータの処理をデータ処理部で行うコンピュータを機能させるためのプログラムであって、
    前記データ処理部で処理されるデータを前記第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーし、
    前記第２メモリにコピーされた前記データの処理を前記データ処理部に指示し、
    前記データ処理部による前記第２メモリにコピーされた前記データに対する処理中に、前記第１メモリに保存されている未処理のデータを前記第２メモリにコピーし、
    前記データ処理部による前記第２メモリにコピーされた前記データに対する処理中であって前記第１メモリから前記第２メモリへデータがコピーされていない期間中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える
    ことを前記コンピュータに実行させ、
    前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    プログラム。
18. 第１メモリ上のデータの処理をデータ処理部で行うコンピュータを機能させるためのプログラムであって、
    第１データ処理部で処理されるデータを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーし、
    前記予め定められた領域にコピーされた前記データの処理を前記第１データ処理部に指示し、
    前記第１データ処理部による前記予め定められた領域にコピーされた前記データに対する処理中に、前記第１メモリに供給される電力を第１電力から第２電力に切り替える
    ことを前記コンピュータに実行させ、
    前記第１電力は、前記第１メモリから前記第２メモリへデータをコピーする際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    プログラム。
19. 第１メモリ上のデータの処理をデータ処理部で行うコンピュータを機能させるためのプログラムであって、
    第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリにコピーし、
    前記第２メモリにコピーされた前記第１データに対する第１処理を第１データ処理部に指示し、
    前記第１メモリに記憶された第２データに対する第２処理を第３データ処理部に指示し、
    前記第１データのコピーおよび前記第２処理のうち少なくとも一方が実行されている場合、前記前１メモリに供給される電力を第２電力から第１電力に切り替える
    ことを前記コンピュータに実行させ、
    前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    プログラム。
20. 第１データを第１メモリから該第１メモリよりも消費電力が低い第２メモリの予め定められた領域にコピーし、
    前記第２メモリの前記予め定められた領域にコピーされた前記第１データに対する第１処理を指示し、
    前記第１メモリに記憶された前記第１データよりも大きなサイズの第２データに対する第２処理を指示し、
    前記第１データのコピーおよび前記第２処理のうち少なくとも一方を実行する前に、前記前１メモリに供給される電力を第２電力から第１電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われている場合は前記第２処理が終了した後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替え、前記第１データのコピー完了後に前記第２処理が行われていない場合は前記第１データのコピー完了後に前記前１メモリに供給される電力を前記第１電力から前記第２電力に切り替える
    制御装置であって、
    前記第１電力は、前記第１または第２データを前記第１メモリから読み出す際に前記第１メモリに供給される電力であり、
    前記第２電力は、前記第１電力よりも低い電力である
    制御装置。

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