JP2015018379A - プログラム、及び情報処理装置 - Google Patents
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Abstract
【解決手段】プロセッサが周辺バスを介してデータとともに記憶装置に設定し、当該記憶装置に接続されたアクセラレータによって実行されるプログラムであって、プログラムは、複数の部品プログラムを含み、データは、少なくとも、前記部品プログラムの実行順序を示すシナリオデータと、前記複数の部品プログラムのうち最初に実行される部品プログラムに対する入力データと、シナリオインデックスの初期値とを含み、アクセラレータに、シナリオインデックスの初期値に従って実行すべき部品プログラムを特定する処理と、特定した部品プログラムに従った演算処理と、シナリオインデックスの値をインクリメントする処理と、インクリメントされたシナリオインデックスの値に応じて次の部品プログラムを特定する処理と、を少なくとも実行させる。
【選択図】図4
Description
がある。GPUは、画像表示に必要な演算を高速で行うことを主たる目的として設計されており、制御のための計算を得意としていない。また、通常、GPU自体は、通常OS(Operating System)で行われるようなリソース管理を行っていない。このため、ストリームコンピューティングのためにGPUが適用される場合には、以下のような手法の採用が一般的である。
情報処理装置、例えば、パーソナルコンピュータ、ワークステーションのような専用又は汎用のコンピュータ)に備えられた周辺バスに接続される。GPUが目的の計算を行うに当たっては、CPUがGPU用のプログラムのダウンロード(GPUへのプログラムの提供:プログラムマッピングともいう)と入出力データに係る設定(I/Oセットアップ)を行う。そして、CPUがGPUにダウンロードされたプログラムの実行を指示する。GPUは、指示に従ってプログラムの実行を開始し、目的の計算を行う。このようなハードウェア構成では、GPUは、CPUをメインプロセッサとした場合のコプロセッサとして機能する。
前記プログラムは、複数の部品プログラムを含み、前記データは、少なくとも、前記部品プログラムの実行順序を示すシナリオデータと、前記複数の部品プログラムのうち最初に実行される部品プログラムに対する入力データと、シナリオインデックスの初期値とを含み、
前記アクセラレータに、前記シナリオインデックスの初期値に従って実行すべき部品プログラムを特定する処理と、特定した部品プログラムに従った演算処理と、前記シナリオインデックスの値をインクリメントする処理と、インクリメントされたシナリオインデックスの値に応じて次の部品プログラムを特定する処理と、
を少なくとも実行させるプログラムである。
図1は、GPUを備える情報処理装置(コンピュータ)の構成例を示す図である。情報処理装置10として、例えば、パーソナルコンピュータ(PC),ワークステーションのような専用又は汎用のコンピュータを適用することができる。
ータ(GPU)用の専用バスを介して接続されても良い。
きのコプロセッサとして機能する。すなわち、GPU18は、CPU11の制御下で、例えば、所定の複数の演算からなるパイプライン処理を行う。
Processor)や、FPGA(Field Programmable Gate Array)を含むプログラマブルロ
ジックデバイス(PLD)を適用することができる。
次に、GPU18で実行される処理について説明する。図2は、GPU18で実行されるパイプライン処理のフローを模式的に示す図である。図2に示す処理パイプラインの例では、それぞれ異なる演算を行う3つのプログラムA,B及びCが、プログラムA→プログラムB→プログラムCの順でGPU18により実行される。プログラムA,B及びCのそれぞれの入力は、データa,b,c及びpとして定義され、プログラムA,B及びプログラムCのそれぞれの出力は、データd,e,f及びqとして定義される。
義される。このような入力データと出力データとの組を“スワップペア(swap pair)”
と呼ぶ。
オインデックス(scenario_index_out)とを含む。
クス値“0”(初期値)に従って、最初の部品プログラム、すなわちプログラムAの実行を開始する。
読み出したインデックス値“2”を確認し(02)、インデックス値“2”に応じたプログラムCの実行を開始する(03)。GPU18は、入力ポインタに従って入力データを取得する。このとき、GPU18は、アドレス“ADDR1”〜“ADDR3”から読み出されるプログラムBの出力データd,e,fを、入力データa,b,cとして扱う。
図5から図7は、図2及び図3に示したケースと異なる複数のプログラムのパッキング手法を模式的に示す図である。図5は、部品プログラム(カーネルプログラム)X及びYを用いた処理パイプラインの処理フロー例を示す。図5に示す例では、カーネルプログラムXを用いた処理が3回繰り返された結果がカーネルプログラムYに入力される。そして、カーネルプログラムYから出力されるデータが、処理パイプラインの最終結果として出力される。
次に、統合プログラムのシナリオ生成方法の一例について説明する。複数のGPU用プログラム(カーネルプログラム)を1つのプログラムにまとめる(統合プログラムを生成する)ために、以下の手順で、スワップペアを生成し、さらに、シナリオを生成する。
プログラム間に、或るプログラムから次のプログラムへの遷移を示す時刻番号を設定する。すなわち、複数のカーネルプログラムの実行順に従って、入出力(I/O)の接続に時刻番号を振る。図8の例を用いて説明すると、プログラム1とプログラム2の接続に関しては時刻番号“Time A”が設定され、その次の時刻である、プログラム2とプログラム3の接続に関しては時刻番号“Time B”が設定される。
次に、それぞれの時刻に関して、スワップペアが定義される。つまり、各時刻において、プログラム間で接続されている入出力(I/O)組が、すべて列挙される。すなわち、時刻番号“Time A”及び“Time B”のそれぞれに関して、例えば、“ペア名=[出力,入力],バッファサイズ”の書式で、スワップペアが定義される。ペアをなす出力のバッファサイズと入力のバッファサイズとは、上記した入出力アドレスの交換を考慮して同じとされる。具体的には、以下のようなスワップペアの定義がなされる。
Time A:Pair 1=[1.c, 2.a], N1 及びPair 2=[1.d, 2.b], N2
Time B:Pair 1=[1.c, 2.a], N3 及びPair 2=[1.d, 2.b], N4
次に、すべての入出力(I/O)のペアが入出力を得られるための最長の実行手順をシナリオとする。具体的には、時刻番号“Time A”では、プログラム1からプログラム2へ遷移し、時刻番号“Time B”では、プログラム2からプログラム3へ遷移している。これより、共通のプログラム2で時刻番号“Time A=[1→2]”と時刻番号“Time B=[2→3]”とを結ぶと、最長のフロー(1→2→3)が得られ、当該フローがシナリオとして決定される。このように、ステップ(3)では、最長の処理フローが得られるように、時刻番号を合成することによって統合プログラムのシナリオが生成される。
次に、スワップペアをなす入力及び出力を記憶するための記憶容量(バッファサイズ)に基づいて、時刻番号間のスワップペアをなす入力同士及び出力同士の合成を行う。すなわち、ステップ(1)で定義した時刻に対応するスワップペアのそれぞれに対して、その次の時刻のペアの大きいか等しいバッファサイズを持つものとグループ化し、新たなペア(合成ペアと呼ぶ)を作成する。バッファサイズが小さいと、入出力アドレスの交換(スワップ)によってデータが格納できなくなるからである。このとき、合成ペアのバッファサイズとして、合成ペアをなす2つのスワップペアのバッファサイズのうち、大きいバッファサイズが採用される。一度、合成したペア(合成ペアをなすスワップペア)は、再度、他のスワップペアとの合成に使われない。残った入力のペア(1.aと1.b)及び出力のペア(3.c及び3.d)はそのままとし、次のステップへ進む。
1’=Pair 1 ∪ Pair 3 = [c’, a’], N1”として定義され、スワップペア“Pair 2”
と“Pair 4”との集合が新たなスワップペア“Pair 2’=Pair 2 ∪ Pair 4 = [d’, b’], N2”として定義される。
次に、最初に実行されるプログラムの入力と、いずれかのスワップペアの入力との合成、及び最後に実行されるプログラムの出力と、いずれかのスワップペアの出力との合成を、各入力及び各出力のそれぞれの記憶容量(バッファサイズ)に基づいて試行する。すなわち、次に合成ペアの全てと残った入力ペア及び出力ペアとを新たな入出力(I/O)として、統合プログラムを定義する。このとき、ステップ(3)で作成したシナリオにおける、最初のプログラム(プログラム1)の入力と、合成ペアとが新たなペアを形成する場合において、入力側のバッファサイズが合成ペアのバッファサイズと等しいか小さい場合には、当該入力は合成ペアの入力と合成される。処理フロー中の最後に位置するプログラムに関しても、その出力が合成ペアと等しいか小さい場合には、当該出力は合成ペアの出力と合成される。このとき、合成は1つの入力に関して1回のみ可能である。
とは等しいので、入力1.aは合成ペア“Pair 1'”の入力“a'”と合成される。一方、入力1.bのバッファサイズN6は、合成ペア“Pair 2'”のバッファサイズN2より大
きいので、入力1.bは合成できず、そのまま統合プログラムの入力の一つとなる。
ファサイズN8は、合成ペア“Pair 2'”の出力“d'”のバッファサイズN4より大きい。このため、出力3.dは合成できず、そのまま残る。
最後に、最終的に残った入出力と、合成ペアの入出力を部品プログラム(プログラム1,2,3)がパッキングされた統合プログラムの入出力として定義したものを作成する。このとき、シナリオ及び入出力シナリオインデックスも設定される。
1.bと、データb'と、シナリオと、入力シナリオインデックスとが定義される。一方
、統合プログラムの出力として、データc'と、データd'と、データ3.dと、出力シナリオインデックスとが定義される。入力a'と出力c'、入力b'と出力d'とのそれぞれはスワップペアであり、部品プログラムの変更に際して入出力の交換が行われる。
ムの一例を示す。図9の一行目は、GPU18が備える複数のプロセッサのうち、プログラムを実行するプロセッサ番号(プロセッサID)を特定する。ここでは、プロセッサバ番号“0”のプロセッサが指定されている。
GPUで実行されるOpenCL)を特定する部分と、スレッドブロック及び1つのスレッドのサイズの定義部分とを含む。
換するプログラム(実行支援プログラム)によって変換された統合プログラムの実行形式の例を示す。実行形式において、図10に示したようなフローモデルのファイルが特定さ
れる。さらに、フローモデルに含まれたカーネルプログラム(統合プログラム)の実行に際して使用されるデータを含んだデータファイルが定義される。
アの定義部分(<SwapPair>)が含まれる。スワップペアとして、入力シナリオインデックスと出力シナリオインデックスの他、上述した出力データと入力データとのスワップペアが定義される。また、スワップペアの定義部分には、シナリオにおける入出力のスワップ回数を定義することもできる。例えば、自然数N個のカーネルプログラムが統合されている場合には、N−1回のスワップ回数が指定されることで、すべての出力データのタイミングを合わせることができる。
11・・・CPU(プロセッサ)
12・・・主記憶装置
13・・・補助記憶装置
14・・・入力装置
15・・・出力装置
16・・・通信I/F
17・・・VRAM(記憶装置)
18・・・GPU(アクセラレータ)
Claims (7)
- プロセッサが周辺バスを介してデータとともに記憶装置に設定し、当該記憶装置に接
続されたアクセラレータによって実行されるプログラムであって、
前記プログラムは、複数の部品プログラムを含む統合プログラムであり、前記データは、少なくとも、前記部品プログラムの実行順序を示すシナリオデータと、前記複数の部品プログラムのうち最初に実行される部品プログラムに対する入力データと、シナリオインデックスの初期値とを含み、
前記アクセラレータに、前記シナリオインデックスの初期値に従って実行すべき部品プログラムを特定する処理と、特定した部品プログラムに従った演算処理と、前記シナリオインデックスの値をインクリメントする処理と、インクリメントされたシナリオインデックスの値に応じて次の部品プログラムを特定する処理と、
を少なくとも実行させるプログラム。 - 前記プログラムは、或る部品プログラムの出力データが当該或る部品プログラムの次に実行される部品プログラムの入力データとなるときに、当該出力データと当該入力データとをペアとする定義を含み、
前記アクセラレータに、前記或る部品プログラムの実行終了時に、前記出力データの記憶アドレスと、前記出力データとペアをなす前記入力データの記憶アドレスとを交換する処理をさらに実行させる、
請求項1に記載のプログラム。 - 前記シナリオインデックスの初期値が記憶される第1インデックスアドレスと、インクリメントされたシナリオインデックスの値が記憶される第2インデックスアドレスとをペアとする定義をさらに含み、
前記アクセラレータに、部品プログラムの実行が終了するごとに、前記第1インデックスアドレスと前記第2インデックスアドレスとを交換する処理をさらに実行させる、
請求項1又は2に記載のプログラム。 - プロセッサと、
前記プロセッサと周辺バスを介して接続される記憶装置と、
前記記憶装置に接続され、前記プロセッサによって前記記憶装置に設定されたプログラム及びデータを用いて所定の処理を行うアクセラレータとを含み、
前記プログラムは、前記処理にて実行される複数の演算を行うための複数の部品プログラムを含む統合プログラムであり、前記データは、少なくとも、前記部品プログラムの実行順序を示すシナリオデータと、前記複数の部品プログラムのうち最初に実行される部品プログラムに対する入力データと、シナリオインデックスの初期値とを含み、
前記アクセラレータは、前記シナリオインデックスの初期値に従って実行すべき部品プログラムを特定する処理と、特定した部品プログラムに従った演算処理と、前記シナリオインデックスの値をインクリメントする処理と、インクリメントされたシナリオインデックスの値に応じて次の部品プログラムを特定する処理と、を少なくとも実行する
情報処理装置。 - 前記プログラムは、或る部品プログラムの出力データが当該或る部品プログラムの次に実行される部品プログラムの入力データとなるときに、当該出力データと当該入力データとをペアとする定義を含み、
前記アクセラレータは、前記或る部品プログラムの実行終了時に、前記出力データの記憶アドレスと、前記出力データとペアをなす前記入力データの記憶アドレスとを交換する処理をさらに実行する、
請求項4に記載の情報処理装置。 - 前記シナリオインデックスの初期値が記憶される第1インデックスアドレスと、インクリメントされたシナリオインデックスの値が記憶される第2インデックスアドレスとをペアとする定義をさらに含み、
前記アクセラレータは、部品プログラムの実行が終了するごとに、前記第1インデックスアドレスと前記第2インデックスアドレスとを交換する処理をさらに実行する、
請求項4又は5に記載の情報処理装置。 - 所定順序で直列に実行される複数のプログラムが統合された統合プログラムの生成処理をコンピュータに実行させるプログラムであって、
(1)プログラム間に、或るプログラムから次のプログラムへの遷移を示す時刻番号を設定するステップと、
(2)時刻番号毎に、或る時刻番号に対応する二つのプログラムの一方からの出力が、他方のプログラムの入力となるときの出力と入力とをスワップペアとして定義するステップと、
(3)最長の処理フローが得られるように時刻番号を合成することによって前記複数のプログラムの実行順を示すシナリオを生成するステップと、
(4)スワップペアをなす入力及び出力を記憶するための記憶容量に基づいて、時刻番号間のスワップペアをなす入力同士及び出力同士の合成を行うステップと、
(5)最初に実行されるプログラムの入力と、いずれかのスワップペアの入力との合成、及び最後に実行されるプログラムの出力と、いずれかのスワップペアの出力との合成を、各入力及び各出力のそれぞれの記憶容量に基づいて試行するステップと、
(6)前記(4)及び(5)の少なくとも一方で合成された入力及び出力と、前記(4)及び(5)で合成されずに残った入力及び出力とがそれぞれ入力及び出力として定義された前記統合プログラムを定義するとともに、前記シナリオに従って実行すべきプログラムの特定に使用されるシナリオインデックスの設定を行うステップと
をコンピュータに実行させるプログラム。
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Cited By (1)
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---|---|---|---|---|
WO2022260150A1 (ja) * | 2021-06-09 | 2022-12-15 | Ultimatrust株式会社 | 情報処理装置、プログラム及びデータ処理方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001154680A (ja) * | 1999-11-25 | 2001-06-08 | Matsushita Electric Ind Co Ltd | 機能可変型音声処理装置 |
JP2002007158A (ja) * | 2000-06-23 | 2002-01-11 | Matsushita Electric Ind Co Ltd | 機能可変型dspプログラム作成装置、dspプログラム作成方法およびdspプログラム作成用プログラムを記録した記録媒体、並びにdsp装置 |
JP2003263316A (ja) * | 2002-03-07 | 2003-09-19 | Matsushita Electric Ind Co Ltd | Dsp装置、dsp制御方法、およびその制御プログラム |
JP2006185055A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 計算機システムの設計支援システムおよび設計支援プログラム |
JP2006338538A (ja) * | 2005-06-03 | 2006-12-14 | Nec Electronics Corp | ストリームプロセッサ |
JP2011034190A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | データ処理装置 |
JP2012022580A (ja) * | 2010-07-15 | 2012-02-02 | Hideyuki Torii | 情報処理装置、情報処理方法 |
WO2012070254A1 (ja) * | 2010-11-26 | 2012-05-31 | 三菱電機株式会社 | プログラム生成装置、プログラム生成プログラム、及びプログラム生成方法 |
-
2013
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001154680A (ja) * | 1999-11-25 | 2001-06-08 | Matsushita Electric Ind Co Ltd | 機能可変型音声処理装置 |
JP2002007158A (ja) * | 2000-06-23 | 2002-01-11 | Matsushita Electric Ind Co Ltd | 機能可変型dspプログラム作成装置、dspプログラム作成方法およびdspプログラム作成用プログラムを記録した記録媒体、並びにdsp装置 |
JP2003263316A (ja) * | 2002-03-07 | 2003-09-19 | Matsushita Electric Ind Co Ltd | Dsp装置、dsp制御方法、およびその制御プログラム |
JP2006185055A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 計算機システムの設計支援システムおよび設計支援プログラム |
JP2006338538A (ja) * | 2005-06-03 | 2006-12-14 | Nec Electronics Corp | ストリームプロセッサ |
JP2011034190A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | データ処理装置 |
JP2012022580A (ja) * | 2010-07-15 | 2012-02-02 | Hideyuki Torii | 情報処理装置、情報処理方法 |
WO2012070254A1 (ja) * | 2010-11-26 | 2012-05-31 | 三菱電機株式会社 | プログラム生成装置、プログラム生成プログラム、及びプログラム生成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022260150A1 (ja) * | 2021-06-09 | 2022-12-15 | Ultimatrust株式会社 | 情報処理装置、プログラム及びデータ処理方法 |
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