JP2015015602A - 半導体装置およびそれを用いた半導体リレー - Google Patents

Abstract

【課題】小型化を図りながらも、出力用ＭＯＳＦＥＴのスイッチング損失を低減可能な半導体装置を提供する。
【解決手段】半導体装置１０は、フォトダイオードアレイ２と、出力用ＭＯＳＦＥＴ７と、駆動回路４と、フォトダイオードアレイ２の光起電力Ｖ₁に基づいて駆動回路４を制御する制御回路３とを備える。駆動回路４は、ＭＯＳＦＥＴ８，９を有する。ＭＯＳＦＥＴ８は、ゲート端子が制御回路３、ソース端子がフォトダイオードアレイ２のアノード側、ドレイン端子がＭＯＳＦＥＴ９のドレイン端子と接続されている。ＭＯＳＦＥＴ９は、ゲート端子が制御回路３、ソース端子がフォトダイオードアレイ２のカソード側と接続されている。ＭＯＳＦＥＴ８，９のソース端子間に、コンデンサＣ１が配置されている。出力用ＭＯＳＦＥＴ７は、ゲート端子がＭＯＳＦＥＴ８，９のドレイン端子、ドレイン端子が出力端２０ａ、ソース端子が出力端２０ｂと接続されている。
【選択図】図１

Description

本発明は、半導体装置およびそれを用いた半導体リレーに関するものである。

従来から、半導体装置およびそれを用いた半導体リレーが提案されている（例えば、特許文献１）。特許文献１には、２個のＭＯＳ素子、受光素子アレイおよび制御回路等で構成された半導体装置と、ＬＥＤ等の発光素子を有する発光装置とを備えた半導体リレーが記載されている。

また、従来から、半導体リレーとして、図９に示す構成を有する高速光半導体リレー６０が提案されている（特許文献２）。

高速光半導体リレー６０は、オン動作用フォトカプラ６５ａと、オフ動作用フォトカプラ６５ｂと、整流ダイオード６６，６７およびコンデンサ６８からなる小電源回路６９とを有している。また、高速光半導体リレー６０は、２個のトランジスタ７０，７１からなる微小信号増幅器７２と、ＭＯＳＦＥＴからなる主スイッチ７３と、放電回路７４とを有している。なお、オン動作用フォトカプラ６５ａは、発光素子６１と受光素子６２とを有している。また、オフ動作用フォトカプラ６５ｂは、発光素子６３と受光素子６４とを有している。また、各受光素子６２，６４は、複数個のフォトダイオードをそれぞれ有している。

高速光半導体リレー６０では、発光素子６３に入力電流ｉ_Fが流れると、発光素子６３が発光し、受光素子６４に電力が発生する。そして、高速光半導体リレー６０では、受光素子６４で発生した電力が整流ダイオード６７を介してコンデンサ６８に供給され、コンデンサ６８が充電される。

また、高速光半導体リレー６０では、発光素子６１に入力電流ｉ_Fが流れると、発光素子６１が発光し、受光素子６２に電力が発生する。そして、高速光半導体リレー６０では、受光素子６２で発生した電力によってトランジスタ７０，７１が駆動され、主スイッチ７３のゲート・ソース間に電圧Ｖ_Gが発生する。したがって、高速光半導体リレー６０では、主スイッチ７３のゲート・ソース間に発生した電圧Ｖ_Gが主スイッチ７３のしきい値電圧を越えると、主スイッチ７３がオンする。

特許文献２には、受光素子６２に電力が発生したとき、コンデンサ６８に充電された電力が微小信号増幅器７２で増幅されるので、主スイッチ７３のゲート・ソース間の電圧Ｖ_Gが高くなり、主スイッチ７３を迅速にオンさせることができる旨が記載されている。

特開２００８−１０７７７号公報 特開平１−２１５０７２号公報

上述の高速光半導体リレー６０では、コンデンサ６８に充電された電力によって、主スイッチ７３（出力用ＭＯＳＦＥＴ）を迅速にオンさせることができるので、主スイッチ７３のスイッチング損失を低減することが可能となる。なお、本願発明者らは、高速光半導体リレー６０に関して、２個の受光素子６２，６４と、小電源回路６９と、微小信号増幅器７２と、放電回路７４とで、半導体装置を構成することを考えた。

しかしながら、高速光半導体リレー６０における上記半導体装置では、２個の受光素子６２，６４を用いているので、小型化を図ることが難しい。

本発明は上記事由に鑑みて為されたものであり、その目的は、小型化を図りながらも、出力用ＭＯＳＦＥＴのスイッチング損失を低減可能な半導体装置およびそれを用いた半導体リレーを提供することにある。

本発明の半導体装置は、複数のフォトダイオードが直列に接続されたフォトダイオードアレイと、ｎチャネルの出力用ＭＯＳＦＥＴと、前記出力用ＭＯＳＦＥＴを駆動する駆動回路と、前記フォトダイオードアレイで発生した光起電力の大きさに基づいて前記駆動回路を制御する制御回路とを備え、前記駆動回路は、ｐチャネルの第１駆動用ＭＯＳＦＥＴとｎチャネルの第２駆動用ＭＯＳＦＥＴとを有し、前記第１駆動用ＭＯＳＦＥＴは、第１ゲート端子が前記制御回路、第１ソース端子が前記フォトダイオードアレイの第１アノード側、第１ドレイン端子が前記第２駆動用ＭＯＳＦＥＴの第２ドレイン端子とそれぞれ電気的に接続され、前記第２駆動用ＭＯＳＦＥＴは、第２ゲート端子が前記制御回路、第２ソース端子が前記フォトダイオードアレイの第１カソード側とそれぞれ電気的に接続され、前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子と前記第２駆動用ＭＯＳＦＥＴの前記第２ソース端子との間には、コンデンサが配置され、前記出力用ＭＯＳＦＥＴは、第３ゲート端子が前記第１駆動用ＭＯＳＦＥＴおよび前記第２駆動用ＭＯＳＦＥＴそれぞれの前記第１ドレイン端子および前記第２ドレイン端子、第３ドレイン端子が一対の出力端のうちの一方の出力端、第３ソース端子が前記一対の出力端のうちの他方の出力端とそれぞれ電気的に接続され、前記制御回路は、前記光起電力が予め設定された閾値電圧以上の場合、前記第１駆動用ＭＯＳＦＥＴをオン状態、且つ、前記第２駆動用ＭＯＳＦＥＴをオフ状態にし、前記制御回路は、前記光起電力が前記閾値電圧未満の場合、前記第１駆動用ＭＯＳＦＥＴをオフ状態、且つ、前記第２駆動用ＭＯＳＦＥＴをオン状態にすることを特徴とする。

この半導体装置において、前記制御回路は、第１抵抗、第２抵抗および第３抵抗と、ツェナーダイオードと、コンパレータとを有し、前記フォトダイオードアレイの前記第１アノード側は、前記第１抵抗と前記ツェナーダイオードを介して前記フォトダイオードアレイの前記第１カソード側に接続され、前記ツェナーダイオードは、第２アノード側が前記フォトダイオードアレイの前記第１カソード側、第２カソード側が前記第１抵抗とそれぞれ電気的に接続され、前記コンパレータは、反転入力端子が前記第２抵抗を介して前記第１抵抗の一端、非反転入力端子が前記第１抵抗の他端、出力端子が前記第３抵抗を介して前記非反転入力端子とそれぞれ電気的に接続され、前記第１駆動用ＭＯＳＦＥＴは、前記第１ゲート端子が前記コンパレータの前記出力端子、前記第１ソース端子が前記第１抵抗の前記一端、前記第１ドレイン端子が前記第２駆動用ＭＯＳＦＥＴの前記第２ドレイン端子とそれぞれ電気的に接続され、前記第２駆動用ＭＯＳＦＥＴは、前記第２ゲート端子が前記コンパレータの前記出力端子、前記第２ソース端子が前記ツェナーダイオードの前記第２アノード側とそれぞれ電気的に接続されていることが好ましい。

この半導体装置において、前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子と前記フォトダイオードアレイの前記第１アノード側との間には、逆流防止用の第１ダイオードが設けられ、前記第１ダイオードは、第３アノード側が前記フォトダイオードアレイの前記第１アノード側、第３カソード側が前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子とそれぞれ電気的に接続されていることが好ましい。

この半導体装置において、第２ダイオードおよび第３ダイオードと、第４抵抗および第５抵抗とを備え、前記フォトダイオードアレイの前記第１カソード側は、前記第４抵抗と前記第２ダイオードを介して前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子に接続されるとともに、前記第４抵抗と前記第５抵抗と前記第３ダイオードを介して前記出力用ＭＯＳＦＥＴの前記第３ドレイン端子に接続されており、前記第２ダイオードは、第４アノード側が前記第４抵抗、第４カソード側が前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子とそれぞれ電気的に接続され、前記第３ダイオードは、第５アノード側が前記出力用ＭＯＳＦＥＴの前記第３ドレイン端子、第５カソード側が前記第５抵抗とそれぞれ電気的に接続されていることが好ましい。

この半導体装置において、リレーと、前記コンデンサが満充電となった後に前記制御回路が前記駆動回路を制御するように、前記制御回路から前記駆動回路への出力を遅延させる遅延回路とを備え、前記リレーは、発光部と、フォトＭＯＳＦＥＴとを有し、前記フォトＭＯＳＦＥＴは、第４ドレイン端子が前記第５抵抗と電気的に接続され、第４ソース端子が前記第４抵抗と電気的に接続され、且つ、前記第２ダイオードの前記第４アノード側と電気的に接続され、前記遅延回路は、入力側が前記コンパレータの前記出力端子と電気的に接続され、出力側が前記第１駆動用ＭＯＳＦＥＴおよび前記第２駆動用ＭＯＳＦＥＴそれぞれの前記第１ゲート端子および前記第２ゲート端子と電気的に接続されていることが好ましい。

本発明の半導体リレーは、第１発光素子と、前記第１発光素子からの光を受光可能な前記フォトダイオードアレイを有する前記半導体装置とを備えていることを特徴とする。

本発明の半導体リレーは、第１発光素子と、前記第１発光素子からの光を受光可能な前記フォトダイオードアレイを有する前記半導体装置とを備え、前記発光部は、第２発光素子であり、前記第１発光素子と前記第２発光素子とが、直列に接続されていることを特徴とする。

本発明の半導体装置においては、小型化を図りながらも、出力用ＭＯＳＦＥＴのスイッチング損失を低減することが可能となる。

本発明の半導体リレーにおいては、小型化を図りながらも、出力用ＭＯＳＦＥＴのスイッチング損失を低減することが可能となる。

実施形態１の半導体リレーの回路図である。 実施形態１の半導体リレーの動作を説明するタイミングチャート図である。 実施形態１の半導体リレーの他の回路図である。 実施形態２の半導体リレーの回路図である。 実施形態２の半導体リレーの動作を説明するタイミングチャート図である。 実施形態２の半導体リレーの他の回路図である。 実施形態３の半導体リレーの回路図である。 実施形態３の半導体リレーの他の回路図である。 従来例の高速光半導体リレーの回路図である。

（実施形態１）
以下、本実施形態の半導体装置１０について、図１を参照しながら説明する。

半導体装置１０は、例えば、半導体リレー１１に用いられるものである。

半導体リレー１１は、発光素子（以下、第１発光素子）１と、第１発光素子１からの光を受光可能なフォトダイオードアレイ２を有する半導体装置１０と、一対の入力端子５ａ，５ｂと、一対の出力端子６ａ，６ｂとを備えている。

第１発光素子１としては、例えば、発光ダイオードなどを用いることができる。第１発光素子１のアノード側は、一対の入力端子５ａ，５ｂのうちの一方の入力端子５ａに接続されている。第１発光素子１のカソード側は、一対の入力端子５ａ，５ｂのうちの他方の入力端子５ｂに接続されている。なお、本実施形態では、第１発光素子１として、発光ダイオードを用いているが、これを特に限定するものではない。

半導体装置１０は、複数個のフォトダイオード２ａが直列に接続されたフォトダイオードアレイ２と、ｎチャネルの出力用ＭＯＳＦＥＴ７と、出力用ＭＯＳＦＥＴ７を駆動する駆動回路４とを有している。また、半導体装置１０は、フォトダイオードアレイ２で発生した光起電力Ｖ₁の大きさに基づいて駆動回路４を制御する制御回路３と、コンデンサＣ１と、逆流防止用のダイオードＤ１と、一対の出力端２０ａ，２０ｂとを有している。なお、図１中の出力用ＭＯＳＦＥＴ７の図記号におけるダイオードは、寄生ダイオードを表している。また、以下では、説明の便宜上、ダイオードＤ１を第１ダイオードＤ１と称する。

フォトダイオードアレイ２は、第１発光素子１と光結合されている。本実施形態では、フォトダイオードアレイ２と第１発光素子１とを光結合させるために、フォトダイオードアレイ２と第１発光素子１とを対向して配置させてある。これにより、フォトダイオードアレイ２は、第１発光素子１からの光を受光することが可能となる。

駆動回路４としては、例えば、２個の駆動用ＭＯＳＦＥＴ８，９を有するプッシュプル回路などを用いることができる。なお、以下では、説明の便宜上、駆動用ＭＯＳＦＥＴ８および駆動用ＭＯＳＦＥＴ９を、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９と称する。

第１駆動用ＭＯＳＦＥＴ８としては、例えば、エンハンスメント型（ノーマリオフ型）のｐチャネルＭＯＳＦＥＴなどを用いることができる。第２駆動用ＭＯＳＦＥＴ９としては、例えば、エンハンスメント型（ノーマリオフ型）のｎチャネルＭＯＳＦＥＴなどを用いることができる。

制御回路３は、３個の抵抗Ｒ１〜Ｒ３と、ツェナーダイオードＺＤ１と、コンパレータ１２とを有している。なお、以下では、説明の便宜上、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３を、第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３とそれぞれ称する。

第１抵抗Ｒ１の一端は、フォトダイオードアレイ２のアノード側に接続されている。第１抵抗Ｒ１の他端は、ツェナーダイオードＺＤ１のカソード側に接続されている。ツェナーダイオードＺＤ１のアノード側は、フォトダイオードアレイ２のカソード側に接続されている。ここにおいて、本実施形態では、フォトダイオードアレイ２のアノード側およびカソード側が、フォトダイオードアレイ２の第１アノード側および第１カソード側を構成している。また、本実施形態では、ツェナーダイオードＺＤ１のアノード側およびカソード側が、ツェナーダイオードＺＤ１の第２アノード側および第２カソード側を構成している。

コンパレータ１２の反転入力端子は、第２抵抗Ｒ２を介して第１抵抗Ｒ１の上記一端に接続されている。コンパレータ１２の非反転入力端子は、第１抵抗Ｒ１の上記他端に接続されている。コンパレータ１２の出力端子は、第３抵抗Ｒ３を介してコンパレータ１２の非反転入力端子に接続されている。コンパレータ１２の一方の電源端子は、第１抵抗Ｒ１の上記一端に接続されている。コンパレータ１２の他方の電源端子は、ツェナーダイオードＺＤ１のアノード側に接続されている。

また、コンパレータ１２の出力端子は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のゲート端子にそれぞれ接続されている。

第１駆動用ＭＯＳＦＥＴ８のソース端子は、第１ダイオードＤ１のカソード側に接続されている。第１ダイオードＤ１のアノード側は、第１抵抗Ｒ１の上記一端に接続されている。言い換えれば、第１ダイオードＤ１のアノード側は、フォトダイオードアレイ２のアノード側に接続されている。要するに、第１駆動用ＭＯＳＦＥＴ８のソース端子とフォトダイオードアレイ２のアノード側との間には、第１ダイオードＤ１が設けられている。

第１駆動用ＭＯＳＦＥＴ８のドレイン端子は、第２駆動用ＭＯＳＦＥＴ９のドレイン端子に接続されている。第２駆動用ＭＯＳＦＥＴ９のソース端子は、ツェナーダイオードＺＤ１のアノード側に接続されている。ここにおいて、本実施形態では、第１駆動用ＭＯＳＦＥＴ８のゲート端子、ドレイン端子およびソース端子が、第１駆動用ＭＯＳＦＥＴ８の第１ゲート端子、第１ドレイン端子および第１ソース端子を構成している。また、本実施形態では、第２駆動用ＭＯＳＦＥＴ９のゲート端子、ドレイン端子およびソース端子が、第２駆動用ＭＯＳＦＥＴ９の第２ゲート端子、第２ドレイン端子および第２ソース端子を構成している。また、本実施形態では、第１ダイオードＤ１のアノード側およびカソード側が、第１ダイオードＤ１の第３アノード側および第３カソード側を構成している。

コンデンサＣ１の高電位側は、第１駆動用ＭＯＳＦＥＴ８のソース端子に接続されている。コンデンサＣ１の低電位側は、第２駆動用ＭＯＳＦＥＴ９のソース端子に接続されている。

出力用ＭＯＳＦＥＴ７としては、例えば、エンハンスメント型（ノーマリオフ型）のｎチャネルＭＯＳＦＥＴなどを用いることができる。出力用ＭＯＳＦＥＴ７のドレイン端子は、一対の出力端２０ａ，２０ｂのうちの一方の出力端２０ａを介して、一対の出力端子６ａ，６ｂのうちの一方の出力端子６ａに接続されている。出力用ＭＯＳＦＥＴ７のソース端子は、一対の出力端２０ａ，２０ｂのうちの他方の出力端２０ｂを介して、一対の出力端子６ａ，６ｂのうちの他方の出力端子６ｂに接続されている。また、出力用ＭＯＳＦＥＴ７のソース端子は、コンデンサＣ１の低電位側に接続されている。出力用ＭＯＳＦＥＴ７のゲート端子は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続されている。ここにおいて、本実施形態では、出力用ＭＯＳＦＥＴ７のゲート端子、ドレイン端子およびソース端子が、第３ゲート端子、第３ドレイン端子および第３ソース端子を構成している。

以下、本実施形態の半導体装置１０を用いた半導体リレー１１の動作について、図２に基づいて説明する。

半導体リレー１１では、第１発光素子１に電流Ｉ_Fが流れたとき（図２中のｔ１の時点）、第１発光素子１が消灯状態から点灯状態になり、フォトダイオードアレイ２に光起電力Ｖ₁が発生する。また、半導体リレー１１では、フォトダイオードアレイ２に光起電力Ｖ₁が発生すると、この光起電力Ｖ₁が第１ダイオードＤ１を介してコンデンサＣ１に供給される。これにより、半導体リレー１１では、コンデンサＣ１が充電され、コンデンサＣ１の両端電圧Ｖ_Cが上昇する。なお、本実施形態では、第１発光素子１に流れる電流Ｉ_Fの大きさを、１０ｍＡに設定してある。

また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が規定電圧Ｖ_S（例えば、０．６Ｖ）に達したとき（図２中のｔ２の時点）、制御回路３の出力電圧Ｖ₂が、ローレベルからハイレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオフ状態を維持し、第２駆動用ＭＯＳＦＥＴ９がオフ状態からオン状態になる。

また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁がツェナーダイオードＺＤ１のツェナー電圧（以下、第１閾値電圧）Ｖ_T1以上のとき（図２中のｔ３の時点）、制御回路３の出力電圧Ｖ₂が、ハイレベルからローレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオフ状態からオン状態になり、第２駆動用ＭＯＳＦＥＴ９がオン状態からオフ状態になる。よって、半導体リレー１１では、コンデンサＣ１に蓄積された電荷を、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に供給することが可能となる。なお、本実施形態では、第１閾値電圧Ｖ_T1を、例えば、３〜５Ｖに設定してある。

また、半導体リレー１１では、コンデンサＣ１に蓄積された電荷が出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に供給されると、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsが上昇する。そして、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsが出力用ＭＯＳＦＥＴ７の第２閾値電圧Ｖ_T2以上のとき（図２中のｔ４の時点）、出力用ＭＯＳＦＥＴ７がオフ状態からオン状態になる。なお、本実施形態では、第２閾値電圧Ｖ_T2を、例えば、２〜３Ｖ程度に設定してある。

したがって、本実施形態の半導体リレー１１では、コンデンサＣ１に予め蓄積された電荷を、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に供給するので、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量を、より早く充電することが可能となる。よって、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のターンオン時間Ｔ１の短縮化を図ることが可能となり、出力用ＭＯＳＦＥＴ７のスイッチング損失を低減することが可能となる。

一方、半導体リレー１１では、第１発光素子１に電流Ｉ_Fが流れなくなると（図２中のｔ５の時点）、第１発光素子１が点灯状態から消灯状態になり、フォトダイオードアレイ２で発生していた光起電力Ｖ₁が低下する。また、半導体リレー１１では、第１発光素子１が点灯状態から消灯状態になると、コンデンサＣ１の両端電圧Ｖ_Cが低下する。

また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が第１閾値電圧Ｖ_T1未満になったとき（図２中のｔ６の時点）、制御回路３の出力電圧Ｖ₂が、ローレベルからハイレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオン状態からオフ状態になり、第２駆動用ＭＯＳＦＥＴ９がオフ状態からオン状態になる。よって、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に蓄積された電荷を第２駆動用ＭＯＳＦＥＴ９で放電することが可能となり、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に蓄積された電荷を、より早く放電することが可能となる。しかして、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のターンオフ時間Ｔ２の短縮化を図ることが可能となり、出力用ＭＯＳＦＥＴ７のスイッチング損失を低減することが可能となる。

ところで、本実施形態の半導体装置１０は、フォトダイオードアレイ２で発生した光起電力Ｖ₁の大きさに基づいて駆動回路４を制御する制御回路３を、備えている。これにより、半導体装置１０では、フォトダイオードアレイ２を１個だけ備えていればよく、図９に示した従来例の高速光半導体リレー６０における上記半導体装置に比べて、小型化を図ることが可能となる。

以上説明した本実施形態の半導体装置１０は、複数のフォトダイオード２ａが直列に接続されたフォトダイオードアレイ２と、ｎチャネルの出力用ＭＯＳＦＥＴ７と、出力用ＭＯＳＦＥＴ７を駆動する駆動回路４と、フォトダイオードアレイ２で発生した光起電力Ｖ₁の大きさに基づいて駆動回路４を制御する制御回路３とを備えている。駆動回路４は、ｐチャネルの第１駆動用ＭＯＳＦＥＴ８とｎチャネルの第２駆動用ＭＯＳＦＥＴ９とを有している。第１駆動用ＭＯＳＦＥＴ８は、第１ゲート端子が制御回路３、第１ソース端子がフォトダイオードアレイ２の第１アノード側、第１ドレイン端子が第２駆動用ＭＯＳＦＥＴ９の第２ドレイン端子とそれぞれ電気的に接続されている。第２駆動用ＭＯＳＦＥＴ９は、第２ゲート端子が制御回路３、第２ソース端子がフォトダイオードアレイ２の第１カソード側とそれぞれ電気的に接続されている。第１駆動用ＭＯＳＦＥＴ８の前記第１ソース端子と第２駆動用ＭＯＳＦＥＴ９の前記第２ソース端子との間には、コンデンサＣ１が配置されている。出力用ＭＯＳＦＥＴ７は、第３ゲート端子が第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９それぞれの前記第１ドレイン端子および前記第２ドレイン端子、第３ドレイン端子が一対の出力端２０ａ，２０ｂのうちの一方の出力端２０ａ、第３ソース端子が一対の出力端２０ａ，２０ｂのうちの他方の出力端２０ｂとそれぞれ電気的に接続されている。制御回路３は、光起電力Ｖ₁が予め設定された閾値電圧（第１閾値電圧）Ｖ_T1以上の場合、第１駆動用ＭＯＳＦＥＴ８をオン状態、且つ、第２駆動用ＭＯＳＦＥＴ９をオフ状態にする。制御回路３は、光起電力Ｖ₁が閾値電圧Ｖ_T1未満の場合、第１駆動用ＭＯＳＦＥＴ８をオフ状態、且つ、第２駆動用ＭＯＳＦＥＴ９をオン状態にする。これにより、半導体装置１０では、小型化を図りながらも、出力用ＭＯＳＦＥＴ７のスイッチング損失を低減することが可能となる。

また、半導体装置１０では、制御回路３が、第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３と、ツェナーダイオードＺＤ１と、コンパレータ１２とを有することが好ましい。フォトダイオードアレイ２の前記第１アノード側は、第１抵抗Ｒ１とツェナーダイオードＺＤ１を介してフォトダイオードアレイ２の前記第１カソード側に接続されることが好ましい。ツェナーダイオードＺＤ１は、第２アノード側がフォトダイオードアレイ２の前記第１カソード側、第２カソード側が第１抵抗Ｒ１とそれぞれ電気的に接続されることが好ましい。コンパレータ１２は、反転入力端子が第２抵抗Ｒ２を介して第１抵抗Ｒ１の一端、非反転入力端子が第１抵抗Ｒ１の他端、出力端子が第３抵抗Ｒ３を介して前記非反転入力端子とそれぞれ電気的に接続されることが好ましい。第１駆動用ＭＯＳＦＥＴ８は、第１ゲート端子がコンパレータ１２の前記出力端子、第１ソース端子が第１抵抗Ｒ１の前記一端、第１ドレイン端子が第２駆動用ＭＯＳＦＥＴ９の第２ドレイン端子とそれぞれ電気的に接続されることが好ましい。第２駆動用ＭＯＳＦＥＴ９は、第２ゲート端子がコンパレータ１２の前記出力端子、第２ソース端子がツェナーダイオードＺＤ１の前記第２アノード側とそれぞれ電気的に接続されることが好ましい。

また、半導体装置１０では、第１駆動用ＭＯＳＦＥＴ８の前記第１ソース端子とフォトダイオードアレイ２の前記第１アノード側との間に、逆流防止用の第１ダイオードＤ１が設けられることが好ましい。第１ダイオードＤ１は、第３アノード側がフォトダイオードアレイ２の前記第１アノード側、第３カソード側が第１駆動用ＭＯＳＦＥＴ８の前記第１ソース端子とそれぞれ電気的に接続されていることが好ましい。これにより、半導体装置１０では、コンデンサＣ１に蓄積された電荷が、フォトダイオードアレイ２に供給されるのを防止することが可能となる。

また、本実施形態の半導体リレー１１は、第１発光素子１と、第１発光素子１からの光を受光可能なフォトダイオードアレイ２を有する半導体装置１０とを備えている。これにより、半導体リレー１１では、小型化を図りながらも、出力用ＭＯＳＦＥＴ７のスイッチング損失を低減することが可能となる。

以下、本実施形態の半導体リレー１１の変形例として、図３に示す構成を有する半導体リレー２１を説明する。なお、以下では、半導体リレー１１と同様の構成要素に同一の符号を付して説明を適宜省略する。また、以下では、説明の便宜上、出力用ＭＯＳＦＥＴ７を、第１出力用ＭＯＳＦＥＴ７と称する。

半導体リレー２１は、エンハンスメント型（ノーマリオフ型）の第２出力用ＭＯＳＦＥＴ１３を備えている。なお、図３中の第２出力用ＭＯＳＦＥＴ１３の図記号におけるダイオードは、寄生ダイオードを表している。

第２出力用ＭＯＳＦＥＴ１３としては、例えば、ｎチャネルＭＯＳＦＥＴなどを用いることができる。第２出力用ＭＯＳＦＥＴ１３のドレイン端子は、出力端２０ｂを介して、出力端子６ｂに接続されている。第２出力用ＭＯＳＦＥＴ１３のソース端子は、第１出力用ＭＯＳＦＥＴ７のソース端子に接続されている。また、第２出力用ＭＯＳＦＥＴ１３のソース端子は、コンデンサＣ１の低電位側に接続されている。第２出力用ＭＯＳＦＥＴ１３のゲート端子は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続されている。

変形例の半導体リレー２１では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士を、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続しているので、第１出力用ＭＯＳＦＥＴ７および第２出力用ＭＯＳＦＥＴ１３をリレー動作させることが可能となる。

また、変形例の半導体リレー２１では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士およびソース端子同士をそれぞれ接続しているので、一対の出力端子６ａ，６ｂ間に、例えば、図示しない負荷および交流電源の直列回路を接続することが可能となる。

（実施形態２）
本実施形態の半導体装置１０は、基本構成が実施形態１と同じであり、図４に示すように、２個の抵抗Ｒ４，Ｒ５と、２個のダイオードＤ２，Ｄ３とを有する点などが実施形態１と相違する。なお、本実施形態では、実施形態１と同様の構成要素に同一の符号を付して説明を適宜省略する。また、以下では、説明の便宜上、抵抗Ｒ４および抵抗Ｒ５を、第４抵抗Ｒ４および第５抵抗Ｒ５とそれぞれ称する。また、以下では、説明の便宜上、ダイオードＤ２およびダイオードＤ３を、第２ダイオードＤ２および第３ダイオードＤ３とそれぞれ称する。

第４抵抗Ｒ４の一端は、フォトダイオードアレイ２のカソード側に接続されている。第４抵抗Ｒ４の他端は、第２ダイオードＤ２のアノード側に接続されている。第２ダイオードＤ２のカソード側は、第１駆動用ＭＯＳＦＥＴ８のソース端子およびコンデンサＣ１の高電位側にそれぞれ接続されている。ここにおいて、本実施形態では、第２ダイオードＤ２のアノード側およびカソード側が、第２ダイオードＤ２の第４アノード側および第４カソード側を構成している。

また、第４抵抗Ｒ４の上記他端は、第５抵抗Ｒ５の一端に接続されている。第５抵抗Ｒ５の他端は、第３ダイオードＤ３のカソード側に接続されている。第３ダイオードＤ３のアノード側は、出力端子６ａに接続されている。ここにおいて、本実施形態では、第３ダイオードＤ３のアノード側およびカソード側が、第３ダイオードＤ３の第５アノード側および第５カソード側を構成している。また、本実施形態では、第４抵抗Ｒ４および第５抵抗Ｒ５の直列回路が、抵抗分圧回路を構成している。また、本実施形態では、第４抵抗Ｒ４の抵抗値を、例えば、２０ｋΩに設定している。また、本実施形態では、第５抵抗Ｒ５の抵抗値を、例えば、８２０ｋΩに設定している。

本実施形態の半導体装置１０では、一対の出力端子６ａ，６ｂ間に、例えば、図示しない負荷および直流電源の直列回路が接続されている。上記直流電源は、所定の直流電圧（例えば、６００Ｖ）を出力する電源である。上記直流電源のプラス側は、出力端子６ａと電気的に接続されている。上記直流電源のマイナス側は、出力端子６ｂと電気的に接続されている。これにより、半導体装置１０では、上記直流電源からの上記所定の直流電圧を、第４抵抗Ｒ４および第５抵抗Ｒ５の上記抵抗分圧回路により抵抗分圧することが可能となる。よって、半導体装置１０では、第４抵抗Ｒ４および第５抵抗Ｒ５の上記抵抗分圧回路により抵抗分圧された電圧を、第２ダイオードＤ２を介して、コンデンサＣ１に供給することが可能となる。

以下、本実施形態の半導体装置１０を用いた半導体リレー１１の動作について、図５
に基づいて説明する。

半導体リレー１１では、上記直流電源からの上記所定の直流電圧を上記抵抗分圧回路により抵抗分圧した電圧が、第２ダイオードＤ２を介してコンデンサＣ１に供給される。これにより、半導体リレー１１では、コンデンサＣ１が充電され、コンデンサＣ１を満充電にすることが可能となる。なお、本実施形態では、コンデンサＣ１が満充電のとき、コンデンサＣ１の両端電圧Ｖ_Cが、例えば、１５Ｖとなる。

また、半導体リレー１１では、第１発光素子１に電流Ｉ_Fが流れたとき（図５中のｔ１の時点）、第１発光素子１が消灯状態から点灯状態になり、フォトダイオードアレイ２に光起電力Ｖ₁が発生する。また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が規定電圧Ｖ_Sに達したとき（図５中のｔ２の時点）、制御回路３の出力電圧Ｖ₂が、ローレベルからハイレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオフ状態を維持し、第２駆動用ＭＯＳＦＥＴ９がオフ状態からオン状態になる。

また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が第１閾値電圧Ｖ_T1以上のとき（図５中のｔ３の時点）、制御回路３の出力電圧Ｖ₂が、ハイレベルからローレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオフ状態からオン状態になり、第２駆動用ＭＯＳＦＥＴ９がオン状態からオフ状態になる。よって、半導体リレー１１では、コンデンサＣ１に予め蓄積された電荷を、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に供給することが可能となる。また、半導体リレー１１では、コンデンサＣ１が満充電であると、コンデンサＣ１に予め蓄積された電荷を、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量へ直ちに供給することが可能となる。

また、半導体リレー１１では、コンデンサＣ１に予め蓄積された電荷が、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に供給されるので、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsが直ちに上昇する。そして、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsが出力用ＭＯＳＦＥＴ７の第２閾値電圧Ｖ_T2以上のとき（図５中のｔ７の時点）、出力用ＭＯＳＦＥＴ７がオフ状態からオン状態になる。

したがって、本実施形態の半導体リレー１１では、コンデンサＣ１に予め蓄積された電荷を、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量へ直ちに供給すること可能となるので、実施形態１に比べて、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量をさらに早く充電することが可能となる。これにより、本実施形態の半導体リレー１１では、出力用ＭＯＳＦＥＴ７のターンオン時間Ｔ３を、実施形態１における出力用ＭＯＦＥＴ７のターンオン時間Ｔ１よりも短くすることが可能となる。言い換えれば、本実施形態の半導体リレー１１では、実施形態１の半導体リレー１１に比べて、出力用ＭＯＳＦＥＴ７のターンオン時間Ｔ３の短縮化を、より図ることが可能となる。よって、本実施形態の半導体リレー１１では、実施形態１の半導体リレー１１に比べて、出力用ＭＯＳＦＥＴ７のスイッチング損失を、より低減することが可能となる。

一方、半導体リレー１１では、第１発光素子１に電流Ｉ_Fが流れなくなると（図５中のｔ８の時点）、第１発光素子１が点灯状態から消灯状態になり、フォトダイオードアレイ２で発生していた光起電力Ｖ₁が低下する。また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が第１閾値電圧Ｖ_T1未満になったとき（図５中のｔ９の時点）、制御回路３の出力電圧Ｖ₂が、ローレベルからハイレベルとなる。これにより、半導体リレー１１では、第１駆動用ＭＯＳＦＥＴ８がオン状態からオフ状態になり、第２駆動用ＭＯＳＦＥＴ９がオフ状態からオン状態になる。よって、半導体リレー１１では、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に蓄積された電荷を第２駆動用ＭＯＳＦＥＴ９で放電することが可能となり、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量に蓄積された電荷を、より早く放電することが可能となる。

以上説明した本実施形態の半導体装置１０は、第２ダイオードＤ２および第３ダイオードＤ３と、第４抵抗Ｒ４および第５抵抗Ｒ５とを備えている。フォトダイオードアレイ２の前記第１カソード側は、第４抵抗Ｒ４と第２ダイオードＤ２を介して第１駆動用ＭＯＳＦＥＴ８の前記第１ソース端子に接続されるとともに、第４抵抗Ｒ４と第５抵抗Ｒ５と第３ダイオードＤ３を介して出力用ＭＯＳＦＥＴ７の前記第３ドレイン端子に接続されている。第２ダイオードＤ２は、第４アノード側が第４抵抗Ｒ４、第４カソード側が第１駆動用ＭＯＳＦＥＴ８の前記第１ソース端子とそれぞれ電気的に接続されている。第３ダイオードＤ３は、第５アノード側が出力用ＭＯＳＦＥＴ７の前記第３ドレイン端子、第５カソード側が第５抵抗Ｒ５とそれぞれ電気的に接続されている。これにより、半導体装置１０では、上記直流電源からの上記所定の直流電圧を上記抵抗分圧回路により抵抗分圧した電圧が、第２ダイオードＤ２を介してコンデンサＣ１に供給されるので、フォトダイオードアレイ２に光起電力Ｖ₁が発生する前に、コンデンサＣ１を満充電にすることが可能となる。これにより、半導体装置１０では、制御回路３の出力電圧Ｖ₂がハイレベルからローレベルになったとき、直ちに、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量を充電することが可能となり、実施形態１に比べて、出力用ＭＯＳＦＥＴ７のターンオン時間Ｔ３の短縮化を、より図ることが可能となる。よって、半導体装置１０では、実施形態１に比べて、出力用ＭＯＳＦＥＴ７のスイッチング損失を、より低減することが可能となる。

また、半導体装置１０は、第２ダイオードＤ２を有しているので、フォトダイオードアレイ２で発生した光起電力Ｖ₁が、第１ダイオードＤ１を介して第４抵抗Ｒ４の両端間に印加されるのを防止することが可能となる。

また、半導体装置１０を用いた半導体リレー１１は、第３ダイオードＤ３を有しているので、仮に、一対の出力端子６ａ，６ｂ間に上記直流電源が逆接続されたとしても、半導体装置１０が故障するのを抑制することが可能となる。

以下、本実施形態の半導体リレー１１の変形例として、図６に示す構成を有する半導体リレー２２を説明する。なお、以下では、半導体リレー１１と同様の構成要素に同一の符号を付して説明を適宜省略する。また、以下では、説明の便宜上、出力用ＭＯＳＦＥＴ７を、第１出力用ＭＯＳＦＥＴ７と称する。

半導体リレー２２は、エンハンスメント型（ノーマリオフ型）の第２出力用ＭＯＳＦＥＴ１３と、第４ダイオードＤ４とを備えている。なお、図６中の第２出力用ＭＯＳＦＥＴ１３の図記号におけるダイオードは、寄生ダイオードを表している。

第２出力用ＭＯＳＦＥＴ１３としては、例えば、ｎチャネルＭＯＳＦＥＴなどを用いることができる。第２出力用ＭＯＳＦＥＴ１３のドレイン端子は、出力端２０ｂを介して、出力端子６ｂに接続されている。第２出力用ＭＯＳＦＥＴ１３のソース端子は、第１出力用ＭＯＳＦＥＴ７のソース端子に接続されている。また、第２出力用ＭＯＳＦＥＴ１３のソース端子は、コンデンサＣ１の低電位側に接続されている。第２出力用ＭＯＳＦＥＴ１３のゲート端子は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続されている。

第４ダイオードＤ４のカソード側は、第５抵抗Ｒ５の上記他端に接続されている。第４ダイオードＤ４のアノード側は、出力端２０ｂを介して、出力端子６ｂに接続されている。

変形例の半導体リレー２２では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士を、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続しているので、第１出力用ＭＯＳＦＥＴ７および第２出力用ＭＯＳＦＥＴ１３をリレー動作させることが可能となる。また、半導体リレー２２は、第４ダイオードＤ４を有しているので、仮に、一対の出力端子６ａ，６ｂ間に上記直流電源が逆接続されたとしても、半導体装置１０が故障するのを抑制することが可能となる。

また、変形例の半導体リレー２２では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士およびソース端子同士をそれぞれ接続しているので、一対の出力端子６ａ，６ｂ間に、例えば、図示しない負荷および交流電源の直列回路を接続することが可能となる。

（実施形態３）
本実施形態の半導体装置１０は、基本構成が実施形態２と同じであり、図７に示すように、リレー１５と、制御回路３から駆動回路４への出力を遅延させる遅延回路１６とを有する点などが実施形態２と相違する。なお、本実施形態では、実施形態２と同様の構成要素に同一の符号を付して説明を適宜省略する。

リレー１５は、第２発光素子１５ａと、フォトＭＯＳＦＥＴ１５ｂとを有している。なお、フォトＭＯＳＦＥＴ１５ｂとは、外部からの光によりオンオフを切り替えるＭＯＳＦＥＴを意味する。

第２発光素子１５ａのカソード側は、第１発光素子１のアノード側に接続されている。第２発光素子１５ａのアノード側は、入力端子５ａに接続されている。要するに、第１発光素子１と第２発光素子１５ａとは、直列に接続されている。

フォトＭＯＳＦＥＴ１５ｂは、第２発光素子１５ａと光結合されている。本実施形態では、フォトＭＯＳＦＥＴ１５ｂと第２発光素子１５ａとを光結合させるために、フォトＭＯＳＦＥＴ１５ｂと第２発光素子１５ａとを対向して配置させてある。これにより、フォトＭＯＳＦＥＴ１５ｂは、第２発光素子１５ａからの光を受光することが可能となる。

フォトＭＯＳＦＥＴ１５ｂのソース端子は、第４抵抗Ｒ４の上記他端に接続されている。また、フォトＭＯＳＦＥＴ１５ｂのソース端子は、第２ダイオードＤ２のアノード側に接続されている。フォトＭＯＳＦＥＴ１５ｂのドレイン端子は、第５抵抗Ｒ５の上記一端に接続されている。ここにおいて、本実施形態では、フォトＭＯＳＦＥＴ１５ｂのドレイン端子およびソース端子が、第４ドレイン端子および第４ソース端子を構成している。

遅延回路１６は、例えば、抵抗とコンデンサなどを適宜組み合わせて構成することができる。遅延回路１６の入力側は、コンパレータ１２の出力端子に接続されている。遅延回路１６の出力側は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のゲート端子にそれぞれ接続されている。本実施形態では、遅延回路１６の時定数を、コンデンサＣ１が満充電となる充電時間よりも長く設定してある。また、本実施形態では、遅延回路１６の時定数を、例えば、１μｓに設定している。これにより、半導体装置１０では、コンデンサＣ１が満充電となった後に、制御回路３の出力電圧Ｖ₂をハイレベルからローレベルにすることが可能となる。よって、半導体装置１０では、制御回路３の出力電圧Ｖ₂がハイレベルからローレベルになったとき、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsを直ちに上昇させることが可能となる。

しかして、本実施形態の半導体装置１０では、実施形態１の半導体装置１０に比べて、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量を、より早く充電することが可能となり、出力用ＭＯＳＦＥＴ７のターンオン時間の短縮化を、より図ることが可能となる。すなわち、本実施形態の半導体装置１０では、実施形態１の半導体装置１０に比べて、出力用ＭＯＳＦＥＴ７のスイッチング損失を、より低減することが可能となる。

以下、本実施形態の半導体装置１０を用いた半導体リレー１１の動作について、簡単に説明する。なお、以下では、実施形態２の半導体リレー１１の動作と同様の動作について、説明を適宜省略する。また、本実施形態では、実施形態２と同様、一対の出力端子６ａ，６ｂ間に、例えば、図示しない負荷および直流電源の直列回路が接続されている。

半導体リレー１１では、第１発光素子１および第２発光素子１５ａそれぞれに電流Ｉ_Fが流れると、フォトダイオードアレイ２に光起電力Ｖ₁が発生し、且つ、フォトＭＯＳＦＥＴ１５ｂがオフ状態からオン状態になる。これにより、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が、第１ダイオードＤ１を介してコンデンサＣ１に供給され、上記直流電源からの上記所定の直流電圧を上記抵抗分圧回路により抵抗分圧した電圧が、第２ダイオードＤ２を介してコンデンサＣ１に供給される。よって、半導体リレー１１では、コンデンサＣ１が充電され、コンデンサＣ１を満充電にすることが可能となる。

また、半導体リレー１１では、フォトダイオードアレイ２で発生した光起電力Ｖ₁が第１閾値電圧Ｖ_T1以上のとき、制御回路３からの出力電圧Ｖ₂が、遅延回路１６の時定数に起因して駆動回路４に遅れて入力される。これにより、半導体リレー１１では、コンデンサＣ１が満充電となった後に、制御回路３の出力電圧Ｖ₂をハイレベルからローレベルにすることが可能となる。よって、半導体リレー１１では、制御回路３の出力電圧Ｖ₂がハイレベルからローレベルになったとき、出力用ＭＯＳＦＥＴ７のゲート・ソース間電圧Ｖ_gsを直ちに上昇させることが可能となる。しかして、本実施形態の半導体装置１０では、実施形態１の半導体装置１０に比べて、出力用ＭＯＳＦＥＴ７のゲート・ソース間の静電容量を、より早く充電することが可能となり、出力用ＭＯＳＦＥＴ７のターンオン時間の短縮化を、より図ることが可能となる。

一方、半導体リレー１１では、第１発光素子１および第２発光素子１５ａそれぞれに電流Ｉ_Fが流れなくなると、フォトダイオードアレイ２で発生していた光起電力Ｖ₁が低下し、且つ、フォトＭＯＳＦＥＴ１５ｂがオン状態からオフ状態になる。

以上説明した本実施形態の半導体装置１０は、リレー１５と、コンデンサＣ１が満充電となった後に制御回路３が駆動回路４を制御するように、制御回路３から駆動回路４への出力を遅延させる遅延回路１６とを備えている。リレー１５は、発光部（第２発光素子１５ａ）と、フォトＭＯＳＦＥＴ１５ｂとを有している。フォトＭＯＳＦＥＴ１５ｂは、第４ドレイン端子が第５抵抗Ｒ５と電気的に接続され、第４ソース端子が第４抵抗Ｒ４と電気的に接続され、且つ、第２ダイオードＤ２の前記第４アノード側と電気的に接続されている。遅延回路１６は、入力側がコンパレータ１２の前記出力端子と電気的に接続され、出力側が第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９それぞれの前記第１ゲート端子および前記第２ゲート端子と電気的に接続されている。これにより、半導体装置１０では、第１発光素子１および第２発光素子１５ａそれぞれに電流Ｉ_Fが流れなくなると、フォトＭＯＳＦＥＴ１５ｂがオフ状態になるので、上記直流電源から供給される上記所定の直流電圧を遮断することが可能となる。よって、半導体装置１０では、実施形態２に比べて、フォトダイオードアレイ２により第１発光素子１からの光が受光されないとき（第１発光素子１が消灯状態のとき）に半導体装置１０で消費される電力を低減することが可能となる。言い換えれば、半導体装置１０では、実施形態２に比べて、フォトダイオードアレイ２により第１発光素子１からの光が受光されないときの半導体装置１０における消費電力を低減することが可能となる。

また、本実施形態の半導体リレー１１は、第１発光素子１と、第１発光素子１からの光を受光可能なフォトダイオードアレイ２を有する半導体装置１０とを備え、前記発光部は、第２発光素子１５ａであり、第１発光素子１と第２発光素子１５ａとが、直列に接続されている。これにより、半導体リレー１１では、小型化を図りながらも、出力用ＭＯＳＦＥＴ７のスイッチング損失を低減することが可能となる。

以下、本実施形態の半導体リレー１１の変形例として、図８に示す構成を有する半導体リレー２３を説明する。なお、以下では、半導体リレー１１と同様の構成要素に同一の符号を付して説明を適宜省略する。また、以下では、説明の便宜上、出力用ＭＯＳＦＥＴ７を、第１出力用ＭＯＳＦＥＴ７と称する。

半導体リレー２３は、エンハンスメント型（ノーマリオフ型）の第２出力用ＭＯＳＦＥＴ１３と、第４ダイオードＤ４とを備えている。なお、図８中の第２出力用ＭＯＳＦＥＴ１３の図記号におけるダイオードは、寄生ダイオードを表している。

第２出力用ＭＯＳＦＥＴ１３としては、例えば、ｎチャネルＭＯＳＦＥＴなどを用いることができる。第２出力用ＭＯＳＦＥＴ１３のドレイン端子は、出力端２０ｂを介して、出力端子６ｂに接続されている。第２出力用ＭＯＳＦＥＴ１３のソース端子は、第１出力用ＭＯＳＦＥＴ７のソース端子に接続されている。また、第２出力用ＭＯＳＦＥＴ１３のソース端子は、コンデンサＣ１の低電位側に接続されている。第２出力用ＭＯＳＦＥＴ１３のゲート端子は、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続されている。

第４ダイオードＤ４のカソード側は、第５抵抗Ｒ５の上記他端に接続されている。第４ダイオードＤ４のアノード側は、出力端２０ｂを介して、出力端子６ｂに接続されている。

変形例の半導体リレー２３では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士を、第１駆動用ＭＯＳＦＥＴ８および第２駆動用ＭＯＳＦＥＴ９のドレイン端子にそれぞれ接続しているので、第１出力用ＭＯＳＦＥＴ７および第２出力用ＭＯＳＦＥＴ１３をリレー動作させることが可能となる。また、半導体リレー２３は、第４ダイオードＤ４を有しているので、仮に、一対の出力端子６ａ，６ｂ間に上記直流電源が逆接続されたとしても、半導体装置１０が故障するのを抑制することが可能となる。

また、変形例の半導体リレー２３では、第１出力用ＭＯＳＦＥＴ７と第２出力用ＭＯＳＦＥＴ１３とのゲート端子同士およびソース端子同士をそれぞれ接続しているので、一対の出力端子６ａ，６ｂ間に、例えば、図示しない負荷および交流電源の直列回路を接続することが可能となる。

１ 第１発光素子
２ フォトダイオードアレイ
２ａ フォトダイオード
３ 制御回路
４ 駆動回路
７ 出力用ＭＯＳＦＥＴ
８ 第１駆動用ＭＯＳＦＥＴ
９ 第２駆動用ＭＯＳＦＥＴ
１０ 半導体装置
１１ 半導体リレー
１２ コンパレータ
１５ リレー
１５ａ 第２発光素子
１５ｂ フォトＭＯＳＦＥＴ
１６ 遅延回路
２０ａ 一方の出力端
２０ｂ 他方の出力端
２１ 半導体リレー
２２ 半導体リレー
２３ 半導体リレー
Ｃ１ コンデンサ
Ｄ１ 第１ダイオード
Ｄ２ 第２ダイオード
Ｄ３ 第３ダイオード
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｒ３ 第３抵抗
Ｒ４ 第４抵抗
Ｒ５ 第５抵抗
Ｖ₁ 光起電力
Ｖ_T1 第１閾値電圧（閾値電圧）
ＺＤ１ ツェナーダイオード

Claims (7)

1. 複数のフォトダイオードが直列に接続されたフォトダイオードアレイと、ｎチャネルの出力用ＭＯＳＦＥＴと、前記出力用ＭＯＳＦＥＴを駆動する駆動回路と、前記フォトダイオードアレイで発生した光起電力の大きさに基づいて前記駆動回路を制御する制御回路とを備え、前記駆動回路は、ｐチャネルの第１駆動用ＭＯＳＦＥＴとｎチャネルの第２駆動用ＭＯＳＦＥＴとを有し、前記第１駆動用ＭＯＳＦＥＴは、第１ゲート端子が前記制御回路、第１ソース端子が前記フォトダイオードアレイの第１アノード側、第１ドレイン端子が前記第２駆動用ＭＯＳＦＥＴの第２ドレイン端子とそれぞれ電気的に接続され、前記第２駆動用ＭＯＳＦＥＴは、第２ゲート端子が前記制御回路、第２ソース端子が前記フォトダイオードアレイの第１カソード側とそれぞれ電気的に接続され、前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子と前記第２駆動用ＭＯＳＦＥＴの前記第２ソース端子との間には、コンデンサが配置され、前記出力用ＭＯＳＦＥＴは、第３ゲート端子が前記第１駆動用ＭＯＳＦＥＴおよび前記第２駆動用ＭＯＳＦＥＴそれぞれの前記第１ドレイン端子および前記第２ドレイン端子、第３ドレイン端子が一対の出力端のうちの一方の出力端、第３ソース端子が前記一対の出力端のうちの他方の出力端とそれぞれ電気的に接続され、前記制御回路は、前記光起電力が予め設定された閾値電圧以上の場合、前記第１駆動用ＭＯＳＦＥＴをオン状態、且つ、前記第２駆動用ＭＯＳＦＥＴをオフ状態にし、前記制御回路は、前記光起電力が前記閾値電圧未満の場合、前記第１駆動用ＭＯＳＦＥＴをオフ状態、且つ、前記第２駆動用ＭＯＳＦＥＴをオン状態にすることを特徴とする半導体装置。
2. 前記制御回路は、第１抵抗、第２抵抗および第３抵抗と、ツェナーダイオードと、コンパレータとを有し、前記フォトダイオードアレイの前記第１アノード側は、前記第１抵抗と前記ツェナーダイオードを介して前記フォトダイオードアレイの前記第１カソード側に接続され、前記ツェナーダイオードは、第２アノード側が前記フォトダイオードアレイの前記第１カソード側、第２カソード側が前記第１抵抗とそれぞれ電気的に接続され、前記コンパレータは、反転入力端子が前記第２抵抗を介して前記第１抵抗の一端、非反転入力端子が前記第１抵抗の他端、出力端子が前記第３抵抗を介して前記非反転入力端子とそれぞれ電気的に接続され、前記第１駆動用ＭＯＳＦＥＴは、前記第１ゲート端子が前記コンパレータの前記出力端子、前記第１ソース端子が前記第１抵抗の前記一端、前記第１ドレイン端子が前記第２駆動用ＭＯＳＦＥＴの前記第２ドレイン端子とそれぞれ電気的に接続され、前記第２駆動用ＭＯＳＦＥＴは、前記第２ゲート端子が前記コンパレータの前記出力端子、前記第２ソース端子が前記ツェナーダイオードの前記第２アノード側とそれぞれ電気的に接続されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子と前記フォトダイオードアレイの前記第１アノード側との間には、逆流防止用の第１ダイオードが設けられ、前記第１ダイオードは、第３アノード側が前記フォトダイオードアレイの前記第１アノード側、第３カソード側が前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子とそれぞれ電気的に接続されていることを特徴とする請求項１または請求項２記載の半導体装置。
4. 第２ダイオードおよび第３ダイオードと、第４抵抗および第５抵抗とを備え、前記フォトダイオードアレイの前記第１カソード側は、前記第４抵抗と前記第２ダイオードを介して前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子に接続されるとともに、前記第４抵抗と前記第５抵抗と前記第３ダイオードを介して前記出力用ＭＯＳＦＥＴの前記第３ドレイン端子に接続されており、前記第２ダイオードは、第４アノード側が前記第４抵抗、第４カソード側が前記第１駆動用ＭＯＳＦＥＴの前記第１ソース端子とそれぞれ電気的に接続され、前記第３ダイオードは、第５アノード側が前記出力用ＭＯＳＦＥＴの前記第３ドレイン端子、第５カソード側が前記第５抵抗とそれぞれ電気的に接続されていることを特徴とする請求項３記載の半導体装置。
5. リレーと、前記コンデンサが満充電となった後に前記制御回路が前記駆動回路を制御するように、前記制御回路から前記駆動回路への出力を遅延させる遅延回路とを備え、前記リレーは、発光部と、フォトＭＯＳＦＥＴとを有し、前記フォトＭＯＳＦＥＴは、第４ドレイン端子が前記第５抵抗と電気的に接続され、第４ソース端子が前記第４抵抗と電気的に接続され、且つ、前記第２ダイオードの前記第４アノード側と電気的に接続され、前記遅延回路は、入力側が前記コンパレータの前記出力端子と電気的に接続され、出力側が前記第１駆動用ＭＯＳＦＥＴおよび前記第２駆動用ＭＯＳＦＥＴそれぞれの前記第１ゲート端子および前記第２ゲート端子と電気的に接続されていることを特徴とする請求項４記載の半導体装置。
6. 第１発光素子と、前記第１発光素子からの光を受光可能な前記フォトダイオードアレイを有する請求項１ないし請求項４のいずれか１項に記載の半導体装置とを備えていることを特徴とする半導体リレー。
7. 第１発光素子と、前記第１発光素子からの光を受光可能な前記フォトダイオードアレイを有する請求項５記載の半導体装置とを備え、前記発光部は、第２発光素子であり、前記第１発光素子と前記第２発光素子とが、直列に接続されていることを特徴とする半導体リレー。

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