JP2014530408A - プロセッシング装置及びスウィズルパターン生成器 - Google Patents

プロセッシング装置及びスウィズルパターン生成器 Download PDF

Info

Publication number
JP2014530408A
JP2014530408A JP2014530590A JP2014530590A JP2014530408A JP 2014530408 A JP2014530408 A JP 2014530408A JP 2014530590 A JP2014530590 A JP 2014530590A JP 2014530590 A JP2014530590 A JP 2014530590A JP 2014530408 A JP2014530408 A JP 2014530408A
Authority
JP
Japan
Prior art keywords
vector
data
swizzle
register
swizzle pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014530590A
Other languages
English (en)
Inventor
チョン，ム−ギョン
ソ，ウン
リュ，ス−ジョン
ユ，ドン−フン
チョウ，ヨン−ゴン
キム，ホ−ヨン
リ，ジン−ソク
ジン，スン−フン
キム，チャン−ム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2014530408A publication Critical patent/JP2014530408A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations

Abstract

ベクトル処理でスウィズル命令の実行によるオーバーヘッドを減らすスウィズルパターン生成器が開示される。スウィズルパターン生成器は、１つのベクトルレジスタ及びベクトル処理部のうち少なくとも１つのデータセットに関するスウィズルパターンを提供する。スウィズルパターン生成器は、互いに異なるベクトル演算に対して多様なスウィズルパターンを生成するように再構成可能である。

Description

本発明は、ベクトル演算のためのプロセッシング装置及びスウィズル命令に関する。
最近、マルチメディア、通信、グラフィックのような多くの応用のデータ処理要求量が急増している。高性能サーバコンピュータだけではなく、一般ＰＣとさらにはモバイルデバイスでも、データ処理負荷の増加は機器の性能に相当な影響を与える。したがって、プロセッシング装置が短時間内に多くのデータを処理する必要があり、このために、多くの最新のプロセッサは、一回で処理するデータ幅を増やして、このような要求を満たしている。このような要求を満たすプロセッサをＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）プロセッサと言い、あるいはベクトルプロセッサとも言う。
ＳＩＭＤあるいはベクトルプロセッサは、１つの命令で多数のデータセットを同時に演算するために、データ処理に優れた性能を見せる。ベクトルあるいはＳＩＭＤ演算（以下、“ベクトル演算”）を行うためには、ベクトルデータまたはベクトルデータエレメントが所望の順に準備していなければならない。例えば、演算を処理するベクトルプロセッシングユニットに関するベクトルレジスタ内にベクトル演算のためのデータセットが定められた順序で準備される。データセットを生成するために、多数のスカラーデータを集めてベクトルレジスタに入れる。ベクトル演算とベクトル演算との間にデータセットが伝達される時、そのデータエレメントが適切な順序で再整列されなければならず、ベクトル演算の結果をスカラー形態で保存するとき、やはり適切な順序によってデータエレメントのそれぞれが保存されなければならない。一例によれば、スウィズルド命令を用いてベクトル演算に関するデータセットのデータエレメントを整列または再整列することができる。
スウィズルド命令は、ベクトル演算の入力として判読されたデータセットを整列する。スウィズルド命令は、またベクトル演算の多様な命令の間に配置されることもある。例えば、スウィズル命令（Ｓｗｉｚｚｌｅ ｉｎｓｔｒｕｃｔｉｏｎ）は、ロード（ｌｏａｄ）命令とベクトル演算命令との間に配されて、データセットを整列させることを行う。また、ベクトル演算命令とベクトル演算命令との間に位置して、最初のベクトル演算の結果を二番目のベクトル演算が使用できるように、データセットを再整列させる。また、ベクトル演算命令とストア（ｓｔｏｒｅ）命令との間に位置して、データセットを所望の順に整列して外部に伝達する。
しかし、前記のように、スウィズル命令が、ロード命令、ストア命令、及びベクトル演算命令の間に配されれば、命令を実行するプロセッサの性能が低下する。場合によっては、ベクトル演算のためのあらゆるロード命令、ストア命令、及びベクトル演算命令の間に１つ以上のスウィズルド命令が配置される。その結果、プロセッサの性能が大きく低下する。
本発明は、プロセッシング装置及びスウィズルパターン生成器を提供することである。
本発明の一態様によるプロセッシング装置は、ベクトル演算のデータエレメントを含むデータセットを保存するベクトルレジスタと、前記ベクトル演算を行うベクトル演算器と、前記ベクトルレジスタと前記ベクトル演算器とに連結され、前記データセットに関するスウィズルパターンを生成するスウィズルパターン生成器と、を含む。
本発明の他の態様によるプロセッシング装置は、ベクトル演算に関するデータセットを保存するベクトルレジスタと、前記ベクトル演算を実行するベクトル実行部と、前記ベクトルレジスタの出力と前記ベクトル実行部の入力とに連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトル演算のための入力としてスウィズルパターンを生成するスウィズルパターン生成部と、を含む。
本発明のさらに他の態様によるプロセッシング装置は、ベクトル演算を実行するベクトル実行部と、前記ベクトル実行部から受信したベクトル演算結果に対応するデータセットを保存するベクトルレジスタと、前記ベクトル実行部の出力に連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトルレジスタ内の前記データセットを保存すると同時に、スウィズルパターンを生成するスウィズリングネットワークと、前記スウィズリングネットワークに連結され、前記スウィズルパターンを保存するスウィズルドレジスタと、を含みうる。
本発明のさらに他の態様によるスウィズルパターン生成装置は、第１データエンドと、ベクトルレジスタ及びベクトル実行部のうち少なくとも１つの出力に連結された第２データエンドと、前記第１データエンドと前記第２データエンドとに連結される複数のデータコネクションを含み、前記複数のデータコネクションに基づいて、前記ベクトルレジスタ及び前記ベクトル実行部のうち少なくとも１つから出力されるデータセットに関して、スウィズルパターンを前記第１データエンドで生成するスウィズリングネットワークと、を含む。
本発明の一実施形態によるプロセッシング装置を示す図である。 本発明の一実施形態によるスウィズルパターンを示す図である。 本発明の他の実施形態によるスウィズルパターンを示す図である。 本発明の一実施形態によるスウィズルパターン生成器を示す図である。 本発明の他の実施形態によるスウィズルパターン生成器を示す図である。 本発明のさらに他の実施形態によるスウィズルパターン生成器を示す図である。 本発明の一実施形態によるプロセッシング装置がＣＧＡ（ｃｏａｒｓｅ ｇｒａｉｎｅｄ ａｒｒａｙ）に適用された一例を示す図である。 本発明の一実施形態によるプロセッシング装置がＣＧＡに適用された他の例を示す図である。 順次的な２つのベクトル演算を処理する一般的なプロセッサの動作過程を示す図である。 図８Ａの例による演算フローをＣＧＡに適用した結果を示す図である。 図８Ａの例による演算フローをスウィズルパターン生成器を利用するプロセッサに適用した結果を示す図である。 図９Ａの例による演算フローがＣＧＡに適用された結果を示す図である。
＜発明の詳細＞
本発明の一態様によるプロセッシング装置は、ベクトル演算のデータエレメントを含むデータセットを保存するベクトルレジスタと、前記ベクトル演算を行うベクトル演算器と、前記ベクトルレジスタと前記ベクトル演算器とに連結され、前記データセットに関するスウィズルパターンを生成するスウィズルパターン生成器と、を含む。
前記スウィズルパターン生成器は、前記データセットの前記データエレメントを結合するか、順序を変更して、前記スウィズルパターンを生成することができる。
プロセッシング装置は、前記ベクトル演算の他のデータエレメントを含む他のデータセットを保存する他のベクトルレジスタをさらに含み、前記スウィズルパターン生成器は、前記他のベクトルレジスタにも連結され、前記データセットの前記データエレメントと前記他のデータセットの前記他のデータエレメントとを結合して、前記スウィズルパターンを生成することができる。
プロセッシング装置は、前記ベクトル演算の他のデータエレメントを含む他のデータセットを保存する他のベクトルレジスタをさらに含み、前記スウィズルパターン生成器は、前記他のベクトルレジスタにさらに連結され、前記データセットの前記データエレメントと前記他のデータセットの前記他のデータエレメントとを結合して、前記スウィズルパターン及び他のスウィズルパターンを生成することができる。
前記スウィズルパターンが、前記ベクトル演算に関するデータセットとして前記ベクトルプロセッサに入力されうる。
前記スウィズルパターン生成器は、前記スウィズルパターンを生成するスウィズリングネットワークを含みうる。
前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、前記データラインのそれぞれは、一端が前記ベクトルレジスタの出力に連結され、他端を前記ベクトル演算器に連結させうる。
前記スウィズリングネットワークは、複数のデータラインを含み、前記データラインのそれぞれは、一端が前記ベクトル演算器の出力に連結されうる。
前記スウィズルパターン生成器は、前記スウィズルパターンを保存するスウィズルドレジスタを含みうる。
前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、前記データラインのそれぞれは、一端が前記ベクトル演算器の出力に連結され、他端を前記スウィズルドレジスタの入力に連結させうる。
前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、前記データラインのそれぞれは、一端が前記ベクトルレジスタの出力に連結され、他端が前記スウィズルドレジスタの入力に連結されうる。
前記スウィズルパターン生成器は、前記スウィズルパターンを保存するスウィズルドレジスタを含みうる。
前記スウィズリングネットワークは、多様なスウィズルパターンを生成するように再構成可能な複数のデータラインを含みうる。
前記スウィズリングネットワークは、前記複数のデータラインのそれぞれに対して再構成可能な連結を含み、前記再構成可能な連結に基づいて、前記多様なスウィズルパターンを生成するスイッチと、前記スイッチに連結され、前記多様なスウィズルパターンに対応する前記複数のデータラインに対する前記再構成可能な連結に関する多様なスイッチ連結を保存するスイッチングテーブルと、を含みうる。
前記スウィズルパターン生成器は、前記ベクトルレジスタからの前記データセットの出力と実質的に同時に前記スウィズルパターンを生成することができる。
前記スウィズルパターン生成器は、前記ベクトルレジスタからの前記データセットの入力と実質的に同時に前記スウィズルパターンを生成することができる。
本発明の他の態様によるプロセッシング装置は、ベクトル演算に関するデータセットを保存するベクトルレジスタと、前記ベクトル演算を実行するベクトル実行部と、前記ベクトルレジスタの出力と前記ベクトル実行部の入力とに連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトル演算のための入力としてスウィズルパターンを生成するスウィズルパターン生成部と、を含む。
プロセッシング装置は、前記ベクトル演算に関する他のデータセットを保存する他のベクトルレジスタをさらに含み、前記スウィズルパターン生成部は、前記他のベクトルレジスタの出力にさらに連結され、前記データセット及び前記他のデータセットのデータエレメントを結合するか、順序を変更して、前記ベクトル演算のための入力として、前記スウィズルパターン及び第２スウィズルパターンを生成するスウィズルパターン生成部を含みうる。
本発明のさらに他の態様によるプロセッシング装置は、ベクトル演算を実行するベクトル実行部と、前記ベクトル実行部から受信したベクトル演算結果に対応するデータセットを保存するベクトルレジスタと、前記ベクトル実行部の出力に連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトルレジスタ内の前記データセットを保存すると同時に、スウィズルパターンを生成するスウィズリングネットワークと、前記スウィズリングネットワークに連結され、前記スウィズルパターンを保存するスウィズルドレジスタと、を含みうる。
プロセッシング装置は、前記ベクトル実行部から受信した前記ベクトル演算結果に対応する他のデータセットを保存する他のベクトルレジスタと、他のスウィズルパターンを保存する他のスウィズルドレジスタと、をさらに含み、前記スウィズルパターン生成部は、前記データセット及び前記他のデータセットのデータエレメントを結合するか、順序を変更して、前記スウィズルパターン及び前記第２スウィズルパターンを生成することができる。
本発明のさらに他の態様によるスウィズルパターン生成装置は、第１データエンドと、ベクトルレジスタ及びベクトル実行部のうち少なくとも１つの出力に連結された第２データエンドと、前記第１データエンドと前記第２データエンドとに連結される複数のデータコネクションを含み、前記複数のデータコネクションに基づいて、前記ベクトルレジスタ及び前記ベクトル実行部のうち少なくとも１つから出力されるデータセットに関して、スウィズルパターンを前記第１データエンドで生成するスウィズリングネットワークと、を含む。
前記スウィズリングネットワークの前記複数のデータコネクションは、再構成可能であり、多様なデータコネクションの配列を生成し、前記多様なデータコネクションの配列に基づいて多様なスウィズルパターンを生成することができる。
前記スウィズリングネットワークは、前記第１データエンドから前記第２データエンドへの前記複数のデータコネクションを生成し、前記データコネクションの配列に基づいて多様なスウィズルパターンを生成する再構成可能なスイッチと、前記スイッチに連結され、前記多様なスウィズルパターンに対応する前記第１データエンドから前記第２データエンドへの前記再構成可能なスイッチに関する多様なデータコネクションの配列を保存するスイッチングテーブルと、を含みうる。
スウィズルパターン生成装置は、前記第１データエンドに連結され、前記多様なスウィズルパターンに対応する順序でデータエレメントを保存する少なくとも１つのスウィズルドレジスタをさらに含みうる。
スウィズルパターン生成装置は、前記第１データエンドに連結され、前記多様なスウィズルパターンに対応する順序でデータエレメントを保存する少なくとも１つのスウィズルドレジスタをさらに含みうる。
この際、前記第１データエンドで前記スウィズリングネットワークから出力されるデータエレメントは、少なくとも１つのバーチャルスウィズルドレジスタ及び出力されたデータエレメントの配列に対応するスウィズルパターンを提供することができる。
この際、前記第１データエンドで前記スウィズリングネットワークから出力されるデータエレメントは、少なくとも１つのバーチャルスウィズルドレジスタ及び出力されたデータエレメントの配列に対応するスウィズルパターンを提供することができる。
以下、添付した図面を参照して、本発明の実施のための具体例を詳しく説明する。後述する実施形態は、本発明を例示的に説明するためのものであって、本発明の権利範囲が、特定の実施形態に限定されるものではない。
図１は、本発明の一実施形態によるプロセッシング装置１００を図示する。本実施形態によって、プロセッシング装置１００は、単一コアを有するプロセッサ、多数のコアを有するプロセッサ、構成変更が可能なＣＧＡマシンまたはＶＬＩＷマシンなどになりうる。
図１を参照すれば、本実施形態によるプロセッシング装置１００は、ベクトル演算器１０１、多数のベクトルレジスタ１０２ａ、１０２ｂ、１０２ｃ、及びスウィズルパターン（ｓｗｉｚｚｌｅ ｐａｔｔｅｒｎ）生成部１０３を含む。
ベクトル演算器１０１は、ベクトル演算を行う。
それぞれのベクトルレジスタ１０２ａ、１０２ｂ、１０２ｃは、ベクトル演算（例：ベクトルデータ）と関連した多数のデータエレメントを含むデータセットを保存する。例えば、ベクトル演算と関連したデータセットは、データエレメントとして配列された多数のスカラーデータを含みうる。
スウィズルパターン生成部１０３は、ベクトルレジスタ１０２ｃのデータセットに対するスウィズルパターンを生成する。スウィズルパターンとは、少なくとも１つのベクトルレジスタ（例えば、１０２ｃ）に対するデータセットの各データエレメントを組み合わせるか、その整列順序を変更した結果である。または、第１ベクトルレジスタ（例えば、１０２ｂ）に対するデータセットの各データエレメントと第２ベクトルレジスタ（例えば、１０２ｃ）に対するデータセットの各データエレメントとを組み合わせた結果になり、例えば、図３及び図４で示したようである。スウィズルパターン生成部１０３が生成した１つまたはそれ以上のデータセットに関するスウィズルパターンは、１つまたはそれ以上のデータセット上でスウィズル命令を行った結果と同一であり得る。しかし、スウィズルパターン生成部１０３は、あるスウィズル命令の実行結果（すなわち、スウィズルパターン）と同じスウィズルパターンを、１つまたはそれ以上のデータセットに関するスウィズル命令の実行なしに提供することができる。その結果、スウィズル命令の実行と関連したオーバーヘッドが軽減または除去されて、全体的な性能が改善される。
本発明の一態様によって、スウィズルパターン生成部１０３は、スウィズルドバーチャルレジスタ１１０とスウィズリングネットワーク１２０とを含みうる。スウィズルドバーチャルレジスタ１１０は、図１で示した例のように、ベクトルレジスタ１０２ａ、１０２ｂ、１０２ｃと同じ特性の物理的なベクトルレジスタになることもある。または、実際の保存ユニットを活用していない仮想のベクトルレジスタになることもある。スウィズルドバーチャルレジスタ１１０は、１つまたはそれ以上のベクトルレジスタのスウィズルパターンを有する物理的なまたは仮想のベクトルレジスタになりうる。
スウィズリングネットワーク１２０は、多数のワイヤまたはデータラインを含む。それぞれのワイヤまたはデータラインは、少なくとも２つのエンドを有する。図１の例で、ワイヤまたはデータラインの一端は、ベクトルレジスタ１０２ｃの入力と連結され、他端は、スウィズルドバーチャルレジスタ１１０に連結される。スウィズリングネットワーク１２０によって多様なスウィズルパターンが生成され、該生成されたスウィズルパターンが、スウィズルドバーチャルレジスタ１１０に保存されうる。例えば、ベクトルレジスタ１０２ｃにデータエレメント（例えば、ｘ１、ｘ２、ｘ３、ｘ４）が、ｘ１、ｘ２、ｘ３、ｘ４の順次に入力される場合、その入力と同時にスウィズルパターンの１つであるｘ３、ｘ２、ｘ４、ｘ１の順序のデータセットが、スウィズリングネットワーク１２０によって生成され、該生成されたデータセットが、スウィズルドバーチャルレジスタ１１０に保存することができる。
図１では、スウィズリングネットワーク１２０の一端が、ベクトルレジスタ１０２ｃの入力に連結されることを図示した。しかし、これは、理解を助けるための１つの例に過ぎないものである。例えば、スウィズリングネットワーク１２０の一端は、ベクトルレジスタ１０２ｃの出力と連結されても良い。また、図１は、スウィズルパターンがベクトルレジスタ１０２ｃに保存された単一データセットに関して生成された場合を示す。
多数のベクトルレジスタ（例えば、１０２ｂ、１０２ｃ）の各データエレメントが、組合わせられた結果に対応するスウィズルパターンがスウィズルドバーチャルレジスタ１１０に保存されうる。
図２Ａ及び図２Ｂは、本発明の一実施形態によるスウィズルパターンを図示する。これは、スウィズルパターンが何れか１つのベクトルレジスタのデータセットに基づいて生成される場合に関する一例になりうる。
図２Ａを参照すれば、それぞれのベクトルレジスタ（例えば、ｖｒ０、ｖｒ１、ｖｒ２、ｖｒ３）は、ベクトルデータセット（例えば、｛ａ３、ａ２、ａ１、ａ０｝、｛ｂ３、ｂ２、ｂ１、ｂ０｝、｛ｃ３、ｃ２、ｃ１、ｃ０｝、｛ｄ３、ｄ２、ｄ１、ｄ０｝）を保存する。本実施形態で、それぞれのベクトルデータセットは、４つのデータエレメントを含む。それぞれのスウィズルドレジスタ（例えば、ｓｖｒ０、ｓｖｒ１、ｓｖｒ２、ｓｖｒ３、ｓｖｒ４、ｓｖｒ５、ｓｖｒ６、ｓｖｒ７）は、何れか１つのベクトルレジスタのデータセットに関するスウィズルパターンを保存する。言い換えれば、何れか１つのスウィズルドバーチャルレジスタは、他の１つのベクトルレジスタのデータエレメントを組み合わせた結果、または、そのデータエレメントの整列順序を変更した結果を保存することができる。
例えば、スウィズルドレジスタｓｖｒ０は、スウィズルパターン（“ａ３、ａ３、ａ２、ａ２”）をベクトルレジスタｖｒ０のデータセット（｛ａ３、ａ２、ａ１、ａ０｝）に関して保存することができる。この例で、スウィズルドレジスタｓｖｒ０によって保存されたスウィズルパターン（“ａ３、ａ３、ａ２、ａ２”）は、ベクトルレジスタｖｒ０によって保存されたベクトルデータセット（｛ａ３、ａ２、ａ１、ａ０｝）のデータエレメント（ａ３）とデータエレメント（ａ２）とを結合することで得られる。
図２Ｂは、本発明の他の実施形態によるスウィズルパターンを図示する。これは、スウィズルパターンが、多数のベクトルレジスタのデータセットに基づいて生成される場合に関する一例になりうる。
図２Ｂを参照すれば、それぞれのベクトルレジスタ（例えば、ｖｒ０、ｖｒ１、ｖｒ２、ｖｒ３）は、ベクトルデータセット（例えば、｛ａ３、ａ２、ａ１、ａ０｝、｛ｂ３、ｂ２、ｂ１、ｂ０｝、｛ｃ３、ｃ２、ｃ１、ｃ０｝、｛ｄ３、ｄ２、ｄ１、ｄ０｝）を含む。何れか１つのベクトルデータセットは、４つのデータエレメントを保存する。それぞれのスウィズルドレジスタ（例えば、ｓｖｒ０、ｓｖｒ１、ｓｖｒ２、ｓｖｒ３、ｓｖｒ４、ｓｖｒ５、ｓｖｒ６、ｓｖｒ７）は、多数のベクトルレジスタのデータセットに関するスウィズルパターンを保存する。言い換えれば、何れか１つのスウィズルドバーチャルレジスタは、複数個のベクトルレジスタのデータエレメントを組み合わせた結果、または、そのデータエレメントの整列順序を変更した結果を保存することができる。
例えば、スウィズルドレジスタｓｖｒ０は、スウィズルドパターン（例えば、ａ３、ａ３、ｂ１、ｂ１）をベクトルレジスタｖｒ０によって保存されたデータセット（｛ａ３、ａ２、ａ１、ａ０｝）及びベクトルレジスタｖｒ１によって保存されたデータセット（｛ｂ３、ｂ２、ｂ１、ｂ０｝）に関して保存する。本実施形態で、スウィズルドレジスタによって保存されたスウィズルパターン（“ａ３、ａ３、ｂ１、ｂ１”）は、ベクトルレジスタｖｒ０のデータエレメント（ａ３）とベクトルレジスタｖｒ０のデータエレメント（ｂ１）とを結合することで得られる。
もちろん、スウィズルパターンは、図２Ａ及び図２Ｂで例示したものの以外にも、多様な形態で提供されることがある。例えば、実行されるアプリケーションの種類によって所定のスウィズルパターンを定義して、一定個数のスウィズルパターンのみを使うことも可能である。
図３は、本発明の一実施形態によるスウィズルパターン生成部を図示する。これは、物理的な保存装置を活用したスウィズルパターン生成部に関する一例になりうる。
図３を参照すれば、スウィズルパターン生成部３００は、スウィズリングネットワーク３０１及びスウィズルパターン保存装置３０２、例えば、スウィズルドバーチャルレジスタ３０２ａ、３０２ｂを含む。
スウィズリングネットワーク３０１は、多数のデータラインまたはワイヤで構成されても良い。それぞれのデータラインまたはワイヤは、少なくとも２つのエンドを有する。それぞれのデータラインまたはワイヤのエンドは、所定のスウィズルパターンが生成されるように、ベクトルレジスタの入力と連結され、他側のエンドは、スウィズルドバーチャルレジスタ３０２ａ、３０２ｂと連結される。
スウィズルドバーチャルレジスタ３０２ａ、３０２ｂは、ベクトルレジスタと物理的に同じ類型のベクトルレジスタが使われる。例えば、図３のスウィズルドバーチャルレジスタ３０２ａ、３０２ｂは、フリップフロップ、ラッチまたはメモリのようなハードウェアを用いて構成されても良い。
図３で、スウィズルドバーチャルレジスタｓｖｒ０の最初の領域は、スウィズリングネットワーク３０１を通じてベクトルレジスタｖｒ０の最初の領域と連結される。また、スウィズルドバーチャルレジスタｓｖｒ０の二番目の領域も、スウィズリングネットワーク３０１を通じてベクトルレジスタｖｒ０の最初の領域と連結される。類似した形態で、スウィズルドバーチャルレジスタｓｖｒ０の三番目及び四番目の領域は、ベクトルレジスタｖｒ０の二番目の領域と連結される。したがって、ベクトルレジスタｖｒ０にａ３、ａ２、ａ１、ａ０の順序のデータセットが保存されると同時に、そのスウィズルパターンのうち１つであるａ３、ａ３、ａ２、ａ２の順序のデータセットがスウィズルドバーチャルレジスタｓｖｒ０に保存することができる。
さらに、スウィズルドバーチャルレジスタｓｖｒ１は、ベクトルレジスタｖｒ０のデータエレメントとベクトルレジスタｖｒ１のデータエレメントとの組合わせ結果に対応するスウィズルパターンが保存されることが分かる。例えば、スウィズルドレジスタｓｖｒ１の第１領域は、ベクトルレジスタｖｒ０の第１領域にスウィズリングネットワーク３０１を経由して連結される。スウィズルドレジスタｓｖｒ１の第２領域は、ベクトルレジスタｖｒ０の第２領域にスウィズリングネットワーク３０１を経由して連結される。同様に、スウィズルドレジスタｓｖｒ１の第３、４領域は、ベクトルレジスタｖｒ０の第３、４領域にスウィズリングネットワーク３０１を経由して、それぞれ連結される。したがって、ベクトルレジスタｖｒ０、ｖｒ１が、ａ３、ａ２、ａ１、ａ０、及びｂ３、ｂ２、ｂ１、ｂ０の順序を有するデータセットを保存することができる時には、実質的に同時にデータセットがスウィズルドレジスタｓｖｒ１に、例えば、ａ０、ａ１、ｂ０、ｂ１の順序で保存されることによって、スウィズルパターン（“ａ０、ａ１、ｂ０、ｂ１”）が、ベクトルレジスタｖｒ０、ｖｒ１に保存されたデータセット（｛ａ３、ａ２、ａ１、ａ０｝及び｛ｂ３、ｂ２、ｂ１、ｂ０｝）の結合に関して生成される。
したがって、あるベクトル演算器が、スウィズル命令の実行結果を希望する場合、スウィズル命令を実行する代わりに、スウィズルドバーチャルレジスタ３０２ａ、３０２ｂに保存されているスウィズルパターンをそのまま利用することによって、スウィズル命令の実行によるオーバーヘッドを減らすことができる。
図４は、本発明の他の実施形態によるスウィズルパターン生成部を図示する。これは、保存装置を活用していないスウィズルパターン生成部に関する一例になりうる。
図４を参照すれば、スウィズルパターン生成部４００は、スウィズリングネットワーク４０１及びスウィズルドバーチャルレジスタ４０２ａ、４０２ｂを含む。
スウィズリングネットワーク４０１は、多数のデータラインまたはワイヤで構成されても良い。それぞれのデータラインまたはワイヤは、所定のスウィズルパターンが生成されるように、その一端がベクトルレジスタの出力と連結され、他の一端がスウィズルドバーチャルレジスタ４０２ａ、４０２ｂと連結される。
図３と異なって、図４のスウィズルドバーチャルレジスタ４０２ａ、４０２ｂは、如何なる保存装置または保存空間ではない仮想のレジスタになりうる。すなわち、スウィズルドバーチャルレジスタ４０２ａ、４０２ｂは、ベクトルレジスタの出力ワイヤの組合わせで構成されても良い。
図４で、スウィズルドバーチャルレジスタｓｖｒ０の最初の領域は、スウィズリングネットワーク３０１を通じてベクトルレジスタｖｒ０の最初の領域と連結される。また、スウィズルドバーチャルレジスタｓｖｒ０の二番目の領域も、スウィズリングネットワーク３０１を通じてベクトルレジスタｖｒ０の最初の領域と連結される。類似した形態で、スウィズルドバーチャルレジスタｓｖｒ０の三番目及び四番目の領域は、ベクトルレジスタｖｒ０の二番目の領域と連結される。したがって、ベクトルレジスタｖｒ０にａ３、ａ２、ａ１、ａ０の順序のデータセットが保存されると同時に、そのスウィズルパターンのうち１つであるａ３、ａ３、ａ２、ａ２の順序のデータセットがスウィズルドバーチャルレジスタｓｖｒ０に保存することができる。
さらに、スウィズルドバーチャルレジスタｓｖｒ１は、ベクトルレジスタｖｒ０からのデータエレメントと、ベクトルレジスタｖｒ１からのデータエレメントとを組み合わせることで得られる結果に対応するスウィズルパターンを“保存”することができる。例えば、スウィズルドバーチャルレジスタｓｖｒ１の第１領域は、スウィズリングネットワーク４０１を経由して、ベクトルレジスタｖｒ０の第１領域に“連結”される。スウィズルドバーチャルレジスタｓｖｒ１の第２領域は、スウィズリングネットワーク４０１を経由して、ベクトルレジスタｖｒ０の第２領域に“連結”される。同様に、スウィズルドバーチャルレジスタｓｖｒ１の第３、４領域は、スウィズリングネットワーク４０１を経由して、ベクトルレジスタｖｒ０の第３、４領域に“連結”される。したがって、ベクトルレジスタｖｒ０、ｖｒ１が、ａ３、ａ２、ａ１、ａ０、及びｂ３、ｂ２、ｂ１、ｂ０の順序を有するデータセットを保存することができるとき、実質的に同時にデータセットは、スウィズルドバーチャルレジスタｓｖｒ１内に、例えば、ａ０、ａ１、ｂ０、ｂ１の順序で“保存”されることによって、スウィズルパターン（“ａ０、ａ１、ｂ０、ｂ１”）をベクトルレジスタｖｒ０、ｖｒ１に保存されたデータセット（｛ａ３、ａ２、ａ１、ａ０｝及び｛ｂ３、ｂ２、ｂ１、ｂ０｝）に関して生成する。
したがって、あるベクトル演算器が、スウィズル命令の実行結果を希望する場合、スウィズル命令を実行する必要なしに、スウィズルドバーチャルレジスタ４０２ａ、４０２ｂに対応するベクトルレジスタの出力を選択することができる。その結果、スウィズル命令の実行によるオーバーヘッドを減らすか、除去することができる。
前述した実施形態によるスウィズルパターンを用いて、アプリケーションで頻繁に使われるスウィズルパターンは、予め定義されたスウィズルパターンのためのハードウェアによって供給されるロジックによって生成されうる。しかし、プロセッサが、多数の互いに異なるアプリケーションを実行し、頻繁に使われるスウィズルパターンが、アプリケーションごとに異なる場合には、スウィズルパターンは、それぞれのアプリケーションに関してアプリケーションの実行前に定義されうる。したがって、再構成可能なハードウェアが使われて、それぞれのアプリケーションのためのロジックを提供することができる。図５は、それに関する一例である。
図５は、本発明のさらに他の実施形態によるスウィズルパターン生成部を図示する。図５で示すスウィズルパターン生成部は、再構成可能なスウィズリングネットワークを含み、再構成可能なスウィズリングネットワークは、例えば、再構成可能なスイッチングデバイスを含む。再構成可能なスイッチングデバイスは、スイッチングデバイスのデータ連結の入力と出力とを命令、またはコントローラ、メモリ、その他の保存装置から受信された入力によって再構成する。
例えば、図５で、スウィズルパターン生成部５００は、再構成可能なスウィズリングネットワークを含む。再構成可能なスウィズリングネットワークは、再構成可能なスイッチングデバイス５０１及びスイッチングデバイスに関するコントローラ／保存デバイス５０２を含む。スイッチングデバイス５０１は、多数の入線５０３及び出線５０４を含む。スイッチングデバイス５０１は、多様な入線５０３と出線５０４との間の連結を制御する装置である。スイッチングデバイス５０１は、スイッチングデバイスの連結に基づいて、それぞれのアプリケーションに関する任意のスウィズルパターンや特定のスウィズルパターンを生成するのに使われる。
コントローラ／保存デバイス５０２は、スイッチングデバイス５０１が入線５０３と出線５０４との間の連結を構成するための構成情報を保存する。
入線数をｍ、出線数をｎであるとすると、スイッチングデバイス５０１は、任意の入線と出線との接続、すなわち、（ｍ×ｎ）種類の接続を（ｍ＋ｎ−１）個の制御素子で制御する。例えば、スイッチングデバイス５０１は、クロスバースイッチ５０１を用いて具現され、コントローラ／保存デバイス５０２は、スイッチングテーブルを用いて具現されうる。スイッチングテーブル５０２の内容を変えれば、クロスバースイッチ５０１の連結状態（すなわち、入線と出線との間の連結）が変更され、これにより、生成されるスウィズルパターンも変更されうる。
したがって、アプリケーション別によく使われるスウィズルパターンをあらかじめスイッチングテーブルに入れて置き、アプリケーション実行では、そのアプリケーションに対応するスウィズルパターンを使うことができる。
頻繁に使われるスウィズルパターン（ここでは、“スウィズルパターンセット”と言及する）は、アプリケーションによって互いに異なり、図５の再構成可能なスウィズリングネットワークは、互いに異なるアプリケーションに関するスウィズルパターンセットに対応するスウィズルドレジスタを活性化するのに使われる。同じスウィズルパターンセットを使うアプリケーションは、同じスウィズルパターンを共有することができる。また、もし、スウィズルパターンが、アプリケーションのある部分で頻繁に使われるが、そのアプリケーションのその他の部分で頻繁に使われるスウィズルパターンとは異なる場合、アプリケーションは、２つまたはそれ以上のスウィズルパターンセットを使うことができる。すなわち、アプリケーションを実行する過程で、再構成可能なスウィズリングネットワークが再構成されて、新たなスウィズルパターンセットを生成することができる。したがって、多数のアプリケーションが、１つのスウィズルパターンセットを共有し（スイッチングテーブルを共有し）、１つのアプリケーションが、経時的に互いに異なるスウィズルパターンセットを（または、スイッチングテーブルを）使うこともできる。
図６は、本発明の一実施形態によるプロセッサがＣＧＡ（ｃｏａｒｓｅ ｇｒａｉｎｅｄ ａｒｒａｙ）に適用されたアレイブロックの一例を図示する。
本実施形態で、アレイブロック６００は、多数の他のアレイブロック（例えば、ａ、ｂ、ｃ、ｄ）からの入力と、スウィズリングネットワーク６０４とスウィズルドレジスタファイル６０６（例えば、８つのスウィズルパターンやレジスタを含む）とを含むスウィズルパターン生成部６０２と、ベクトル実行部（ＶＰＵ：ｖｅｃｔｏｒ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）６０９、及び出力ベクトルレジスタ６１０と、を含む。本実施形態で、スウィズルパターン生成部６０２は、ＣＧＡアレイブロック６００の入力に連結される。
図６を参照すれば、多様なアレイブロック（例えば、アレイａ、ｂ、ｃ、ｄ）からの入力をデータエレメント単位で組み合わせて、多様なスウィズルドバーチャルレジスタを構成することが分かる。ベクトル実行部は、ベクトル演算と関連したオペランドとして多様なアレイブロックから来る入力及び／またはスウィズルドバーチャルレジスタを選択することができる。図６で、ＶＰＵ６０９は、複数の入力を受信して出力を生成する。１つの入力は、複数のベクトルレジスタ及び複数のスウィズルドレジスタのうちから１つを選択する。
図６で示すように、ベクトルレジスタの出力は、ＶＰＵ６０９の入力側のＭＵＸ６０７、６０８に入力され、実質的に同時にスウィズリングネットワーク６０４に入力されて、スウィズルドレジスタを形成する。スウィズルドレジスタからの出力は、ＶＰＵ６０９の入力側からＭＵＸ６０７、６０８に入力される。
ベクトルレジスタとスウィズルドレジスタとのうちの１つが、ＶＰＵ６０９への入力として選択される。図６の実施形態で、スウィズルドレジスタファイル６０６は、８つのスウィズルレジスタを有する。８つのレジスタからの出力は、ＶＰＵ６０９の第１入力（左側部分）になる。図６の実施形態で、あらゆるベクトルレジスタとあらゆるスウィズルドレジスタとがＶＰＵ６０９の第１入力になりうる。図面を単純化するために、残りのレジスタからの出力は、点で表現した。
図７は、本発明の一実施形態によるプロセッサがＣＧＡに適用されたアレイブロックの他の例を図示する。アレイブロック７００は、入力、ベクトル実行部７０２、出力ベクトルレジスタ７０４、及びスウィズルパターン生成部７０６を含み、スウィズルパターン生成部７０６は、スウィズリングネットワーク７０８及びスウィズルドレジスタファイル７１０（例えば、４つのスウィズルレジスタを含む）を含む。本実施形態で、スウィズルパターン生成部は、ベクトルレジスタとＣＧＡアレイブロックの出力との間に配される。
図７を参照すれば、ベクトル実行部７０２の出力をデータエレメント単位で組み合わせて、多様なスウィズルドバーチャルレジスタを構成することが分かる。また、ベクトル実行部の出力を保存するベクトルレジスタが複数個ある場合、これらベクトルレジスタのデータエレメントを組み合わせて、スウィズルドバーチャルレジスタを構成することもできる。各スウィズルドバーチャルレジスタは、当該アレイブロックの入力として使い、出力に送って、他のアレイブロックで入力として使うこともできる。
次いで、本実施形態によるプロセッサと一般的なプロセッサとの動作を比較して説明すれば、次の通りである。
図８Ａは、順次的な２つのベクトル演算を処理する汎用プロセッサの動作過程を図示する。図８Ａを参照すれば、汎用プロセッサは、２つのベクトル演算を処理するために、６つのサイクルを必要とする。Ｃｙｃｌｅ０で、ロード命令が実行されて、データセット（例えば、｛ｘ１、ｘ２、ｘ３、ｘ４｝）をメモリからベクトルレジスタに入力する。Ｃｙｃｌｅ１で、スウィズル命令がベクトル実行部によって実行されて、データセットに関するスウィズルパターン（例えば、｛ｘ１、ｘ２、ｘ３、ｘ４｝）が決定され、その結果が、ベクトルレジスタに保存される。Ｃｙｃｌｅ２で、ベクトル演算命令がベクトル実行部によって実行され、その結果（例えば、ｙ１、ｙ２、ｙ３、ｙ４）が、ベクトルレジスタに保存される。Ｃｙｃｌｅ３で、スウィズル命令がベクトル実行部によって実行されて、ベクトルレジスタ内に保存されたスウィズルパターン（例えば、ｙ４、ｙ３、ｙ２、ｙ１）が決定される。Ｃｙｃｌｅ４で、ベクトル演算命令がベクトル実行部によって実行され、その結果（例えば、ｚ１、ｚ２、ｚ３、ｚ４）が、ベクトルレジスタに保存される。Ｃｙｃｌｅ５で、スウィズル命令にベクトル実行部によって実行されて、データセットに関するスウィズルパターン（例えば、ｚ３、ｚ４、ｚ１、ｚ２）が決定され、その結果が、ベクトルレジスタに保存される。Ｃｙｃｌｅ６で、ベクトルレジスタを判読する“保存命令”が実行され、その結果であるデータセットがメモリに保存される。スウィズル命令は、サイクル１、３、５に実行される。汎用プロセッサは、３つのスウィズル命令を２つのベクトル演算に対して行うので、汎用プロセッサは、ベクトル演算を連続して行うことができない。その結果、汎用プロセッサの演算効率は、ベクトル演算命令の個数が増加するほど低下する。
図８Ｂは、図８Ａの例をＣＧＡでの演算に適用した結果を示す。図８Ｂには、ＣＧＡの１２つのアレイブロックが図示される。
アレイブロック０は、メモリからデータセット（例えば、ｘ１、ｘ２、ｘ３、ｘ４）に関する命令をベクトルレジスタに入力する。アレイブロック１は、ベクトル実行部によってスウィズル命令を実行して、データセットに対するスウィズルパターン（例えば、ｘ１、ｘ２、ｘ３、ｘ４）を決定し、その結果をベクトルレジスタに保存する。アレイブロック２は、ベクトル実行部によってベクトル演算命令を実行し、その結果（例えば、ｙ１、ｙ２、ｙ３、ｙ４）をベクトルレジスタに保存する。アレイブロック３は、ベクトルレジスタ内に保存されたスウィズル命令をベクトル実行部によって実行する。アレイブロック４は、ベクトル実行部によってベクトル演算命令を実行し、その結果（例えば、ｚ１、ｚ２、ｚ３、ｚ４）をベクトルレジスタに保存する。アレイブロック５は、ベクトル実行部によってスウィズル命令を実行することによって、データセットに関するスウィズルパターン（例えば、ｚ３、ｚ４、ｚ１、ｚ２）を決定し、その結果をベクトルレジスタに保存する。アレイブロック（Ａｒｒａｙ Ｂｌｏｃｋ６）は、ベクトルレジスタを判読し、データセットをメモリに保存する命令を実行する。アレイブロック９−１３は、アレイブロック１−５のベクトル実行部に入力されるスカラーレジスタをそれぞれ保存する。図８Ｂで示すように、ＣＧＡで具現されるプロセッサは、与えられた２つのベクトル演算のために、５つのベクトル演算部を使う。すなわち、３つのベクトル演算部は、スウィズル命令を実行するためにベクトル演算を行っていない。
図９Ａは、図８Ａの例を本発明の一実施形態によるプロセッサに適用してスウィズルドレジスタを含むスウィズルパターン生成器を具現した結果を示す。
図９Ａを参照すれば、プロセッサは、２つのベクトル演算を処理するために、４つのサイクルを必要とする。サイクル０で、命令が実行されて、メモリからデータセット（例えば、ｘ１、ｘ２、ｘ３、ｘ４）がベクトルレジスタに入力され、データセットに関するスウィズルパターン（例えば、ｘ１、ｘ２、ｘ３、ｘ４）がスウィズルパターン生成器によって生成され、スウィズルパターンがスウィズルドレジスタに保存される。サイクル１で、ベクトル演算命令がベクトル実行部によって実行され、その結果（例えば、ｙ１、ｙ２、ｙ３、ｙ４）が、ベクトルレジスタに保存され、スウィズルパターン（例えば、ｙ４、ｙ３、ｙ２、ｙ１）が、スウィズルパターン生成部によって生成され、その結果が、スウィズルドレジスタに保存され、サイクル２の入力に提供される。サイクル２で、ベクトル演算命令がベクトル実行部によって出力スウィズルパターンに対して実行され、その結果（例えば、ｚ１、ｚ２、ｚ３、ｚ４）が、ベクトルレジスタに保存され、スウィズルパターン（例えば、ｚ３、ｚ４、ｚ１、ｚ２）が、スウィズルパターン生成部によって生成され、スウィズルパターンが、スウィズルドレジスタに保存される。サイクル３で、命令がスウィズルドレジスタを判読し、スウィズルパターンに対応するデータセットをメモリに保存する。
図９Ａで、３つのスウィズル命令の実行結果に対応するスウィズルパターンが既定のスウィズルドバーチャルレジスタに保存されているために、スウィズル命令を実行せず、単純にスウィズルドバーチャルレジスタのデータセットを読み取ることが可能である。
図８Ａと図９Ａとを比較すれば、図８Ａで、サイクル２のベクトル演算が実行された以後、次のベクトル演算のために、サイクル３でスウィズル命令が実行される。一方、図９Ａでは、サイクル１のベクトル演算が実行されて、その実行結果が、ベクトルレジスタに保存されると同時に、所定のスウィズルパターンが、スウィズルドバーチャルレジスタに共に保存される。したがって、次のベクトル演算がサイクル２で即時実行される。したがって、実行サイクルが、６サイクルから４サイクルに軽減される。
また、図９Ｂは、本発明の一実施形態によるプロセッサがＣＧＡにも適用可能であることを示す。すなわち、図８Ｂと比較して、不要にスウィズル命令を行うベクトル演算部がないために、全体ベクトル演算に参与するアレイブロックの個数を減らすことが可能である。
図９Ｂを参照すれば、ＣＧＡは、６つのアレイブロックを含み、２つのベクトル演算を処理する。アレイブロック０は、命令を実行して、メモリからデータセット（例えば、ｘ１、ｘ２、ｘ３、ｘ４）をベクトルレジスタに入力し、スウィズルパターン生成部は、スウィズルドレジスタに保存されたデータセットに関するスウィズルパターン（例えば、ｘ１、ｘ２、ｘ３、ｘ４）を生成する。アレイブロック１は、アレイブロック０から判読されたスウィズルパターンを用いてベクトル実行部によってベクトル演算命令を実行する。その結果（例えば、ｙ１、ｙ２、ｙ３、ｙ４）は、ベクトルレジスタに保存され、スウィズルパターン生成部は、対応するスウィズルパターン（例えば、ｙ４、ｙ３、ｙ２、ｙ１）を生成して、スウィズルドレジスタに保存する。アレイブロック２は、アレイブロック１のスウィズルドレジスタから判読されたスウィズルパターンを用いてベクトル実行部によってベクトル演算インストラクションを実行する。その結果（例えば、ｚ１、ｚ２、ｚ３、ｚ４）は、ベクトルレジスタに保存され、スウィズルパターン生成部は、対応するスウィズルパターン（例えば、ｚ３、ｚ４、ｚ１、ｚ２）を生成して、スウィズルドレジスタに保存する。アレイブロック３は、命令を実行してアレイブロック２のスウィズルドレジスタを判読し、データセットをメモリに保存する。アレイブロック４、５は、アレイブロック１、２のベクトル演算に対するベクトル実行部への入力に関するスカラーレジスタをそれぞれ保存する。
図８Ｂと図９Ｂとを比較すれば、図９Ｂのアレイは、図８Ｂで示すスウィズル命令を実行するための追加的なベクトル実行部を要しない。したがって、ベクトル演算を行うために、必要なアレイブロックの個数が（例えば、１３つから５つに）軽減される。
したがって、詳細な説明によれば、スウィズル命令を実行せずとも、その実行結果と同じスウィズルパターンをベクトルレジスタのデータ入／出力と同時に提供することができる。したがって、スウィズル命令の実行による不要なオーバーヘッドを減らすことができる。
多様な実施形態が説明された。しかし、多様な変形が可能であることを理解しなければならない。例えば、システム、アーキテクチャー、デバイス、または回路内の構成要素が互いに異なる方式で結合されるか、等価の構成要素に置き換えられても、適切な結果が得られる。したがって、その他の形態で具現するとしても、下記特許請求の範囲に属するものである。
本発明は、プロセッシング装置及びスウィズルパターン生成器に利用されうる。
１００ プロセッシング装置
１０１ ベクトル演算器
１０２ ベクトルレジスタ
１０３ スウィズルパターン生成部
１１０ スウィズルドバーチャルレジスタ
１２０ スウィズリングネットワーク
３００、４００、５００ スウィズルパターン生成部
３０１、４０１ スウィズリングネットワーク
３０２、４０２ スウィズルドバーチャルレジスタ
５０１ スイッチングデバイス
５０２ コントローラ／保存デバイス
５０３ 入線
５０４ 出線
６００、７００ アレイブロック
６０２ スウィズルパターン生成部
６０４、７０８ スウィズリングネットワーク
６０６、７１０ スウィズルドレジスタファイル
６０７、 ６０８ ＭＵＸ
６０９、７０２ ベクトル実行部（ＶＰＵ）
６１０、７０４ 出力ベクトルレジスタ

Claims (23)

  1. ベクトル演算のデータエレメントを含むデータセットを保存するベクトルレジスタと、
    前記ベクトル演算を行うベクトル演算器と、
    前記ベクトルレジスタと前記ベクトル演算器とに連結され、前記データセットに関するスウィズルパターンを生成するスウィズルパターン生成器と、
    を含むプロセッサ。
  2. 前記スウィズルパターン生成器は、前記データセットの前記データエレメントを結合するか、順序を変更して、前記スウィズルパターンを生成する請求項１に記載のプロセッサ。
  3. 前記ベクトル演算の他のデータエレメントを含む他のデータセットを保存する他のベクトルレジスタをさらに含み、
    前記スウィズルパターン生成器は、前記他のベクトルレジスタにも連結され、前記データセットの前記データエレメントと前記他のデータセットの前記他のデータエレメントとを結合して、前記スウィズルパターン及び他のスウィズルパターンのうち一方又は両方を生成する請求項１に記載のプロセッサ。
  4. 前記スウィズルパターンが、前記ベクトル演算に関するデータセットとして前記ベクトルプロセッサに入力される請求項３に記載のプロセッサ。
  5. 前記スウィズルパターン生成器は、前記スウィズルパターンを生成するスウィズリングネットワークを含む請求項１に記載のプロセッサ。
  6. 前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、
    前記データラインのそれぞれは、一端が前記ベクトルレジスタの出力に連結され、他端が前記ベクトル演算器に連結される請求項５に記載のプロセッサ。
  7. 前記スウィズリングネットワークは、複数のデータラインを含み、
    前記データラインのそれぞれは、一端が前記ベクトル演算器の出力に連結される請求項５に記載のプロセッサ。
  8. 前記スウィズルパターン生成器は、前記スウィズルパターンを保存するスウィズルドレジスタを含む請求項５に記載のプロセッサ。
  9. 前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、
    前記データラインのそれぞれは、一端が前記ベクトル演算器の出力に連結され、他端が前記スウィズルドレジスタの入力に連結される請求項８に記載のプロセッサ。
  10. 前記スウィズリングネットワークは、前記スウィズルパターンを生成する複数のデータラインを含み、
    前記データラインのそれぞれは、一端が前記ベクトルレジスタの出力に連結され、他端が前記スウィズルドレジスタの入力に連結される請求項８に記載のプロセッサ。
  11. 前記スウィズルパターン生成器は、前記スウィズルパターンを保存するスウィズルドレジスタを含む請求項１に記載のプロセッサ。
  12. 前記スウィズリングネットワークは、多様なスウィズルパターンを生成するように再構成可能な複数のデータラインを含む請求項５に記載のプロセッサ。
  13. 前記スウィズリングネットワークは、
    前記複数のデータラインのそれぞれに対して再構成可能な連結を含み、前記再構成可能な連結に基づいて、前記多様なスウィズルパターンを生成するスイッチと、
    前記スイッチに連結され、前記多様なスウィズルパターンに対応する前記複数のデータラインに対する前記再構成可能な連結に関する多様なスイッチ連結を保存するスイッチングテーブルと、
    を含む請求項１２に記載のプロセッサ。
  14. 前記スウィズルパターン生成器は、前記ベクトルレジスタからの前記データセットの出力又は入力と実質的に同時に前記スウィズルパターンを生成する請求項１に記載のプロセッサ。
  15. ベクトル演算に関するデータセットを保存するベクトルレジスタと、
    前記ベクトル演算を実行するベクトル実行部と、
    前記ベクトルレジスタの出力と前記ベクトル実行部の入力とに連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトル演算のための入力としてスウィズルパターンを生成するスウィズルパターン生成部と、
    を含むプロセッシング装置。
  16. 前記ベクトル演算に関する他のデータセットを保存する他のベクトルレジスタをさらに含み、
    前記スウィズルパターン生成部は、前記他のベクトルレジスタの出力にさらに連結され、前記データセット及び前記他のデータセットのデータエレメントを結合するか、順序を変更して、前記ベクトル演算のための入力として、前記スウィズルパターン及び第２スウィズルパターンを生成するスウィズルパターン生成部を含む請求項１５に記載のプロセッシング装置。
  17. ベクトル演算を実行するベクトル実行部と、
    前記ベクトル実行部から受信したベクトル演算結果に対応するデータセットを保存するベクトルレジスタと、
    前記ベクトル実行部の出力に連結され、前記データセットのデータエレメントを結合するか、順序を変更して、前記ベクトルレジスタ内の前記データセットを保存すると同時に、スウィズルパターンを生成するスウィズリングネットワークと、
    前記スウィズリングネットワークに連結され、前記スウィズルパターンを保存するスウィズルドレジスタと、
    を含むプロセッシング装置。
  18. 前記ベクトル実行部から受信した前記ベクトル演算結果に対応する他のデータセットを保存する他のベクトルレジスタと、
    他のスウィズルパターンを保存する他のスウィズルドレジスタと、をさらに含み、
    前記スウィズルパターン生成部は、前記データセット及び前記他のデータセットのデータエレメントを結合するか、順序を変更して、前記スウィズルパターン及び前記第２スウィズルパターンを生成する請求項１７に記載のプロセッシング装置。
  19. 第１データエンドと、
    ベクトルレジスタ及びベクトル実行部のうち少なくとも１つの出力に連結された第２データエンドと、
    前記第１データエンドと前記第２データエンドとに連結される複数のデータコネクションを含み、前記複数のデータコネクションに基づいて、前記ベクトルレジスタ及び前記ベクトル実行部のうち少なくとも１つから出力されるデータセットに関して、スウィズルパターンを前記第１データエンドで生成するスウィズリングネットワークと、
    を含むスウィズルパターン生成装置。
  20. 前記スウィズリングネットワークの前記複数のデータコネクションは、再構成可能であり、多様なデータコネクションの配列を生成し、前記多様なデータコネクションの配列に基づいて多様なスウィズルパターンを生成する請求項１９に記載のスウィズルパターン生成装置。
  21. 前記スウィズリングネットワークは、
    前記第１データエンドから前記第２データエンドへの前記複数のデータコネクションを生成し、前記データコネクションの配列に基づいて多様なスウィズルパターンを生成する再構成可能なスイッチと、
    前記スイッチに連結され、前記多様なスウィズルパターンに対応する前記第１データエンドから前記第２データエンドへの前記再構成可能なスイッチに関する多様なデータコネクションの配列を保存するスイッチングテーブルと、
    を含む請求項１９に記載のスウィズルパターン生成装置。
  22. 前記第１データエンドに連結され、前記多様なスウィズルパターンに対応する順序でデータエレメントを保存する少なくとも１つのスウィズルドレジスタをさらに含む請求項１９又は２０に記載のスウィズルパターン生成装置。
  23. 前記第１データエンドで前記スウィズリングネットワークから出力されるデータエレメントは、少なくとも１つのバーチャルスウィズルドレジスタ及び出力されたデータエレメントの配列に対応するスウィズルパターンを提供する請求項１９又は２０に記載のスウィズルパターン生成装置。
JP2014530590A 2011-09-14 2012-09-13 プロセッシング装置及びスウィズルパターン生成器 Pending JP2014530408A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0092604 2011-09-14
KR1020110092604A KR101918464B1 (ko) 2011-09-14 2011-09-14 스위즐드 버추얼 레지스터 기반의 프로세서 및 스위즐 패턴 제공 장치

Publications (1)

Publication Number Publication Date
JP2014530408A true JP2014530408A (ja) 2014-11-17

Family

ID=47830908

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014530590A Pending JP2014530408A (ja) 2011-09-14 2012-09-13 プロセッシング装置及びスウィズルパターン生成器

Country Status (6)

Country Link
US (2) US20130067203A1 (ja)
EP (1) EP2758866B1 (ja)
JP (1) JP2014530408A (ja)
KR (1) KR101918464B1 (ja)
CN (1) CN103797458B (ja)
WO (1) WO2013039335A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101918464B1 (ko) * 2011-09-14 2018-11-15 삼성전자 주식회사 스위즐드 버추얼 레지스터 기반의 프로세서 및 스위즐 패턴 제공 장치
WO2013100783A1 (en) 2011-12-29 2013-07-04 Intel Corporation Method and system for control signalling in a data path module
JP6102528B2 (ja) * 2013-06-03 2017-03-29 富士通株式会社 信号処理装置及び信号処理方法
US9880845B2 (en) * 2013-11-15 2018-01-30 Qualcomm Incorporated Vector processing engines (VPEs) employing format conversion circuitry in data flow paths between vector data memory and execution units to provide in-flight format-converting of input vector data to execution units for vector processing operations, and related vector processor systems and methods
CA2948929C (en) 2014-05-15 2020-05-12 Huawei Technologies Co., Ltd. Method and equipment for establishing millimetre connection
US11086816B2 (en) 2017-09-28 2021-08-10 Intel Corporation Processors, methods, and systems for debugging a configurable spatial accelerator
US11307873B2 (en) 2018-04-03 2022-04-19 Intel Corporation Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator with predicate propagation and merging
US10891240B2 (en) 2018-06-30 2021-01-12 Intel Corporation Apparatus, methods, and systems for low latency communication in a configurable spatial accelerator
US11200186B2 (en) 2018-06-30 2021-12-14 Intel Corporation Apparatuses, methods, and systems for operations in a configurable spatial accelerator
GB2577890B (en) * 2018-10-08 2021-03-10 Advanced Risc Mach Ltd Data processing with swizzle operation
US10915471B2 (en) 2019-03-30 2021-02-09 Intel Corporation Apparatuses, methods, and systems for memory interface circuit allocation in a configurable spatial accelerator
US10817291B2 (en) * 2019-03-30 2020-10-27 Intel Corporation Apparatuses, methods, and systems for swizzle operations in a configurable spatial accelerator
US11037050B2 (en) 2019-06-29 2021-06-15 Intel Corporation Apparatuses, methods, and systems for memory interface circuit arbitration in a configurable spatial accelerator

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002149400A (ja) * 2000-11-08 2002-05-24 Hitachi Ltd 複数レジスタ指定が可能なｓｉｍｄ演算方式
JP2008108220A (ja) * 2006-10-27 2008-05-08 Toshiba Corp 演算装置
JP2009529188A (ja) * 2006-03-06 2009-08-13 アナログ デバイシーズ インク 改良された置換可能なアドレス・プロセッサ及び方法
US20100106940A1 (en) * 2008-10-23 2010-04-29 International Business Machines Corporation Processing Unit With Operand Vector Multiplexer Sequence Control
JP2010250625A (ja) * 2009-04-17 2010-11-04 Digital Media Professional:Kk ３次元コンピュータグラフィック用プロセッサ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US20030167460A1 (en) * 2002-02-26 2003-09-04 Desai Vipul Anil Processor instruction set simulation power estimation method
GB2394571B (en) 2002-10-23 2005-08-10 Motorola Inc Arrangement system and method for vector permutation in single-instruction multiple-data microprocessors
US6862027B2 (en) 2003-06-30 2005-03-01 Microsoft Corp. System and method for parallel execution of data generation tasks
KR20070022239A (ko) 2004-03-31 2007-02-26 이세라 인코포레이티드 비대칭 듀얼 경로 프로세싱용 장치 및 방법
US9047094B2 (en) 2004-03-31 2015-06-02 Icera Inc. Apparatus and method for separate asymmetric control processing and data path processing in a dual path processor
US7721069B2 (en) * 2004-07-13 2010-05-18 3Plus1 Technology, Inc Low power, high performance, heterogeneous, scalable processor architecture
US7681187B2 (en) 2005-03-31 2010-03-16 Nvidia Corporation Method and apparatus for register allocation in presence of hardware constraints
US7933405B2 (en) * 2005-04-08 2011-04-26 Icera Inc. Data access and permute unit
US7868894B2 (en) * 2006-11-28 2011-01-11 International Business Machines Corporation Operand multiplexor control modifier instruction in a fine grain multithreaded vector microprocessor
US8769251B2 (en) * 2006-12-13 2014-07-01 Arm Limited Data processing apparatus and method for converting data values between endian formats
US8356160B2 (en) * 2008-01-15 2013-01-15 International Business Machines Corporation Pipelined multiple operand minimum and maximum function
US7904699B2 (en) * 2008-03-10 2011-03-08 International Business Machines Corporation Processing unit incorporating instruction-based persistent vector multiplexer control
US7904700B2 (en) * 2008-03-10 2011-03-08 International Business Machines Corporation Processing unit incorporating special purpose register for use with instruction-based persistent vector multiplexer control
US20100332792A1 (en) * 2009-06-30 2010-12-30 Advanced Micro Devices, Inc. Integrated Vector-Scalar Processor
US8595428B2 (en) * 2009-12-22 2013-11-26 Intel Corporation Memory controller functionalities to support data swizzling
US8732437B2 (en) * 2010-01-26 2014-05-20 Oracle America, Inc. Low-overhead misalignment and reformatting support for SIMD
US9141386B2 (en) * 2010-09-24 2015-09-22 Intel Corporation Vector logical reduction operation implemented using swizzling on a semiconductor chip
KR101918464B1 (ko) * 2011-09-14 2018-11-15 삼성전자 주식회사 스위즐드 버추얼 레지스터 기반의 프로세서 및 스위즐 패턴 제공 장치
GB2577890B (en) * 2018-10-08 2021-03-10 Advanced Risc Mach Ltd Data processing with swizzle operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002149400A (ja) * 2000-11-08 2002-05-24 Hitachi Ltd 複数レジスタ指定が可能なｓｉｍｄ演算方式
JP2009529188A (ja) * 2006-03-06 2009-08-13 アナログ デバイシーズ インク 改良された置換可能なアドレス・プロセッサ及び方法
JP2008108220A (ja) * 2006-10-27 2008-05-08 Toshiba Corp 演算装置
US20100106940A1 (en) * 2008-10-23 2010-04-29 International Business Machines Corporation Processing Unit With Operand Vector Multiplexer Sequence Control
JP2010250625A (ja) * 2009-04-17 2010-11-04 Digital Media Professional:Kk ３次元コンピュータグラフィック用プロセッサ

Also Published As

Publication number Publication date
US11003449B2 (en) 2021-05-11
EP2758866B1 (en) 2017-11-15
WO2013039335A1 (en) 2013-03-21
KR20130029274A (ko) 2013-03-22
EP2758866A4 (en) 2015-10-07
CN103797458B (zh) 2018-04-20
US20190155601A1 (en) 2019-05-23
KR101918464B1 (ko) 2018-11-15
US20130067203A1 (en) 2013-03-14
EP2758866A1 (en) 2014-07-30
CN103797458A (zh) 2014-05-14

Similar Documents

Publication Publication Date Title
JP2014530408A (ja) プロセッシング装置及びスウィズルパターン生成器
JPH0922404A (ja) 同報通信プロセッサ命令を備えたアレイ・プロセッサ通信アーキテクチャ
US7383419B2 (en) Address generation unit for a processor
JP6003744B2 (ja) 演算処理装置及び演算処理方法
JP4686435B2 (ja) 演算装置
JP3987782B2 (ja) アレイ型プロセッサ
US8601236B2 (en) Configurable vector length computer processor
CN112074810B (zh) 并行处理设备
JP2006011825A (ja) 再構成可能演算装置および半導体装置
US10387118B2 (en) Arithmetic operation unit and method of controlling arithmetic operation unit
JPWO2007099950A1 (ja) 高速ｐｅ間データ再配置機能を有するプロセッサアレイシステム
JP6378515B2 (ja) Ｖｌｉｗプロセッサ
JP4444305B2 (ja) 半導体装置
KR20090116511A (ko) 데이터 프로세싱 회로
JP7346235B2 (ja) 半導体装置
JP7250953B2 (ja) データ処理装置、及び人工知能チップ
WO2013095259A1 (en) Vector execution unit for digital signal processor
KR102358612B1 (ko) 연속적인 데이터 병렬처리가 가능한 병렬 처리장치
WO2013137459A1 (ja) データ供給装置及びデータ処理装置
Pechanek et al. An introduction to an array memory processor for application specific acceleration
JP2013114608A (ja) Ｖｌｉｗプロセッサと命令構造と命令実行方法
JP2010079361A (ja) プロセッサ、プロセッサのデータ処理方法、情報処理装置
KR20110103256A (ko) 다중 입출력 오퍼레이션 지원 프로세서 및 그 방법
JP2011198100A (ja) プロセッサ及びその制御方法
JP2009140514A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150303

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160615

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170112

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170123

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20170331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180305