JP2010079361A - プロセッサ、プロセッサのデータ処理方法、情報処理装置 - Google Patents
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Abstract
【解決手段】 プロセッサは、演算手段と、演算手段にクロスバースイッチを介して接続する複数の少ポート大容量のRAMをインタリーブ化したレジスタファイルと、演算手段の演算結果を格納し、クロスバーを介して演算結果をレジスタファイルに書き戻すと共に、クロスバーをバイパスするパスを介して演算手段に格納データを出力するレジスタキャッシュとを含む。
【選択図】 図1
Description
Instruction/Multiple Data)型アクセラレータを有するプロセッサに関し、特に、大容量のレジスタファイルから小さいレイテンシで大量のデータを効率よく計算することを可能にするプロセッサ、プロセッサのデータ処理方法、情報処理装置に関する。
本発明の目的は、上記の課題を解決し、大容量のレジスタファイルから小さいレイテンシで大量のデータを効率よく計算することができるプロセッサ、プロセッサのデータ処理方法、情報処理装置を提供することにある。
図1は、本発明の第1の実施の形態によるプロセッサの構成を示すブロック図である。本実施の形態によるプロセッサは、SIMD(Single Instruction/Multiple Data)型アクセラレータを有するプロセッサ(中央演算処理装置)において、多ポートRAMの利用を制限した階層型レジスタファイルを実現したことを特徴としている。
上記第1の実施の形態では、大規模なSIMDアクセラレータ向けのレジスタファイルを少ポートRAMのバンクインタリーブによって実現しているので、多ポートRAM型のレジスタファイルと比較して小規模なデータパスを実現することができる。
図2は、本発明の第2の実施の形態によるベクトルプロセッサの構成を示すブロック図である。
次に、図2に示すデータパスの動作について、図3に示すタイムチャートを参照して説明する。
第2の実施の形態の効果について以下に説明する。
図5は、本発明の第3の実施の形態によるベクトルプロセッサの構成を示すブロック図である。
第3の実施の形態によれば、上述した第2の実施の形態によって得られる効果に加えて、小容量RAMでレジスタキャッシュ403を実現しているので、レジスタキャッシュ403を多ポート化できるという効果が得られる。
102:演算器
103、203、403:レジスタキャッシュ
104、204、404:クロスバースイッチ
105、205、405:セレクタ
201:ベクトルレジスタファイル
202:ベクトル向け演算器
206:命令発行制御部
207:データパス制御部
402:積和演算器
Claims (15)
- 演算手段と、
前記演算手段にクロスバースイッチを介して接続する複数の少ポート大容量のRAMをインタリーブ化したレジスタファイルと、
前記演算手段の演算結果を格納し、前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力するレジスタキャッシュと
を備えることを特徴とするプロセッサ。 - 前記レジスタキャッシュが、階層化したVictim型のキャッシュであることを特徴とする請求項1に記載のプロセッサ。
- 前記演算手段が、ベクトル向け演算器であり、前記レジスタファイルが、ベクトルレジスタファイルであることを特徴とする請求項1又は請求項2に記載のプロセッサ。
- 前記演算手段の直前に、前記レジスタファイルと前記レジスタキャッシュからのデータを選択して前記演算手段に入力するセレクタを備えることを特徴とする請求項1から請求項3の何れかに記載のプロセッサ。
- 複数の前記演算手段を備え、前記各演算手段の出力を前記レジスタキャッシュに接続し、前記レジスタキャッシュの出力を前記各演算手段に接続することを特徴とする請求項1から請求項4の何れかに記載のプロセッサ。
- 複数の少ポート大容量のRAMをインタリーブ化したレジスタファイルからクロスバースイッチを介して演算手段に対してデータを提供し、
前記演算手段に接続するレジスタキャッスに、前記演算手段の演算結果を格納し、
前記レジスタキャッシュから前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力することを特徴とするプロセッサのデータ処理方法。 - 前記レジスタキャッシュが、階層化したVictim型のキャッシュであることを特徴とする請求項6に記載のプロセッサのデータ処理方法。
- 前記演算手段が、ベクトル向け演算器であり、前記レジスタファイルが、ベクトルレジスタファイルであることを特徴とする請求項6又は請求項7に記載のプロセッサのデータ処理方法。
- 前記演算手段の直前に備えるセレクタによって、前記レジスタファイルと前記レジスタキャッシュからのデータを選択して前記演算手段に入力することを特徴とする請求項6から請求項8の何れかに記載のプロセッサのデータ処理方法。
- 複数の前記演算手段を備え、前記各演算手段の出力を前記レジスタキャッシュに接続し、前記レジスタキャッシュの出力を前記各演算手段に接続することを特徴とする請求項6から請求項9の何れかに記載のプロセッサのデータ処理方法。
- プロセッサを備える情報処理装置であって、
前記プロセッサは、
演算手段と、
前記演算手段にクロスバースイッチを介して接続する複数の少ポート大容量のRAMをインタリーブ化したレジスタファイルと、
前記演算手段の演算結果を格納し、前記クロスバースイッチを介して前記演算結果を前記レジスタファイルに書き戻すと共に、前記クロスバースイッチをバイパスするパスを介して前記演算手段に格納データを出力するレジスタキャッシュと
を備えることを特徴とする情報処理装置。 - 前記レジスタキャッシュが、階層化したVictim型のキャッシュであることを特徴とする請求項11に記載の情報処理装置。
- 前記演算手段が、ベクトル向け演算器であり、前記レジスタファイルが、ベクトルレジスタファイルであることを特徴とする請求項11又は請求項12に記載の情報処理装置。
- 前記演算手段の直前に、前記レジスタファイルと前記レジスタキャッシュからのデータを選択して前記演算手段に入力するセレクタを備えることを特徴とする請求項11から請求項13の何れかに記載の情報処理装置。
- 複数の前記演算手段を備え、前記各演算手段の出力を前記レジスタキャッシュに接続し、前記レジスタキャッシュの出力を前記各演算手段に接続することを特徴とする請求項11から請求項14の何れかに記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008243814A JP2010079361A (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサのデータ処理方法、情報処理装置 |
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JP2008243814A JP2010079361A (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサのデータ処理方法、情報処理装置 |
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JP2010079361A true JP2010079361A (ja) | 2010-04-08 |
Family
ID=42209774
Family Applications (1)
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JP2008243814A Pending JP2010079361A (ja) | 2008-09-24 | 2008-09-24 | プロセッサ、プロセッサのデータ処理方法、情報処理装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2578097A (en) * | 2018-10-15 | 2020-04-22 | Advanced Risc Mach Ltd | Cache control circuitry and methods |
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JPS63229566A (ja) * | 1987-03-19 | 1988-09-26 | Noboru Tanabe | 疎行列用計算機 |
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JPH09190382A (ja) * | 1996-01-02 | 1997-07-22 | Hewlett Packard Co <Hp> | コンピュータメモリシステムの競合キャッシュ |
-
2008
- 2008-09-24 JP JP2008243814A patent/JP2010079361A/ja active Pending
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GB2578097B (en) * | 2018-10-15 | 2021-02-17 | Advanced Risc Mach Ltd | Cache control circuitry and methods |
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