JP2014204388A

JP2014204388A - 信号処理回路

Info

Publication number: JP2014204388A
Application number: JP2013081242A
Authority: JP
Inventors: 山本　正喜; Masaki Yamamoto; 正喜山本
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2013-04-09
Filing date: 2013-04-09
Publication date: 2014-10-27
Also published as: US20140300402A1

Abstract

【課題】出力信号調整回路を有すると共に、回路規模を小さくした信号処理回路を提供する。【解決手段】入力される高周波信号を検波する検波回路２０を備え、検波回路２０の後段に第１電界効果トランジスタ１と第２電界効果トランジスタ２とを有した出力信号調整回路１０を設け、出力信号調整回路１０は、第１電界効果トランジスタ１のドレインＤ１が検波回路２０の出力端に接続され、第２電界効果トランジスタ２のゲートＧ２が第１電界効果トランジスタ１のソースＳ１に接続され、第２電界効果トランジスタ２のドレインＤ２が第１電界効果トランジスタ１のゲートＧ１に接続され、第２電界効果トランジスタ２のソースＳ２がグランドに接続されていて、第１電界効果トランジスタ１のソースＳ１から出力信号が出力されるように構成されており、高周波信号の入力レベルＲＦｉｎが所定レベル以上になった時に出力信号Ｖｏｕｔの大きさを所定の大きさに保つ。【選択図】図１

Description

本発明は、高周波信号を取り扱う信号処理回路に係わり、特に検波回路を備えた信号処理回路に係わる。

従来から、放送受信機器や通信機器の高周波信号を取り扱う信号処理回路には、受信した高周波信号の入力レベルに応じた電圧を出力するための検波回路が設けられている。また、検波回路の前段に増幅回路が設けられ、検波回路から出力される電圧の大きさに応じて増幅回路の増幅度を制御するためのＡＧＣ（Automatic Gain Control）回路が設けられている構成の信号処理回路が提案されている。

このような信号処理回路として、特許文献１に記載された発明が開示されている。

特許文献１に記載されたＡＭ受信機９００を図１０に示す。ＡＭ受信機９００は、高周波増幅回路９１１、混合回路９１２、局部発振器９１３、中間周波フィルタ９１４、中間周波増幅回路９１５、ＡＭ検波回路９１６、ＡＧＣ回路９１７を含んで構成されている。アンテナ９１０によって受信したＡＭ変調波信号を高周波増幅回路９１１によって増幅した後、局部発振器９１３から出力される局部発振信号と混合することにより中間周波信号への変換を行う。

ＡＭ検波回路９１６は、中間周波増幅回路９１５によって増幅された後の中間周波信号に対してＡＭ検波処理を行って音声信号を出力する。ＡＧＣ回路９１７は、ＡＭ検波回路９１６からの出力信号の平均レベルがほぼ一定になるように中間周波増幅回路９１５の利得を制御する。

特開２００３−１５２４８２号公報

しかしながら、特許文献１に記載されたＡＭ受信機９００における、ＡＧＣ回路９１７では多くの回路素子を使用する必要があるため、ＡＧＣ回路９１７の回路規模を大きくせざるを得なかった。また、ＡＧＣ回路９１７からの信号によって制御される中間周波増幅回路９１５にも減衰手段を設ける必要があるため、回路規模が大きくなっていた。従って、特許文献１に記載された発明のようなＡＧＣ回路を使用する信号処理回路では、回路全体の規模が大きくなってしまうという問題があった。

本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、入力される高周波信号の入力レベルが所定レベル以上になった時に出力信号の大きさを所定の大きさに保つための出力信号調整回路を有すると共に、回路規模を小さくした信号処理回路を提供することにある。

この課題を解決するために、本発明の信号処理回路は、入力される高周波信号を検波する検波回路を備え、前記検波回路の後段に第１電界効果トランジスタと第２電界効果トランジスタとを有した出力信号調整回路を設け、前記出力信号調整回路は、前記第１電界効果トランジスタのドレインが前記検波回路の出力端に接続され、前記第２電界効果トランジスタのゲートが前記第１電界効果トランジスタのソースに接続され、前記第２電界効果トランジスタのドレインが前記第１電界効果トランジスタのゲートに接続され、前記第２電界効果トランジスタのソースがグランドに接続されていて、前記第１電界効果トランジスタのソースから出力信号が出力されるように構成されており、前記高周波信号の入力レベルが所定レベル以上になった時に前記出力信号の大きさを所定の大きさに保つという特徴を有する。

このように構成された信号処理回路は、入力される高周波信号の入力レベルが所定レベル以上になった時に出力信号の大きさを所定の大きさに保つようにした出力信号調整回路を、第１電界効果トランジスタと第２電界効果トランジスタとを組み合わせることによって構成したので、少ない素子数で回路を構成することができる。従って、出力信号調整回路を有すると共に回路規模を小さくした信号処理回路を容易に提供することができる。

また、上記の構成において、本発明の信号処理回路は、電源端子を有し、前記第１電界効果トランジスタのゲートと前記電源端子との間に第１抵抗を接続し、前記第１電界効果トランジスタのゲートと前記第１抵抗との接続点と前記第２電界効果トランジスタのドレインとの間に第２抵抗を接続し、前記第２電界効果トランジスタのソースとグランドとの間に第３抵抗を接続し、前記第１電界効果トランジスタのソースとグランドとの間に第４抵抗を接続しているという特徴を有する。

このように構成された信号処理回路は、第１抵抗、第２抵抗、第３抵抗、及び第４抵抗のそれぞれの抵抗値を適宜設定することにより、後段に接続される回路の許容入力電圧内に入るように出力信号の大きさを容易に調整することができる。

本発明の信号処理回路は、入力される高周波信号の入力レベルが所定レベル以上になった時に出力信号の大きさを所定の大きさに保つようにした出力信号調整回路を、第１電界効果トランジスタと第２電界効果トランジスタとを組み合わせることによって構成したので、少ない素子数で回路を構成することができる。従って、出力信号調整回路を有すると共に回路規模を小さくした信号処理回路を容易に提供することができる。

本発明の実施形態に係る信号処理回路１００の構成を示す回路図である。本発明の実施形態に係る信号処理回路１００に用いられる検波回路２０の構成を示す回路図である。図２（ａ）に示す第１検波回路２１の、入力レベルＲＦｉｎに対する検波信号Ｖｄｅｔ１を示すグラフである。図２（ｂ）に示す第２検波回路２２の、入力レベルＲＦｉｎに対する検波信号Ｖｄｅｔ２を示すグラフである。本発明の実施形態に係る信号処理回路１００における出力信号調整回路１０の動作を説明するための等価回路図である。本発明の実施形態に係る信号処理回路の、入力レベルＲＦｉｎに対する制御電圧Ｖｃｎｔと出力信号Ｖｏｕｔとの関係を示すグラフである。図５の等価回路図における第１モード時の等価回路図である。図５の等価回路図における第２モード時の等価回路図である。図５の等価回路図における第３モード時の等価回路図である。従来例に係る信号処理回路９００の構成を示すブロック図である。

[実施形態]
以下、本発明の実施形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る信号処理回路１００の構成を示す回路図である。

本発明に係る信号処理回路１００は、出力信号調整回路１０と検波回路２０と、平滑回路３０とを、備えている。検波回路２０は、入力端子４１に接続されており、入力される高周波信号を検波して得られた検波信号を次段の出力信号調整回路１０に出力する。出力信号調整回路１０は、検波回路２０からの検波信号を処理し、信号を所定の大きさ以下で出力するように構成されている。尚、出力信号調整回路１０の構成と動作については、後に詳細に記述する。

平滑回路３０は、第４抵抗１４とキャパシタ１５とが並列接続された回路であり、信号処理回路１００の出力端子４２とグランド間に接続されている。平滑回路３０は、出力信号調整回路１０から出力される信号を平滑し、後段に接続されたオペアンプ５０に出力する。

次に、検波回路２０の構成について、図２、図３及び図４を用いて説明する。尚、信号処理回路１００では、検波回路２０として、第１検波回路２１、又は第２検波回路２２のうちいずれか一方が用いられる。これら２つの検波回路についてそれぞれ説明する。

図２（ａ）には、入力端２１ａと出力端２１ｂとの間にダイオードＤＩ１が直列に接続されたタイプの第１検波回路２１が示されている。ダイオードＤＩ１のアノードは入力端２１ａに接続されており、ダイオードＤＩ１のカソードは、入力信号に含まれる高周波信号成分を阻止するためのインダクタＬ１を介して出力端２１ｂに接続されている。また、ダイオードＤＩ１のアノードとグランドとの間には、入力信号に含まれる直流成分を除去するためのインダクタＬ２が接続されている。入力端２１ａに入力された信号は、ダイオードＤＩ１によって検波されて、出力端２１ｂから検波信号Ｖｄｅｔ１が出力される。

図２（ｂ）には、入力端２２ａとグランドとの間にダイオードＤＩ２が接続されたタイプの第２検波回路２２が示されている。ダイオードＤＩ２のカソードは入力端２２ａに接続されており、ダイオードＤＩ２のアノードはグランドに接続されている。また、ダイオードＤＩ２のカソードと出力端２２ｂとの間には、入力信号に含まれる高周波成分を阻止するためのインダクタＬ３が接続されている。入力端２２ａに入力された信号は、ダイオードＤＩ２によって検波されて、出力端２２ｂから検波信号Ｖｄｅｔ２が出力される。尚、今後、検波信号Ｖｄｅｔ１及びＶｄｅｔ２を総称する場合には、Ｖｄｅｔと記載する。

次に、第１検波回路２１、及び第２検波回路２２に高周波信号が入力された場合の、それぞれの検波信号Ｖｄｅｔ１及びＶｄｅｔ２のグラフを図３及び図４に示す。グラフの縦軸は検波信号Ｖｄｅｔ（Ｖ）を示しており、横軸は高周波信号の入力レベルＲＦｉｎ（ｄＢｍ）を示している。また、このグラフの中の一点鎖線は、図１に示すオペアンプ５０の、許容入力電圧の上限（この場合０．８Ｖ）を示す線である。高周波信号の入力レベルＲＦｉｎの範囲としては、下限の−２２ｄＢｍから上限の０ｄＢｍまでの範囲を想定している。高周波信号の入力レベルＲＦｉｎの下限と上限とをそれぞれ破線で示す。また、入力レベルＲＦｉｎの大きさによって、小さい順に、第１モード、第２モード、及び第３モードに区分けしており、その境界を２点鎖線で示している。尚、第１モード、第２モード、及び第３モードそれぞれの範囲は、使用する検波回路２０の種類、即ち、第１検波回路２１又は第２検波回路２２によって異なる。

図３によると、第１検波回路２１による検波信号Ｖｄｅｔ１は、入力レベルＲＦｉｎが−２２ｄＢｍから０ｄＢｍまで変化する間に、０．０５Ｖから２．２Ｖまで変化している。また、図４によると、第２検波回路２２による検波信号Ｖｄｅｔ２は、入力レベルＲＦｉｎが−２２ｄＢｍから０ｄＢｍまで変化する間に、０．０５Ｖから０．９Ｖまで変化している。

従って、この第１検波回路２１又は第２検波回路２２の検波信号Ｖｄｅｔをそのまま後段のオペアンプ５０（図１参照）に入力した場合、高周波信号の入力レベルＲＦｉｎの値によっては、オペアンプ５０の許容入力電圧の上限を超えてしまうことになる。従って、高周波信号の入力レベルＲＦｉｎが所定レベル以上になった時に、出力信号Ｖｏｕｔを一定に保ち、オペアンプ５０への入力電圧がオペアンプ５０の許容入力電圧の上限を超えないように出力信号調整回路１０を設定する必要がある。

次に、図１を用いて、本発明の実施形態に係る信号処理回路１００の出力信号調整回路１０の構成について説明する。

出力信号調整回路１０は、図１に示すように、第１電界効果トランジスタ１と、第２電界効果トランジスタ２と、第１抵抗１１と、第２抵抗１２と、第３抵抗１３と、第４抵抗１４との６つの回路素子で構成されている。尚、第４抵抗１４は、平滑回路３０と共用されている。

第１電界効果トランジスタ１は、ドレインＤ１が検波回路２０の出力端に接続され、ソースＳ１が出力端子４２に接続され、ゲートＧ１が第１抵抗１１を介して電源端子４３に接続され、ソースＳ１が第４抵抗１４を介してグランドに接続されている。第１電界効果トランジスタ１のゲートＧ１と第１抵抗１１との接続点と第２電界効果トランジスタ２のドレインＤ２との間に第２抵抗１２が接続され、第２電界効果トランジスタ２のソースＳ２が第３抵抗１３を介してグランドに接続されている。そして、第２電界効果トランジスタ２のゲートＧ２は、第１電界効果トランジスタ１のソースＳ１に接続されている。また、電源端子４３には電源電圧Ｖｃｃが供給されている。

次に、図１乃至図９を用いて、本発明の実施形態に係る信号処理回路１００における出力信号調整回路１０の動作について説明する。

図５は、本発明の実施形態に係る信号処理回路１００における出力信号調整回路１０の動作を説明するための等価回路図である。尚、出力信号調整回路１０では、第１電界効果トランジスタ１及び第２電界効果トランジスタ２のゲートしきい値電圧は約０．３５Ｖであり、電源端子４３における電源電圧Ｖｃｃを３．３Ｖとしている。

一般的に、電界効果トランジスタは、その使われ方によって、そのソース・ゲート間に印加する電圧の大きさによって操作される可変抵抗、又はスイッチング素子として考えることができる。従って、出力信号調整回路１０の各電界効果トランジスタは、図５に示すように、その使われ方から、第１電界効果トランジスタ１をスイッチング素子ＳＷで置き換えることができ、第２電界効果トランジスタ２を可変抵抗ＶＲ２で置き換えることができる。また、第１電界効果トランジスタ１は、その時のモードによって可変抵抗ＶＲ１で置き換えることも可能である。よって、スイッチング素子ＳＷ又は可変抵抗ＶＲ１は、第１電界効果トランジスタ１のゲートＧ１に印加される電圧、即ち制御電圧Ｖｃｎｔによって制御される。また、可変抵抗ＶＲ２は、第２電界効果トランジスタ２のゲートＧ２に印加される電圧、即ち出力信号Ｖｏｕｔによって制御される。

図５に示すように、検波回路２０から出力される検波信号Ｖｄｅｔは、第１電界効果トランジスタ１のドレインＤ１に入力される。また、第１電界効果トランジスタ１のソースＳ１からの出力信号Ｖｏｕｔは、第２電界効果トランジスタ２のゲートＧ２に印加される。ここで、第１抵抗１１の抵抗値をＲ１１、第２抵抗１２の抵抗値をＲ１２、第３抵抗１３の抵抗値をＲ１３、及び可変抵抗ＶＲ２の抵抗値をＲ２とすると、第１電界効果トランジスタ１のゲートＧ１には、電源電圧ＶｃｃをＲ１２とＲ２とＲ１３の合成抵抗とＲ１１とで分圧した電圧が印加される。即ち、第１電界効果トランジスタ１のゲートＧ１に印加される制御電圧Ｖｃｎｔは、以下の第１計算式のようになる。
第１計算式：Ｖｃｎｔ＝Ｖｃｃ＊（Ｒ１２＋Ｒ２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ２＋Ｒ１３）

本発明の実施形態に係る信号処理回路１００の出力信号調整回路１０では、Ｒ１１、Ｒ１２、及びＲ１３の値はそれぞれ一定の値であるが、可変抵抗ＶＲ２の抵抗値Ｒ２は、第２電界効果トランジスタ２のソースＳ２に対するゲートＧ２の電圧によって変化する。ソースＳ２に対するゲートＧ２に印加される電圧が非常に小さい時には、第２電界効果トランジスタ２が遮断状態となっていて、可変抵抗ＶＲ２の抵抗値Ｒ２は非常に大きく、Ｒ２＞＞Ｒ１１の関係になっている。従って、上述の第１計算式は、第２計算式：Ｖｃｎｔ≒Ｖｃｃとなる。

また、第２電界効果トランジスタ２のゲートＧ２に印加される電圧が非常に大きい場合、第２電界効果トランジスタ２は飽和状態となっていて、可変抵抗ＶＲ２の抵抗値Ｒ２は非常に小さくなり、Ｒ２はほぼ０Ωとみなせる。従って、上述の第１計算式は、第３計算式：Ｖｃｎｔ＝Ｖｃｃ＊（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）となる。

また、第２電界効果トランジスタ２のソースＳ２に対するゲートＧ２の電圧が、ゲートしきい値電圧を超えて第２電界効果トランジスタ２が飽和状態になるまでの間（線形領域にある時）には、可変抵抗ＶＲ２の抵抗値Ｒ２は意味を持つ値となる。そのため、上述の第１計算式は、Ｖｃｎｔ＝Ｖｃｃ＊（Ｒ１２＋Ｒ２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ２＋Ｒ１３）と、そのままの形で表されることになる。

図６に、高周波信号の入力レベルＲＦｉｎに対する制御電圧Ｖｃｎｔと出力信号Ｖｏｕｔとの関係を示す。図６（ａ）は、図２（ａ）に示す第１検波回路２１を用いた場合のグラフであり、図６（ｂ）は、図２（ｂ）に示す第２検波回路２２を用いた場合のグラフである。また、図６（ａ）、図６（ｂ）において、制御電圧Ｖｃｎｔを破線で示し、出力信号Ｖｏｕｔを実線で示している。そして、図３及び図４と同様に、入力レベルＲＦｉｎが小さい状態でのモードを第１モードとし、入力レベルＲＦｉｎが中間の大きさの状態でのモードを第２モードとし、入力レベルＲＦｉｎが大きい状態でのモードを第３モードとしている。

第１モードでの出力信号調整回路１０の等価回路を図７に示し、第２モードでの出力信号調整回路１０の等価回路を図８に示し、第３モードでの出力信号調整回路１０の等価回路を図９に示す。

検波回路２０が第１検波回路２１である場合で、入力端子４１に高周波信号が入力された時の、入力レベルＲＦｉｎと、制御電圧Ｖｃｎｔと、出力信号Ｖｏｕｔとの関係を、図３、図５、図６（ａ）、図７、図８、及び図９を用いて説明する。

出力信号調整回路１０が、第１モードに入る前の、入力レベルＲＦｉｎが存在しない初期状態では、図５に示すように、第２電界効果トランジスタ２のゲートＧ２が第４抵抗１４を介して接地状態となっているため、第２電界効果トランジスタ２は遮断状態になっている。そのため、第１電界効果トランジスタ１のゲートＧ１には、電源端子４３から電源電圧Ｖｃｃが供給され、第１電界効果トランジスタ１は導通状態となっている。

次の第１モード時においては、図３に示すように、入力端子４１に入力される高周波信号の入力レベルＲＦｉｎが小さい（約−１２．５ｄＢｍ以下）ため、検波信号Ｖｄｅｔ１は約０．４Ｖ以下となっている。上記初期状態から第１モードに移る時には、第１電界効果トランジスタ１が既に導通状態となっているため、第２電界効果トランジスタ２のゲートＧ２には、この検波信号Ｖｄｅｔ１の電圧が第１電界効果トランジスタ１のドレイン・ソースを介して印加されている。そして、第１モード時において、第２電界効果トランジスタ２のソースＳ２に対するゲートG２の電圧が、第２電界効果トランジスタ２のゲートしきい値電圧以下となるように設定されている。言い換えれば、第１モード時においては、ソースＳ２に対するゲートG２の電圧を第２電界効果トランジスタ２のゲートしきい値電圧以下としておくことにより、第２電界効果トランジスタ２を遮断状態としておくことになる。従って、可変抵抗ＶＲ２の抵抗値Ｒ２は、最大の抵抗値Ｒ２ｍａｘとなるため、Ｒ２＞＞Ｒ１１の関係になっている。よって、第２計算式として示したように、Ｖｃｎｔ≒Ｖｃｃとみなすことができる。第１モードでの出力信号調整回路１０の等価回路を図７に示す。

従って、第１電界効果トランジスタ１のゲートＧ１には、制御電圧Ｖｃｎｔとして電源電圧Ｖｃｃとほぼ同一の電圧（３．３Ｖ）が印加されており、第１電界効果トランジスタ１のゲートしきい値電圧を大きく越えている。よって、図７に示すように、第１電界効果トランジスタ１であるスイッチング素子ＳＷは導通状態になっており、出力端子４２には、出力信号Ｖｏｕｔとして、検波信号Ｖｄｅｔ１がほぼそのまま現れる。

上述のように、第１モードでは、出力信号Ｖｏｕｔとして検波信号Ｖｄｅｔ１がほぼそのまま現れるため、第１モードにおける出力信号Ｖｏｕｔは、図６（ａ）第１モードの実線で示すように、図３で示す検波信号Ｖｄｅｔ１の第１モードにおけるグラフとほぼ同一となる。この時、制御電圧Ｖｃｎｔは、電源電圧Ｖｃｃとほぼ同一であって、その値はほぼ一定となり、図６（ａ）第１モードの破線で示すようになる。

次に、第２モード時においては、図３に示すように、入力端子４１に入力される高周波信号の入力レベルＲＦｉｎは約−１２．５ｄＢｍから約−８ｄＢｍとなり、検波信号Ｖｄｅｔ１は約０．４Ｖから約０．７５Ｖとなる。この時、第２電界効果トランジスタ２が遮断領域を超えて飽和領域に入るまでの間、第２電界効果トランジスタ２は線形領域にある。従って、制御電圧Ｖｃｎｔは、前述の第１計算式によって表わされ、Ｖｃｎｔ＝Ｖｃｃ＊（Ｒ１２＋Ｒ２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ２＋Ｒ１３）となる。第２モードでの出力信号調整回路１０の等価回路を図８に示す。

第１電界効果トランジスタ１のゲートＧ１には、上記第１計算式で示す制御電圧Ｖｃｎｔが印加されている。ここで、制御電圧Ｖｃｎｔは、可変抵抗ＶＲ２の抵抗値Ｒ２がほぼ０Ωになるまで、第１電界効果トランジスタ１を導通状態とするように、第１抵抗１１の抵抗値Ｒ１１、第２抵抗１２の抵抗値Ｒ１２、及び第３抵抗１３の抵抗値Ｒ１３が設定されている。言い換えれば、第２モード時において、抵抗値Ｒ１１、抵抗値Ｒ１２、及び抵抗値Ｒ１３を適宜設定することによって、第１電界効果トランジスタ１のソースＳ１に対するゲートＧ１の電圧（Ｖｇｓ）がゲートしきい値電圧を超える所定の電圧に設定されている。従って、図８に示すように、第１電界効果トランジスタ１であるスイッチング素子ＳＷは導通状態になっており、出力端子４２には、出力信号Ｖｏｕｔとして、検波信号Ｖｄｅｔ１がほぼそのまま現れる。

上述のように、第２モードでは、出力信号Ｖｏｕｔとして検波信号Ｖｄｅｔ１がほぼそのまま現れるため、出力信号Ｖｏｕｔは、図６（ａ）第１モードの実線で示すように、図３で示す検波信号Ｖｄｅｔ１のグラフとほぼ同一となる。この時、制御電圧Ｖｃｎｔは、図６（ａ）第１モードの破線で示すように変化する。

次に、第３モード時においては、図３に示すように、入力端子４１に入力される高周波信号の入力レベルＲＦｉｎは約−８ｄＢｍから０ｄＢｍとなり、検波信号Ｖｄｅｔ１は約０．７５Ｖとから約２．２Ｖになる。第２モード時から第３モード時に移る時、第２電界効果トランジスタ２の状態は飽和状態に入る。言い換えれば、第３モード時には、ソースＳ２に対するゲートG２の電圧は、第２電界効果トランジスタ２の状態を飽和状態とするような電圧に設定されている。この時、可変抵抗ＶＲ２の抵抗値Ｒ２は、ほぼ０Ωになっている。従って、制御電圧Ｖｃｎｔは、第３計算式：Ｖｃｎｔ＝Ｖｃｃ＊（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）となるため、一定の値となる。第３モードでの出力信号調整回路１０の等価回路を図９に示す。

上記のように、第２モード時から第３モード時に移る時には、第２電界効果トランジスタ２の状態が飽和状態になるため、制御電圧Ｖｃｎｔは一定の値となる。そして、入力端子４１に入力される高周波信号の入力レベルＲＦｉｎが大きくなると、検波信号Ｖｄｅｔ１も大きくなる。そして、出力信号Ｖｏｕｔも大きくなるが、制御電圧Ｖｃｎｔが一定であるために、第１電界効果トランジスタ１のソースＳ１に対するゲートＧ１の電圧（Ｖｇｓ）は、出力信号Ｖｏｕｔが大きくなっていくと小さくなっていく。そのため、第１電界効果トランジスタ１を可変抵抗ＶＲ１に置き換えた場合の可変抵抗ＶＲ１の抵抗値、即ち第１電界効果トランジスタ１のドレインＤ１とソースＳ１との間の抵抗値Ｒｄｓが大きくなる。その結果、出力信号Ｖｏｕｔとして、検波信号Ｖｄｅｔ１を、抵抗値Ｒｄｓと第４抵抗１４の抵抗値Ｒ１４とで分圧した信号が出力端子４２に現れる。即ち、Ｖｏｕｔ＝Ｖｄｅｔ１＊Ｒ１４／（Ｒｄｓ＋Ｒ１４）となる。入力端子４１に入力される高周波信号の入力レベルＲＦｉｎが大きくなるに従って、この動作が繰り返されるため、結果として出力信号Ｖｏｕｔは一定の大きさに保たれることになる。

本実施の形態における信号処理回路１００においては、図６（ａ）に示すように、第３モード時において、Ｖｃｎｔ＝１．１Ｖであり、出力信号Ｖｏｕｔは、Ｖｏｕｔ＝０．７５Ｖで一定となる。

このように、第３モードでは、入力される高周波信号の入力レベルＲＦｉｎが所定レベル以上、この場合、約−８ｄＢｍ以上になった時に出力信号Ｖｏｕｔの大きさを一定に保つことができる。

本発明では、オペアンプ５０への入力電圧が、オペアンプ５０の許容入力電圧の上限を超えないように構成しようとしている。そのため、第３モード時における出力信号Ｖｏｕｔの大きさを、出力信号調整回路１０の後段に接続されるオペアンプ５０の許容入力電圧より小さくなるように設定してやれば良い。ここでは、オペアンプ５０の許容入力電圧である０．８Ｖに対して、０．７５Ｖに設定している。

これまで、検波回路２０として、図２（ａ）の第１検波回路２１を用いた場合を説明したが、図２（ｂ）の第２検波回路２２を用いた場合であってもその動作は同様である。第２検波回路２２を用いた場合は、図６（ｂ）に示すように、入力レベルＲＦｉｎが約−７ｄＢｍ以下であれば、入力レベルＲＦｉｎが低い領域の第１モードとみなされる。また、入力レベルＲＦｉｎが約−７ｄＢｍ〜約−１．５ｄＢｍであれば、入力レベルＲＦｉｎが中間の領域の第２モードであり、入力レベルＲＦｉｎが約−１．５ｄＢｍ以上であれば、入力レベルＲＦｉｎが高い領域の第３モードとみなされる。また、第２検波回路２２を用いた場合においても、出力信号Ｖｏｕｔの大きさは、図６（ｂ）に示すように、第１検波回路２１を用いた場合と同様、入力レベルＲＦｉｎが高い領域の第３モードにおいて、約０．７５Ｖで一定になるように制御される。

このように、図２（ａ）の、第１検波回路２１を用いた場合においても、図２（ｂ）の、第２検波回路２２を用いた場合においても、入力レベルＲＦｉｎが高い領域において、出力信号Ｖｏｕｔの大きさは、最大約０．７５Ｖで一定になるように制御される。従って、本発明の実施形態に係る信号処理回路１００において、出力信号Ｖｏｕｔの大きさが、図１に示す後段のオペアンプ５０の、許容入力電圧の上限（０．８Ｖ）を超えることはない。

このように、本発明の実施形態に係る信号処理回路１００においては、出力信号Ｖｏｕｔの最大値を、許容入力電圧の上限（０．８Ｖ）より小さな値（０．７５Ｖ）に設定した。この値は、図５に示す第１抵抗１１の抵抗値Ｒ１１、第２抵抗１２の抵抗値Ｒ１２、第３抵抗１３の抵抗値Ｒ１３、及び第４抵抗１４の抵抗値Ｒ１４を適宜変更することによって設定することができる。尚、本発明においては、高周波信号の入力レベルＲＦｉｎと出力信号Ｖｏｕｔとの関係を正確に設定するため、第２抵抗１２及び第３抵抗１３の抵抗値をそれぞれ所定の抵抗値に設定した。しかし、動作に支障をきたさない範囲で、第２抵抗１２及び第３抵抗１３のどちらか一方の抵抗値を０オームとすることができる。言い換えれば、第２抵抗１２及び第３抵抗１３のどちらか一方を削除して、第１電界効果トランジスタのゲートＧ１とグランド間に、第１電界効果トランジスタのドレインＤ１とソースＳ１とを接続しても良い。

以上説明したように、本発明の信号処理回路１００は、入力される高周波信号の入力レベルＲＦｉｎが所定レベル以上になった時に出力信号Ｖｏｕｔの大きさを一定に保つように構成した出力信号調整回路１０を、第１電界効果トランジスタ１と第２電界効果トランジスタ２とを組み合わせることによって構成したので、少ない素子数で回路を構成することができる。従って、出力信号調整回路を有すると共に回路規模を小さくした信号処理回路を容易に提供することができる。

本発明は上記の実施形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。例えば、本発明の信号処理回路には、図１に示される構成要素と等価な構成要素が含まれることがあっても良い。

１第１電界効果トランジスタ
２第２電界効果トランジスタ
１０出力信号調整回路
１１第１抵抗
１２第２抵抗
１３第３抵抗
１４第４抵抗
１５キャパシタ
２０検波回路
２１第１検波回路
２１ａ入力端
２１ｂ出力端
２２第２検波回路
２２ａ入力端
２２ｂ出力端
３０平滑回路
４１入力端子
４２出力端子
４３電源端子
５０オペアンプ
１００信号処理回路
Ｄ１ドレイン
Ｄ２ドレイン
Ｓ１ソース
Ｓ２ソース
Ｇ１ゲート
Ｇ２ゲート
ＤＩ１ダイオード
ＤＩ２ダイオード
Ｌ１インダクタ
Ｌ２インダクタ
Ｌ３インダクタ
Ｒ２抵抗値
Ｒ１１抵抗値
Ｒ１２抵抗値
Ｒ１３抵抗値
Ｒｄｓドレイン・ソース間の抵抗値
ＶＲ１可変抵抗
ＶＲ２可変抵抗
ＳＷスイッチング素子
Ｖｇｓゲート・ソース間電圧
Ｖｃｃ電源電圧
Ｖｏｕｔ出力信号
Ｖｃｎｔ制御電圧
Ｖｄｅｔ検波信号
Ｖｄｅｔ１検波信号
Ｖｄｅｔ２検波信号

Claims

入力される高周波信号を検波する検波回路を備え、
前記検波回路の後段に第１電界効果トランジスタと第２電界効果トランジスタとを有した出力信号調整回路を設け、
前記出力信号調整回路は、前記第１電界効果トランジスタのドレインが前記検波回路の出力端に接続され、前記第２電界効果トランジスタのゲートが前記第１電界効果トランジスタのソースに接続され、前記第２電界効果トランジスタのドレインが前記第１電界効果トランジスタのゲートに接続され、前記第２電界効果トランジスタのソースがグランドに接続されていて、前記第１電界効果トランジスタのソースから出力信号が出力されるように構成されており、
前記高周波信号の入力レベルが所定レベル以上になった時に前記出力信号の大きさを所定の大きさに保つことを特徴とする信号処理回路。
電源端子を有し、
前記第１電界効果トランジスタのゲートと前記電源端子との間に第１抵抗を接続し、前記第１電界効果トランジスタのゲートと前記第１抵抗との接続点と前記第２電界効果トランジスタのドレインとの間に第２抵抗を接続し、前記第２電界効果トランジスタのソースとグランドとの間に第３抵抗を接続し、前記第１電界効果トランジスタのソースとグランドとの間に第４抵抗を接続していることを特徴とする請求項１に記載の信号処理回路。