JP2014197142A - Display unit, manufacturing method thereof, and electronic apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a display unit capable of achieving both a display quality and a yield in manufacturing, a manufacturing method thereof, and an electronic apparatus.SOLUTION: Provided is a display unit that includes: a laminated structure including two first wires which are adjacent to each other, a first insulating layer which is provided on the first wires and is made of an organic material, and a concave part which penetrates, between the first wires, from the first insulating layer to the first wires in a laminated direction; and a second insulating layer provided in the concave part and on the laminated structure.

Description

本開示は、基板に配線層が有機絶縁層と共に積層された構造を有する表示装置、およびその製造方法、並びにこれを備えた電子機器に関する。   The present disclosure relates to a display device having a structure in which a wiring layer is laminated together with an organic insulating layer on a substrate, a manufacturing method thereof, and an electronic apparatus including the display device.

表示装置、例えば有機EL(Electro Luminescence)表示装置は有機発光ダイオードに流れる電流によって輝度を制御する表示デバイスである。このためスイッチング素子として一般的に使用されている低温ポリシリコン薄膜トランジスタ(Thin Film Transistor:TFT)の特性ムラが表示ムラとして発現しやすいという問題がある。   A display device, for example, an organic EL (Electro Luminescence) display device is a display device that controls luminance by a current flowing through an organic light emitting diode. For this reason, there is a problem that characteristic unevenness of a low-temperature polysilicon thin film transistor (TFT) generally used as a switching element is likely to appear as display unevenness.

この問題を解決するために、有機EL表示装置では、駆動回路の工夫によってTFTの特性ムラを解消し、表示性能を改善する方法が報告されている。その一方で、有機EL表示装置は、液晶表示装置よりも用いられるTFTの数や配線回路の本数が増加したり、容量素子を大面積化すること等により回路が複雑になっている。   In order to solve this problem, there has been reported a method for improving display performance in organic EL display devices by eliminating TFT characteristic unevenness by devising a drive circuit. On the other hand, the organic EL display device has a complicated circuit due to an increase in the number of TFTs and the number of wiring circuits used in comparison with a liquid crystal display device and an increase in the area of the capacitive element.

近年では有機EL表示装置は、表示領域のさらなる大型化および高精細化が求められている。表示領域を大型化した場合には、配線抵抗および寄生容量による負荷によって信号の遅延が起こる。また、高精細化した場合には、画素数の増加に伴い駆動用の配線や信号線を形成する配線層の高密度化が進み、短絡不良が増加して製造歩留まりが低下するという問題があった。   In recent years, organic EL display devices are required to have a larger display area and higher definition. When the display area is enlarged, signal delay occurs due to a load due to wiring resistance and parasitic capacitance. In addition, when the resolution is increased, there is a problem that the wiring layer for forming the driving wiring and the signal line is increased with the increase in the number of pixels, the short circuit defect is increased, and the manufacturing yield is lowered. It was.

この問題を解決するために、例えば、特許文献1では、表示装置にとって重大な欠陥となる線欠陥や輝点を生じさせている欠陥部分を、レーザ光を用いて配線から切り離して正常化あるいは黒点化して製造歩留まりを向上させる方法が開示されている。また、例えば、特許文献2では、各種配線を形成する配線層を多層化すると共に、多層化による信号の遅延を回避するために、配線層の間に誘電率の低い有機樹脂等からなる絶縁層を形成して配線層の高密度化を解消している。更に、特許文献2では、有機樹脂に対して透過性を有するレーザ光を用いて有機樹脂層を破壊せずに下層の配線を切断することで多層化された配線の短絡部分を切断・修復する方法が開示されている。   In order to solve this problem, for example, in Patent Document 1, a defect part causing a line defect or a bright spot that becomes a serious defect for a display device is separated from the wiring by using a laser beam to normalize or black spot. A method for improving the manufacturing yield is disclosed. In addition, for example, in Patent Document 2, an insulating layer made of an organic resin or the like having a low dielectric constant is provided between wiring layers in order to multilayer wiring layers for forming various wirings and avoid signal delay due to the multilayering. This eliminates the increase in the density of the wiring layer. Further, in Patent Document 2, a short-circuited portion of a multilayered wiring is cut and repaired by cutting a lower layer wiring without destroying the organic resin layer using a laser beam having transparency to the organic resin. A method is disclosed.

特開2004−342457号公報JP 2004-342457 A 特開2012−54510号公報JP 2012-54510 A

しかしながら、特許文献2に記載された方法では、有機樹脂の上層(有機樹脂上)に設けられた配線については良好な絶縁性が得られるものの、有機樹脂の下層に設けられた配線については所望の絶縁性が得ることは困難であった。   However, in the method described in Patent Document 2, although good insulation can be obtained for the wiring provided in the upper layer (on the organic resin) of the organic resin, the wiring provided in the lower layer of the organic resin is desired. It was difficult to obtain insulation.

本技術はかかる問題点に鑑みてなされたもので、その目的は、表示品質および製造歩留まりを両立することが可能な表示装置およびその製造方法、並びに電子機器を提供することにある。   The present technology has been made in view of such problems, and an object of the present technology is to provide a display device capable of achieving both display quality and manufacturing yield, a manufacturing method thereof, and an electronic device.

本技術の表示装置は、隣り合う2つの第1配線上に有機材料からなる第1絶縁層を有すると共に、2つの第1配線間を第1絶縁層から第1配線まで積層方向に貫通した凹部を有する積層構造と、凹部内および積層構造上に設けられた第2絶縁層とを備えたものである。   The display device of the present technology includes a first insulating layer made of an organic material on two adjacent first wirings, and a recess that penetrates between the two first wirings from the first insulating layer to the first wiring in the stacking direction. And a second insulating layer provided in the recess and on the stacked structure.

本技術の表示装置の製造方法は、以下の(A)〜(C)の工程を含むものである。
(A)隣り合う2つの第1配線、および有機材料からなる第1絶縁層をこの順に有する積層構造を形成したのち、第1絶縁層側から2つの第1配線間の短絡部にレーザ光を照射し、第1絶縁層から第1配線まで積層方向に貫通する凹部を形成する工程
(B)レーザ光の照射面を含む周辺領域をハーフアッシングする工程
(C)ハーフアッシング工程ののち、凹部内および積層構造上に第2絶縁層を形成する工程
The manufacturing method of the display device of the present technology includes the following steps (A) to (C).
(A) After forming a laminated structure having two adjacent first wirings and a first insulating layer made of an organic material in this order, laser light is emitted from the first insulating layer side to the short-circuit portion between the two first wirings. Irradiating and forming a recess penetrating in the stacking direction from the first insulating layer to the first wiring (B) Half ashing the peripheral region including the laser light irradiation surface (C) After the half ashing process, in the recess And forming the second insulating layer on the laminated structure

本技術の電子機器は、上記本技術の表示装置を備えたものである。   An electronic device of the present technology includes the display device of the present technology.

本技術の表示装置およびその製造方法、並びに電子機器では、隣り合う2つの第1配線上に有機材料からなる第1絶縁層(有機絶縁層)が形成された積層構造の所定の位置にレーザ光が照射される。これにより、第1絶縁層から第1配線にかけて貫通する凹部が形成される。次いで、レーザ光の照射領域およびその周辺領域がハーフアッシングされたのち、凹部が第2絶縁層(例えば、平坦化層)によって埋め込まれる。これにより、有機絶縁層によって覆われた2つの配線の任意の位置(例えば、短絡部)の電気的切断が可能となる。   In the display device, the manufacturing method thereof, and the electronic device according to the present technology, laser light is emitted at a predetermined position of a stacked structure in which a first insulating layer (organic insulating layer) made of an organic material is formed on two adjacent first wirings. Is irradiated. Thereby, a recess penetrating from the first insulating layer to the first wiring is formed. Next, after the laser light irradiation region and its peripheral region are half-ashed, the concave portion is filled with a second insulating layer (for example, a planarization layer). Thereby, it is possible to electrically cut an arbitrary position (for example, a short-circuit portion) of the two wirings covered with the organic insulating layer.

本技術の表示装置およびその製造方法、並びに電子機器によれば、隣り合う2つの配線上に有機絶縁層を有する積層構造の所定の位置にレーザ光を照射したのち、その照射面を含む周辺領域にハーフアッシングを施すようにした。これにより、2つの配線間を有機絶縁層から配線にかけて貫通し、電気的にも切断された凹部が形成される。よって、表示品質および製造歩留まりを両立した表示装置およびこれを備えた電子機器を提供することが可能となる。   According to the display device, the manufacturing method thereof, and the electronic apparatus of the present technology, the peripheral region including the irradiation surface after irradiating the laser beam to a predetermined position of the laminated structure having the organic insulating layer on the two adjacent wirings The half ashing was applied to. Thus, a recess that penetrates between the two wirings from the organic insulating layer to the wirings and is electrically cut is formed. Therefore, it is possible to provide a display device that achieves both display quality and manufacturing yield, and an electronic apparatus including the display device.

本開示の一実施の形態に係る表示装置の構成を表す断面図である。It is sectional drawing showing the structure of the display apparatus which concerns on one embodiment of this indication. 図1に示した表示装置の全体構成を表す図である。It is a figure showing the whole structure of the display apparatus shown in FIG. 図3に示した画素駆動回路の一例を表す図である。FIG. 4 is a diagram illustrating an example of a pixel drive circuit illustrated in FIG. 3. 配線層の短絡部の平面図(A)および断面図(B)を表す模式図である。It is a schematic diagram showing the top view (A) and sectional drawing (B) of the short circuit part of a wiring layer. 図4に示した短絡部を切断した際の平面図(A)および断面図(B)を表す模式図である。It is a schematic diagram showing the top view (A) and sectional drawing (B) at the time of cut | disconnecting the short circuit part shown in FIG. 図1に示した表示装置の製造方法の一部の工程順を表す流れ図である。It is a flowchart showing the one part process order of the manufacturing method of the display apparatus shown in FIG. 印加電圧と端子間電流との関係を表す特性図である。It is a characteristic view showing the relationship between an applied voltage and the electric current between terminals. 本開示の実施例および比較例の切断部における絶縁破壊発生率の関係を表す特性図である。It is a characteristic view showing the relationship of the dielectric breakdown incidence in the cut part of the Example and comparative example of this indication. ハーフアッシング時間と平均リーク電流との関係を表す特性図である。It is a characteristic view showing the relationship between half ashing time and average leak current. 本開示の表示装置の配線レイアウトの一例を表す図である。It is a figure showing an example of the wiring layout of the display apparatus of this indication. 本開示の表示装置の配線レイアウトの他の例を表す図である。It is a figure showing the other example of the wiring layout of the display apparatus of this indication. 本開示の表示装置におけるコンタクト部の断面図である。It is sectional drawing of the contact part in the display apparatus of this indication. 図12に示したコンタクト部の切断工程を説明する断面図である。FIG. 13 is a cross-sectional view illustrating a step of cutting the contact portion illustrated in FIG. 12. 図12に示したコンタクト部を画素電極材料で埋めた断面図である。FIG. 13 is a cross-sectional view in which the contact portion illustrated in FIG. 12 is filled with a pixel electrode material. 本開示の変形例に係る表示装置の構成を表す断面図である。FIG. 10 is a cross-sectional view illustrating a configuration of a display device according to a modified example of the present disclosure. 本開示の変形例に係る表示装置の製造方法の一部の工程順を表す流れ図である。10 is a flowchart showing a partial process order of a method for manufacturing a display device according to a modified example of the present disclosure. 図15に示した第1レーザ照射の工程を表す模式図である。It is a schematic diagram showing the process of the 1st laser irradiation shown in FIG. 図15に示した第2レーザ照射の工程を表す模式図である。It is a schematic diagram showing the process of the 2nd laser irradiation shown in FIG. 本開示の実施の形態および変形例におけるハーフアッシング時間と平均リーク電流との関係を表す特性図である。It is a characteristic view showing the relationship between the half ashing time and the average leakage current in the embodiments and modifications of the present disclosure. 上記実施の形態等の画素を用いた表示装置の適用例1の表側から見た外観を表す斜視図である。It is a perspective view showing the external appearance seen from the front side of the application example 1 of the display apparatus using pixels, such as the said embodiment. 上記実施の形態等の画素を用いた表示装置の適用例1の裏側から見た外観を表す斜視図である。It is a perspective view showing the external appearance seen from the back side of the application example 1 of the display apparatus using pixels, such as the said embodiment. 適用例2の外観を表す斜視図である。12 is a perspective view illustrating an appearance of application example 2. FIG. 適用例2の表側から見た外観を表す斜視図である。10 is a perspective view illustrating an appearance of Application Example 2 viewed from the front side. FIG. 適用例2の裏側から見た外観を表す斜視図である。12 is a perspective view illustrating an appearance of Application Example 2 viewed from the back side. FIG. 適用例3の外観を表す斜視図である。12 is a perspective view illustrating an appearance of application example 3. FIG. 適用例4の外観を表す斜視図である。14 is a perspective view illustrating an appearance of application example 4. FIG. 適用例5の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。FIG. 10 is a front view, a left side view, a right side view, a top view, and a bottom view of Application Example 5 in a closed state. 適用例5の開いた状態の正面図および側面図である。It is the front view and side view of the application example 5 in the open state.

以下、本開示における実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1。実施の形態(短絡部をレーザ照射とハーフアッシングによって切断する例)
1−1.表示装置の全体構成
1−2.製造方法
1−3.作用・効果
2.変形例(レーザ照射を複数繰り返す例)
3.適用例(回路基板を備えた表示装置および電子機器の例)
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. The description will be given in the following order.
1. Embodiment (Example of cutting the short-circuited part by laser irradiation and half ashing)
1-1. Overall configuration of display device 1-2. Manufacturing method 1-3. Action / Effect Modification (example of repeating laser irradiation multiple times)
3. Application examples (examples of display devices and electronic devices equipped with circuit boards)

<1.実施の形態>
(1−1.全体構成)
図1は、本開示の一実施の形態に係る表示装置(表示装置1)の断面構成を表したものである。この表示装置1は、例えば有機ELテレビジョン装置等として用いられるものであり、図2に示したように、基板11の上に表示領域110Aが設けられている。この表示領域110A内には、複数の画素(赤色画素2R,緑色画素2G,青色画素2B)がマトリクス状に配置されている。また、表示領域110Aの周辺(外縁側,外周側)に位置する周辺領域110Bには、映像表示用のドライバ(後述する周辺回路12B)である信号線駆動回路120および走査線駆動回路130が設けられている。
<1. Embodiment>
(1-1. Overall configuration)
FIG. 1 illustrates a cross-sectional configuration of a display device (display device 1) according to an embodiment of the present disclosure. The display device 1 is used as, for example, an organic EL television device or the like, and a display area 110A is provided on a substrate 11 as shown in FIG. In the display area 110A, a plurality of pixels (red pixel 2R, green pixel 2G, blue pixel 2B) are arranged in a matrix. Further, a signal line driving circuit 120 and a scanning line driving circuit 130 which are drivers for video display (a peripheral circuit 12B described later) are provided in the peripheral area 110B located around the display area 110A (outer edge side, outer peripheral side). It has been.

表示領域110A内には、画素駆動回路140が設けられている。図3は、この画素駆動回路140の一例(赤色画素2R,緑色画素2G,青色画素2Bの画素回路の一例)を表したものである。画素駆動回路140は、後述する画素電極31の下層に形成されたアクティブ型の駆動回路である。この画素駆動回路140は、駆動トランジスタTr1および書き込みトランジスタTr2と、これらトランジスタTr1,Tr2の間のキャパシタ(保持容量)Csとを有している。画素駆動回路140はまた、第1の電源ライン(Vcc)および第2の電源ライン(GND)の間において、駆動トランジスタTr1に直列に接続された発光素子10を有している。即ち、赤色画素2R,緑色画素2G,青色画素2B内にはそれぞれ、対応する発光素子10(赤色発光素子10R,緑色発光素子10G,青色発光素子10Bのいずれか、あるいは白色発光素子10W)が設けられている。駆動トランジスタTr1および書き込みトランジスタTr2は、一般的な薄膜トランジスタ(TFT)により構成され、その構成は例えば逆スタガ構造(いわゆるボトムゲート型)でもよいしスタガ構造(トップゲート型)でもよく、特に限定されない。   A pixel drive circuit 140 is provided in the display area 110A. FIG. 3 shows an example of the pixel drive circuit 140 (an example of a pixel circuit of the red pixel 2R, the green pixel 2G, and the blue pixel 2B). The pixel drive circuit 140 is an active drive circuit formed below the pixel electrode 31 described later. The pixel driving circuit 140 includes a driving transistor Tr1 and a writing transistor Tr2, and a capacitor (holding capacity) Cs between the transistors Tr1 and Tr2. The pixel drive circuit 140 also includes the light emitting element 10 connected in series to the drive transistor Tr1 between the first power supply line (Vcc) and the second power supply line (GND). That is, a corresponding light emitting element 10 (any one of the red light emitting element 10R, the green light emitting element 10G, the blue light emitting element 10B, or the white light emitting element 10W) is provided in each of the red pixel 2R, the green pixel 2G, and the blue pixel 2B. It has been. The drive transistor Tr1 and the write transistor Tr2 are configured by a general thin film transistor (TFT), and the configuration may be, for example, an inverted stagger structure (so-called bottom gate type) or a stagger structure (top gate type), and is not particularly limited.

画素駆動回路140において、列方向には信号線120Aが複数配設され、行方向には走査線130Aが複数配設されている。各信号線120Aと各走査線130Aとの交差点が、赤色画素2R,緑色画素2G,青色画素2Bのいずれか1つに対応している。各信号線120Aは、信号線駆動回路120に接続され、この信号線駆動回路120から信号線120Aを介して書き込みトランジスタTr2のソース電極に画像信号が供給されるようになっている。各走査線130Aは走査線駆動回路130に接続され、この走査線駆動回路130から走査線130Aを介して書き込みトランジスタTr2のゲート電極に走査信号が順次供給されるようになっている。   In the pixel driving circuit 140, a plurality of signal lines 120A are arranged in the column direction, and a plurality of scanning lines 130A are arranged in the row direction. The intersection of each signal line 120A and each scanning line 130A corresponds to any one of the red pixel 2R, the green pixel 2G, and the blue pixel 2B. Each signal line 120A is connected to the signal line drive circuit 120, and an image signal is supplied from the signal line drive circuit 120 to the source electrode of the write transistor Tr2 via the signal line 120A. Each scanning line 130A is connected to the scanning line driving circuit 130, and a scanning signal is sequentially supplied from the scanning line driving circuit 130 to the gate electrode of the writing transistor Tr2 via the scanning line 130A.

本実施の形態における表示装置1の表示領域110Aには、図1に示したように、基板11上に半導体層20および表示層30がこの順に積層されている。半導体層20は、配線層として、ゲート電極21Aを含む配線層21,チャネル層23および一対のソース・ドレイン電極(ソース電極25A,ドレイン電極25B,配線25C)を含む配線層25等の他に、配線層25上に有機材料から構成された層間絶縁層26を間に配線層27が積層された多層配線構造を有している。   As shown in FIG. 1, the semiconductor layer 20 and the display layer 30 are stacked in this order on the substrate 11 in the display region 110A of the display device 1 in the present embodiment. The semiconductor layer 20 includes, as a wiring layer, a wiring layer 21 including a gate electrode 21A, a channel layer 23, a wiring layer 25 including a pair of source / drain electrodes (a source electrode 25A, a drain electrode 25B, a wiring 25C), and the like. The wiring layer 25 has a multilayer wiring structure in which a wiring layer 27 is laminated with an interlayer insulating layer 26 made of an organic material interposed therebetween.

本実施の形態では、この多層配線構造のうち、例えば層間絶縁層26(第1絶縁層)によって覆われた、配線層25の配線25C(第1配線)に、層間絶縁層26と共に配線25Cを連続して切断することにより凹部、即ち切断部Aが形成されている。この切断部Aは後述するようにレーザ照射およびハーフアッシングにより形成されたものである。   In the present embodiment, in this multilayer wiring structure, for example, the wiring 25C together with the interlayer insulating layer 26 is connected to the wiring 25C (first wiring) of the wiring layer 25 covered with the interlayer insulating layer 26 (first insulating layer). A concave portion, that is, a cut portion A is formed by continuous cutting. The cut portion A is formed by laser irradiation and half ashing as will be described later.

図4(A),(B)は、この切断部Aを形成する前の平面構成(A)および図4(A)のI−I線における断面構成(B)をそれぞれ表したものである。配線25Cは、例えば隣り合う2本の直線状の配線25C1および配線25C2により構成されており、これら配線25C1,25C2の間には短絡部25Xが生じている。図1のXは、この短絡部25Xによって配線25C1,25C2が接合された位置に切断部Aが形成された構造を表している。 FIGS. 4A and 4B respectively show a planar configuration (A) before the cutting portion A is formed and a cross-sectional configuration (B) taken along line II in FIG. 4A. Wiring 25C, for example two is constituted by linear wiring 25C 1 and the wiring 25C 2 adjacent, short-circuit portion 25X has occurred between the wiring 25C 1, 25C 2. X in FIG. 1 represents a structure in which a cut portion A is formed at a position where the wirings 25C 1 and 25C 2 are joined by the short-circuit portion 25X.

図5(A),(B)は、図4(A),(B)の状態からレーザ照射およびハーフアッシングにより切断部Aが形成されたのちの状態を表したものである。図5(A)は平面構成、図5(B)は図5(A)のII−II線における断面構成をそれぞれ表したものである。切断部Aは、上記のように上層の層間絶縁層26および配線層25Cが連続して切断されたものであり、更に図1,図5(B)に示したように、下の層、具体的には層間絶縁層24およびゲート絶縁層22を介して基板11まで届く凹部として形成されている。なお、レーザ照射およびハーフアッシングの工程により凹部を形成した結果、図4(B)と図5(B)とを比較して明らかなように、層間絶縁層26の表面の一部が削られて、上層の配線層27の直下との間で段差26Aが生じている。   FIGS. 5A and 5B show a state after the cutting portion A is formed by laser irradiation and half ashing from the state of FIGS. 4A and 4B. FIG. 5A illustrates a planar configuration, and FIG. 5B illustrates a cross-sectional configuration taken along line II-II in FIG. 5A. The cut portion A is obtained by continuously cutting the upper interlayer insulating layer 26 and the wiring layer 25C as described above. Further, as shown in FIG. 1 and FIG. Specifically, it is formed as a recess that reaches the substrate 11 via the interlayer insulating layer 24 and the gate insulating layer 22. Note that as a result of forming the recesses by the laser irradiation and half ashing steps, a part of the surface of the interlayer insulating layer 26 is shaved, as is apparent from a comparison between FIGS. 4B and 5B. A step 26A is formed between the upper wiring layer 27 and the lower layer.

以下に、半導体層20および表示装置30について説明する。   Hereinafter, the semiconductor layer 20 and the display device 30 will be described.

(半導体層の構成)
基板11上の半導体層20には、上述した駆動用または書き込み用のトランジスタTr1,Tr2や各種配線が形成されており、これらトランジスタTr1およびTr2や配線上には、平坦化絶縁層28が設けられている。トランジスタTr1,Tr2(以下、薄膜トランジスタ20Aとする)はトップゲート型およびボトムゲート型のいずれでもよいが、ここではボトムゲート型の薄膜トランジスタ20Aを例に説明する。薄膜トランジスタ20Aでは、基板11側から順に、ゲート電極21A,ゲート絶縁層22,チャネル領域を形成する有機半導体膜(チャネル層23),層間絶縁層24,一対のソース・ドレイン電極(ソース電極25A,ドレイン電極25B)がこの順に形成され、更に、多層配線層として層間絶縁層26および配線層27が設けられている。
(Configuration of semiconductor layer)
In the semiconductor layer 20 on the substrate 11, the above-described driving or writing transistors Tr1 and Tr2 and various wirings are formed, and a planarization insulating layer 28 is provided on these transistors Tr1 and Tr2 and the wirings. ing. The transistors Tr1 and Tr2 (hereinafter referred to as the thin film transistor 20A) may be either a top gate type or a bottom gate type. Here, the bottom gate type thin film transistor 20A will be described as an example. In the thin film transistor 20A, in order from the substrate 11 side, a gate electrode 21A, a gate insulating layer 22, an organic semiconductor film (channel layer 23) forming a channel region, an interlayer insulating layer 24, a pair of source / drain electrodes (source electrode 25A, drain) Electrodes 25B) are formed in this order, and an interlayer insulating layer 26 and a wiring layer 27 are provided as multilayer wiring layers.

基板11は、ガラス基板の他、ポリエーテルサルフォン,ポリカーボネート,ポリイミド類,ポリアミド類,ポリアセタール類,ポリエチレンテレフタラート,ポリエチレンナフタレート,ポリエチルエーテルケトン,ポリオレフィンルイ等のプレスチック基板、表面に絶縁処理がされたアルミニウム(Al),ニッケル(Ni),銅(Cu),ステンレス等の金属箔基板または紙等を用いることができる。また、これらの基板上には密着性や平坦性を改善するためのバッファ層やガスバリア性を向上するためのバリア膜等の機能性膜を形成してもよい。更に、スパッタリング法等により、基板11を加熱することなくチャネル層23を成膜することが可能であれば、基板11に安価なプラスチックフィルムを用いることも可能である。   The substrate 11 is a glass substrate, a polyethersulfone, polycarbonate, polyimides, polyamides, polyacetals, polyethylene terephthalate, polyethylene naphthalate, polyethyl ether ketone, polyolefin Louis, etc. It is possible to use a metal foil substrate such as aluminum (Al), nickel (Ni), copper (Cu), stainless steel, or paper. Further, a functional film such as a buffer layer for improving adhesion and flatness and a barrier film for improving gas barrier properties may be formed on these substrates. Furthermore, if the channel layer 23 can be formed without heating the substrate 11 by sputtering or the like, an inexpensive plastic film can be used for the substrate 11.

ゲート電極21Aは、薄膜トランジスタ10にゲート電圧を印加し、このゲート電圧によりチャネル層23中のキャリア密度を制御する役割を有する。ゲート電極21Aは基板11上の選択的な領域に設けられ、例えば白金(Pt),チタン(Ti),ルテニウム(Ru),モリブデン(Mo),Cu,タングステン(W),ニッケル(Ni),Alおよびタンタル(Ta)等の金属単体または合金により構成されている。また、これらのうちの2種以上を積層させて用いるようにしてもよい。   The gate electrode 21A has a role of applying a gate voltage to the thin film transistor 10 and controlling the carrier density in the channel layer 23 by the gate voltage. The gate electrode 21A is provided in a selective region on the substrate 11, for example, platinum (Pt), titanium (Ti), ruthenium (Ru), molybdenum (Mo), Cu, tungsten (W), nickel (Ni), Al And a simple metal or alloy such as tantalum (Ta). Also, two or more of these may be laminated and used.

ゲート絶縁層22は、ゲート電極21Aとチャネル層23との間に、例えば、厚み50nm〜1μmの範囲で設けられている。ゲート絶縁層22は、例えばシリコン酸化膜(SiO),シリコン窒化膜(SiN),シリコン酸窒化膜(SiON),ハフニウム酸化膜(HfO),アルミニウム酸化膜(AlO),窒化アルミニウム膜(AlN),タンタル酸化膜(TaO),ジルコニウム酸化膜(ZrO),ハフニウム酸窒化膜,ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜,タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも1つを含む絶縁膜により形成される。このゲート絶縁層22は単層構造としてもよく、または例えばSiNとSiO等2種類以上の材料を用いた積層構造としてしてもよい。ゲート絶縁層22を積層構造とした場合、チャネル層23との界面特性を改善したり、外気からチャネル層23への不純物(例えば、水分)の混入を効果的に抑制することが可能である。ゲート絶縁層22は、塗布形成後にエッチングによって所定の形状にパターニングされるが、材料によっては、インクジェット印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の印刷技術によってパターン形成してもよい。   The gate insulating layer 22 is provided between the gate electrode 21A and the channel layer 23 in a thickness range of 50 nm to 1 μm, for example. The gate insulating layer 22 includes, for example, a silicon oxide film (SiO), a silicon nitride film (SiN), a silicon oxynitride film (SiON), a hafnium oxide film (HfO), an aluminum oxide film (AlO), an aluminum nitride film (AlN), By an insulating film including at least one of a tantalum oxide film (TaO), a zirconium oxide film (ZrO), a hafnium oxynitride film, a hafnium silicon oxynitride film, an aluminum oxynitride film, a tantalum oxynitride film, and a zirconium oxynitride film It is formed. The gate insulating layer 22 may have a single layer structure, or may have a laminated structure using two or more kinds of materials such as SiN and SiO. When the gate insulating layer 22 has a stacked structure, interface characteristics with the channel layer 23 can be improved, and impurities (for example, moisture) from the outside air to the channel layer 23 can be effectively suppressed. The gate insulating layer 22 is patterned into a predetermined shape by etching after coating formation, but depending on the material, the pattern may be formed by a printing technique such as inkjet printing, screen printing, offset printing, or gravure printing.

チャネル層23はゲート絶縁層22上に島状に設けられ、ソース電極25Aおよびドレイン電極25Bの間のゲート電極21Aに対向する位置にチャネル領域24Cを有している。チャネル層23の厚みは例えば、5nm〜100nmである。チャネル層23は、例えばperi-Xanthenoxanthene(PXX)誘導体等の有機半導体材料により構成されている。有機半導体材料としては、例えば、ポリチオフェン、ポリチオフェンにヘキシル基を導入したポリ−3−ヘキシルチオフェン[P3HT]、ペンタセン[2,3,6,7−ジベンゾアントラセン]、ポリアントラセン、ナフタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセン、ベンゾピレン、ジベンゾピレン、トリフェニレン、ポリピロール、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリフェニレン、ポリフラン、ポリインドール、ポリビニルカルバゾール、ポリセレノフェン、ポリテルロフェン、ポリイソチアナフテン、ポリカルバゾール、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリフェニレンスルフィド、ポリビニレンスルフィド、ポリチエニレンビニレン、ポリナフタレン、ポリピレン、ポリアズレン、銅フタロシアニンで代表されるフタロシアニン、メロシアニン、ヘミシアニン、ポリエチレンジオキシチオフェン、ピリダジン、ナフタレンテトラカルボン酸ジイミド、ポリ(3,4−エチレンジオキシチオフェン)/ポリスチレンスルホン酸[PEDOT/PSS]、4,4’−ビフェニルジチオール(BPDT)、4,4’−ジイソシアノビフェニル、4,4’−ジイソシアノ−p−テルフェニル、2,5−ビス(5’−チオアセチル−2’−チオフェニル)チオフェン、2,5−ビス(5’−チオアセトキシル−2’−チオフェニル)チオフェン、4,4’−ジイソシアノフェニル、ベンジジン(ビフェニル−4,4’−ジアミン)、TCNQ(テトラシアノキノジメタン)、テトラチアフルバレン(TTF)−TCNQ錯体、ビスエチレンテトラチアフルバレン(BEDTTTF)−過塩素酸錯体、BEDTTTF−ヨウ素錯体、TCNQ−ヨウ素錯体に代表される電荷移動錯体、ビフェニル−4,4’−ジカルボン酸、24−ジ(4−チオフェニルアセチリニル)−2−エチルベンゼン、24−ジ(4−イソシアノフェニルアセチリニル)−2−エチルベンゼン、デンドリマー、C60、C70、C76、C78、C84等のフラーレン、24−ジ(4−チオフェニルエチニル)−2−エチルベンゼン、2,2”−ジヒドロキシ−1,1’:4’,1”−テルフェニル、4,4’−ビフェニルジエタナール、4,4’−ビフェニルジオール、4,4’−ビフェニルジイソシアネート、24−ジアセチニルベンゼン、ジエチルビフェニル−4,4’−ジカルボキシレート、ベンゾ[22−c;3,4−c’;5,6−c”]トリス[22]ジチオール−24,7−トリチオン、アルファ−セキシチオフェン、テトラチオテトラセン、テトラセレノテトラセン、テトラテルルテトラセン、ポリ(3−アルキルチオフェン)、ポリ(3−チオフェン−β−エタンスルホン酸)、ポリ(N−アルキルピロール)ポリ(3−アルキルピロール)、ポリ(3,4−ジアルキルピロール)、ポリ(2,2’−チエニルピロール)、ポリ(ジベンゾチオフェンスルフィド)、キナクリドンが挙げられる。また、この他、縮合多環芳香族化合物、ポルフィリン系誘導体、フェニルビニリデン系の共役系オリゴマーおよびチオフェン系の共役系オリゴマーから成る群から選択された化合物を用いてもよい。更に、有機半導体材料と絶縁性の高分子材料を混合して用いても構わない。   The channel layer 23 is provided in an island shape on the gate insulating layer 22, and has a channel region 24C at a position facing the gate electrode 21A between the source electrode 25A and the drain electrode 25B. The thickness of the channel layer 23 is, for example, 5 nm to 100 nm. The channel layer 23 is made of an organic semiconductor material such as a peri-Xanthenoxanthene (PXX) derivative. Examples of the organic semiconductor material include polythiophene, poly-3-hexylthiophene having a hexyl group introduced into polythiophene [P3HT], pentacene [2,3,6,7-dibenzoanthracene], polyanthracene, naphthacene, hexacene, heptacene, Dibenzopentacene, Tetrabenzopentacene, Chrysene, Perylene, Coronene, Terylene, Ovalene, Quotylene, Circumanthracene, Benzopyrene, Dibenzopyrene, Triphenylene, Polypyrrole, Polyaniline, Polyacetylene, Polydiacetylene, Polyphenylene, Polyfuran, Polyindole, Polyvinylcarbazole, Polyseleno Phen, polytellurophene, polyisothianaphthene, polycarbazole, polyphenylene sulfide, polyphenylene vinylene, poly Phenylene sulfide, polyvinylene sulfide, polythienylene vinylene, polynaphthalene, polypyrene, polyazulene, phthalocyanine represented by copper phthalocyanine, merocyanine, hemicyanine, polyethylenedioxythiophene, pyridazine, naphthalene tetracarboxylic acid diimide, poly (3,4 Ethylenedioxythiophene) / polystyrene sulfonic acid [PEDOT / PSS], 4,4′-biphenyldithiol (BPDT), 4,4′-diisocyanobiphenyl, 4,4′-diisocyano-p-terphenyl, 2, 5-bis (5′-thioacetyl-2′-thiophenyl) thiophene, 2,5-bis (5′-thioacetoxyl-2′-thiophenyl) thiophene, 4,4′-diisocyanophenyl, benzidine (biphenyl) 4,4′-diamine), TCNQ (tetracyanoquinodimethane), tetrathiafulvalene (TTF) -TCNQ complex, bisethylenetetrathiafulvalene (BEDTTTTF) -perchloric acid complex, BEDTTTF-iodine complex, TCNQ-iodine complex Charge transfer complexes represented by: biphenyl-4,4'-dicarboxylic acid, 24-di (4-thiophenylacetylinyl) -2-ethylbenzene, 24-di (4-isocyanophenylacetylinyl) -2 -Fullerene such as ethylbenzene, dendrimer, C60, C70, C76, C78, C84, 24-di (4-thiophenylethynyl) -2-ethylbenzene, 2,2 "-dihydroxy-1,1 ': 4', 1" -Terphenyl, 4,4'-biphenyldiethanal, 4,4'-biphenyldiol, 4, 4'-biphenyl diisocyanate, 24-diacetinylbenzene, diethylbiphenyl-4,4'-dicarboxylate, benzo [22-c; 3,4-c '; 5,6-c "] tris [22] dithiol -24,7-trithione, alpha-sexithiophene, tetrathiotetracene, tetraselenotetracene, tetratellurtetracene, poly (3-alkylthiophene), poly (3-thiophene-β-ethanesulfonic acid), poly (N- Examples include alkyl pyrrole) poly (3-alkyl pyrrole), poly (3,4-dialkyl pyrrole), poly (2,2′-thienyl pyrrole), poly (dibenzothiophene sulfide), and quinacridone. In addition, a compound selected from the group consisting of condensed polycyclic aromatic compounds, porphyrin derivatives, phenylvinylidene conjugated oligomers, and thiophene conjugated oligomers may be used. Further, an organic semiconductor material and an insulating polymer material may be mixed and used.

チャネル層23は、真空蒸着法を用いて形成してもよいが、例えば上記材料を、例えば有機溶媒に溶解してインク溶液とし、塗布・印刷プロセスを用いて形成することが好ましい。塗布・印刷プロセスは真空蒸着法よりもコストを削減できると共に、スループットの向上に効果的なためである。塗布・印刷プロセスの具体的な例としては、キャストコーティング、スピンコーティング、スプレイコーティング、インクジェット印刷、凸版印刷、フレキソ印刷、スクリーン印刷、グラビア印刷、グラビアオフセット印刷等の方法が挙げられる。   The channel layer 23 may be formed using a vacuum vapor deposition method. For example, the channel material 23 is preferably formed using an application / printing process, for example, by dissolving the above material in an organic solvent to form an ink solution. This is because the coating / printing process can reduce the cost as compared with the vacuum deposition method and is effective in improving the throughput. Specific examples of the coating / printing process include methods such as cast coating, spin coating, spray coating, ink jet printing, letterpress printing, flexographic printing, screen printing, gravure printing, and gravure offset printing.

層間絶縁層24,26は、層の異なる配線、例えば、チャネル層23とソース電極25Aおよびドレイン電極25Bとの間、あるいはソース電極25Aおよびドレイン電極25Bと配線27Aとの間等の配線間の短絡を防ぐためのものである。層間絶縁層24,26の材料としては絶縁性を有する材料、例えば上記ゲート絶縁層22において挙げた無機絶縁材料が挙げられる。但し、本実施の形態のように配線層を多層化する場合には、信号の遅延を回避するために、誘電率の低い絶縁材料を用いることが好ましい。具体的には、感光性の樹脂材料、例えば、ポリイミド系,ポリアクリレート系,エポキシ系,クレゾールノボラック系あるいはポリスチレン系,ポリアミド系,フッ素系等の有機材料を用いることが好ましい。   Interlayer insulating layers 24 and 26 are wirings of different layers, for example, a short circuit between wirings such as between channel layer 23 and source electrode 25A and drain electrode 25B, or between source electrode 25A and drain electrode 25B and wiring 27A. Is to prevent. Examples of the material for the interlayer insulating layers 24 and 26 include insulating materials, for example, the inorganic insulating materials described in the gate insulating layer 22. However, when the wiring layer is multi-layered as in this embodiment, it is preferable to use an insulating material having a low dielectric constant in order to avoid signal delay. Specifically, it is preferable to use a photosensitive resin material, for example, an organic material such as polyimide, polyacrylate, epoxy, cresol novolac, polystyrene, polyamide, or fluorine.

ソース電極25Aおよびドレイン電極25Bは、互いに離間してチャネル層23上に設けられ、チャネル層23と電気的に接続されている。ソース電極25Aおよびドレイン電極25Bを構成する材料としては、金属材料や半金属,無機半導体材料を用いる。具体的には、上記ゲート電極21Aにおいて列挙した導電膜材料の他、例えばアルミニウム(Al),金(Au),銀(Ag),酸化インジウムスズ(ITO)あるいは酸化モリブデン(MoO)あるいはこれら金属の合金等が挙げられる。ソース電極25Aおよびドレイン電極25Bはこれら金属単体または合金によって構成されており、単層あるいは2種以上を積層させて用いるようにしてもよい。積層構造として、例えばTi/Al/Ti,Mo/Al等の積層構造が挙げられる。また、配線27Aもソース電極25Aおよびドレイン電極25Bと同様の構成を用いることができる。   The source electrode 25 </ b> A and the drain electrode 25 </ b> B are provided on the channel layer 23 so as to be separated from each other and are electrically connected to the channel layer 23. As a material constituting the source electrode 25A and the drain electrode 25B, a metal material, a semimetal, or an inorganic semiconductor material is used. Specifically, in addition to the conductive film materials listed in the gate electrode 21A, for example, aluminum (Al), gold (Au), silver (Ag), indium tin oxide (ITO), molybdenum oxide (MoO), or these metals. An alloy etc. are mentioned. The source electrode 25A and the drain electrode 25B are composed of these single metals or alloys, and may be used as a single layer or a stack of two or more. Examples of the laminated structure include a laminated structure such as Ti / Al / Ti and Mo / Al. The wiring 27A can have the same structure as the source electrode 25A and the drain electrode 25B.

平坦化絶縁層28は、薄膜トランジスタ20Aが形成された基板11の表面を平坦化するためのものである。平坦化絶縁層13の構成材料としては、例えば、ポリイミド等の上記有機材料、あるいは酸化ケイ素(SiO2)等の無機材料が挙げられる。 The planarization insulating layer 28 is for planarizing the surface of the substrate 11 on which the thin film transistor 20A is formed. Examples of the constituent material of the planarization insulating layer 13 include the above organic materials such as polyimide, or inorganic materials such as silicon oxide (SiO 2 ).

以上、薄膜トランジスタ20Aの構成要素を挙げて半導体層20の構成を説明したが、薄膜トランジスタ20Aを構成する各種配線21A,25A,25B,27Aと同じ層に形成されている配線はその位置に関係なく同一材料および同一工程によって形成されている。   The configuration of the semiconductor layer 20 has been described above by citing the constituent elements of the thin film transistor 20A. However, the wirings formed in the same layer as the various wirings 21A, 25A, 25B, and 27A constituting the thin film transistor 20A are the same regardless of their positions. The material and the same process are used.

(表示層の構成)
表示層30は発光素子10を含み、半導体層20、具体的には平坦化絶縁層28上に設けられている。発光素子10は半導体層20側から陽極としての画素電極31、電極間絶縁膜32(隔壁)、発光層を含む有機層33、および陰極としての対向電極34がこの順に積層された発光素子である。対向電極34上には、封止層35を介して封止用基板36が貼り合わされている。薄膜トランジスタ20Aと発光素子10は、平坦化絶縁層28に設けられた接続孔28Aを介して画素電極31に電気的に接続されている。
(Display layer configuration)
The display layer 30 includes the light emitting element 10 and is provided on the semiconductor layer 20, specifically, the planarization insulating layer 28. The light-emitting element 10 is a light-emitting element in which a pixel electrode 31 as an anode, an interelectrode insulating film 32 (partition), an organic layer 33 including a light-emitting layer, and a counter electrode 34 as a cathode are stacked in this order from the semiconductor layer 20 side. . On the counter electrode 34, a sealing substrate 36 is bonded via a sealing layer 35. The thin film transistor 20A and the light emitting element 10 are electrically connected to the pixel electrode 31 through a connection hole 28A provided in the planarization insulating layer 28.

画素電極31は、反射層としての機能も兼ねており、できるだけ高い反射率を有するようにすることが発光効率を高める上で望ましい。特に、画素電極31が陽極として使われる場合には、画素電極31は正孔注入性の高い材料により構成されていることが望ましい。このような画素電極31としては、例えば、アルミニウム(Al),クロム(Cr),金(Au),白金(Pt),ニッケル(Ni),銅(Cu),タングステン(W)あるいは銀(Ag)等の金属元素の単体または合金が挙げられる。画素電極31の表面には、仕事関数の大きな透明電極を積層することが好ましい。本開示では、画素電極31が上記Al等の反射機能を有する材料によって形成された層(反射電極膜31A)とインジウムとスズの酸化物(ITO)等の透明導電材料によって形成された層(透明電極膜31B)との積層構造を有する場合を例に挙げて説明する。   The pixel electrode 31 also functions as a reflective layer, and it is desirable to increase the luminous efficiency to have as high a reflectance as possible. In particular, when the pixel electrode 31 is used as an anode, the pixel electrode 31 is preferably made of a material having a high hole injection property. Examples of the pixel electrode 31 include aluminum (Al), chromium (Cr), gold (Au), platinum (Pt), nickel (Ni), copper (Cu), tungsten (W), and silver (Ag). And a simple substance or an alloy of a metal element such as A transparent electrode having a large work function is preferably laminated on the surface of the pixel electrode 31. In the present disclosure, the pixel electrode 31 is a layer (reflection electrode film 31A) formed of a material having a reflection function such as Al and a layer (transparent) formed of a transparent conductive material such as an oxide of indium and tin (ITO). The case of having a laminated structure with the electrode film 31B) will be described as an example.

電極間絶縁膜32は、画素電極31と対向電極34との絶縁性を確保すると共に発光領域を所望の形状にするためのものであり、例えば感光性樹脂により構成されている。電極間絶縁膜32は画素電極31の周囲のみに設けられており、画素電極31のうち電極間絶縁膜32から露出した領域が発光領域となっている。なお、有機層33および対向電極34は電極間絶縁膜32の上にも設けられているが、発光が生じるのは発光領域だけである。   The interelectrode insulating film 32 is for ensuring the insulation between the pixel electrode 31 and the counter electrode 34 and for making the light emitting region have a desired shape, and is made of, for example, a photosensitive resin. The interelectrode insulating film 32 is provided only around the pixel electrode 31, and a region of the pixel electrode 31 exposed from the interelectrode insulating film 32 is a light emitting region. The organic layer 33 and the counter electrode 34 are also provided on the interelectrode insulating film 32, but light emission occurs only in the light emitting region.

有機層33は、例えば、画素電極31側から順に、正孔注入層,正孔輸送層,発光層,電子輸送層および電子注入層を積層した構成を有する。これらの層は必要に応じて設ければよい。有機層33を構成する層は、例えば発光素子10R,10G,10Bの発光色によってそれぞれ構成が異なっていてもよい。正孔注入層は、正孔注入効率を高めるためのものであると共に、リークを防止するためのバッファ層である。正孔輸送層は、発光層への正孔輸送効率を高めるためのものである。発光層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。電子輸送層は、発光層への電子輸送効率を高めるためのものである。電子注入層は、電子注入効率を高めるためのものである。   For example, the organic layer 33 has a configuration in which a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are stacked in this order from the pixel electrode 31 side. These layers may be provided as necessary. The layers constituting the organic layer 33 may have different configurations depending on the emission colors of the light emitting elements 10R, 10G, and 10B, for example. The hole injection layer is a buffer layer for improving hole injection efficiency and preventing leakage. The hole transport layer is for increasing the efficiency of transporting holes to the light emitting layer. In the light emitting layer, recombination of electrons and holes occurs when an electric field is applied to generate light. The electron transport layer is for increasing the efficiency of electron transport to the light emitting layer. The electron injection layer is for increasing electron injection efficiency.

対向電極34は、例えばアルミニウム(Al),マグネシウム(Mg),カルシウム(Ca)またはナトリウム(Na)の合金により構成されている。中でも、マグネシウムと銀との合金(Mg−Ag合金)は、薄膜での導電性と吸収の小ささとを兼ね備えているので好ましい。Mg−Ag合金におけるマグネシウムと銀との比率は特に限定されないが、膜厚比でMg:Ag=20:1〜1:1の範囲であることが望ましい。また、対向電極34の材料は、アルミニウム(Al)とリチウム(Li)との合金(Al−Li合金)でもよい。   The counter electrode 34 is made of, for example, an alloy of aluminum (Al), magnesium (Mg), calcium (Ca), or sodium (Na). Among them, an alloy of magnesium and silver (Mg—Ag alloy) is preferable because it has both conductivity in a thin film and small absorption. The ratio of magnesium and silver in the Mg—Ag alloy is not particularly limited, but it is desirable that the film thickness ratio is in the range of Mg: Ag = 20: 1 to 1: 1. The material of the counter electrode 34 may be an alloy of aluminum (Al) and lithium (Li) (Al—Li alloy).

封止層35は、例えば、窒化ケイ素(SiNx),酸化ケイ素(SiOx)または金属酸化物等からなる層と、熱硬化型樹脂または紫外線硬化型樹脂等からなる層との積層構造を有する。封止層35上には、例えば、遮光膜およびカラーフィルタが設けられた封止用基板36が貼り合わされている。 The sealing layer 35 has, for example, a laminated structure of a layer made of silicon nitride (SiN x ), silicon oxide (SiO x ), metal oxide, or the like and a layer made of a thermosetting resin, an ultraviolet curable resin, or the like. . On the sealing layer 35, for example, a sealing substrate 36 provided with a light shielding film and a color filter is bonded.

(1−2.製造方法)
半導体層20および表示層30は以下に説明する一般的な方法を用いて形成することができる。まず、基板11の全面に例えばスパッタリング法や真空蒸着法を用いて、ゲート電極21Aとなる金属膜を形成する。次いで、この金属膜を例えばフォトリソグラフィおよびエッチングを用いてパターニングすることにより、配線層21を形成する。続いて、基板11およびゲート電極21Aの全面に、ゲート絶縁層22およびチャネル層23を順に成膜する。具体的には、基板11上の全面にわたって、例えばスピンコート法により、上述したゲート絶縁膜材料、例えばPVP(Polyvinylpyrrolidone)溶液を塗布し、乾燥させる。これにより、ゲート絶縁層22が形成される。次いで、このゲート絶縁層22上に有機半導体材料、例えばPXX化合物溶液を塗布する。その後、塗布した有機半導体材料を加熱することにより、ゲート絶縁層22上にチャネル層23が形成される。
(1-2. Manufacturing method)
The semiconductor layer 20 and the display layer 30 can be formed using a general method described below. First, a metal film to be the gate electrode 21A is formed on the entire surface of the substrate 11 by using, for example, a sputtering method or a vacuum evaporation method. Next, the wiring layer 21 is formed by patterning this metal film using, for example, photolithography and etching. Subsequently, the gate insulating layer 22 and the channel layer 23 are sequentially formed on the entire surface of the substrate 11 and the gate electrode 21A. Specifically, the above-described gate insulating film material, for example, a PVP (Polyvinylpyrrolidone) solution is applied over the entire surface of the substrate 11 by, for example, spin coating, and dried. Thereby, the gate insulating layer 22 is formed. Next, an organic semiconductor material such as a PXX compound solution is applied on the gate insulating layer 22. Thereafter, the applied organic semiconductor material is heated to form the channel layer 23 on the gate insulating layer 22.

続いて、チャネル層23上に層間絶縁層24を形成したのち、チャネル層23,層間絶縁層24に金属膜を形成する。具体的には、例えばスパッタリング法を用いて、例えばMo/Al/Moの積層膜を成膜する。次に、例えばフォトリソグラフィ法を用いたエッチングによりソース電極25A,ドレイン電極25Bおよび配線25Cを含む配線層25を形成する。   Subsequently, after an interlayer insulating layer 24 is formed on the channel layer 23, a metal film is formed on the channel layer 23 and the interlayer insulating layer 24. Specifically, for example, a Mo / Al / Mo laminated film is formed by using, for example, a sputtering method. Next, the wiring layer 25 including the source electrode 25A, the drain electrode 25B, and the wiring 25C is formed by etching using, for example, a photolithography method.

次いで、層間絶縁層24および配線層25上に層間絶縁層26を形成したのち、配線層25および層間絶縁層26上に上記同様の方法を用いて配線27Aを含む配線層27を形成する。続いて、層間絶縁層26および配線層27上に、例えばポリイミド等の感光性樹脂を塗布し、露光および現像によって平坦化絶縁層28を所定の形状にパターニングすると共に、接続孔28Aを形成し、焼成する。次に、平坦化絶縁層28上に、例えばスパッタ法により、例えばAl/ITOからなる金属膜を形成したのち、例えば、ウェットエッチングにより所定の位置の金属膜を選択的に除去して発光素子10R,10G,10Bごとに分離した画素電極31を形成する。   Next, after the interlayer insulating layer 26 is formed on the interlayer insulating layer 24 and the wiring layer 25, the wiring layer 27 including the wiring 27A is formed on the wiring layer 25 and the interlayer insulating layer 26 using the same method as described above. Subsequently, a photosensitive resin such as polyimide is applied onto the interlayer insulating layer 26 and the wiring layer 27, the planarizing insulating layer 28 is patterned into a predetermined shape by exposure and development, and a connection hole 28A is formed, Bake. Next, after a metal film made of, for example, Al / ITO is formed on the planarization insulating layer 28 by, for example, sputtering, the metal film at a predetermined position is selectively removed by, for example, wet etching, and the light emitting element 10R. , 10G and 10B are formed separately.

次いで、発光層を含む有機層33および対向電極34を、例えば蒸着法を用いて成膜したのち、封止層35を介して封止用基板36を貼り合わせる。最後に、外部回路と接続するためのFPCを実装することにより、表示装置1が完成する。   Next, the organic layer 33 including the light emitting layer and the counter electrode 34 are formed using, for example, a vapor deposition method, and then a sealing substrate 36 is bonded through the sealing layer 35. Finally, the display device 1 is completed by mounting an FPC for connection to an external circuit.

図1に示したように1つの層に複数の配線が設けられた高密度化された配線層では、配線層の成膜工程の不良により、図4に示したように配線間(例えば、配線25C1,25C2の間)において短絡部X(短絡部25X)が生じることがある。このような場合には、配線25C1と配線25C2との間は電気的に短絡しているため、回路異常を引き起こす原因となる。このため、光学検査等により短絡部25Xを検出し、検出した短絡部25Xを切断・除去することで回路を正常状態に修復する必要がある。 As shown in FIG. 1, in a high-density wiring layer in which a plurality of wirings are provided in one layer, due to a defect in the wiring layer film forming process, between wirings (for example, wirings) 25C 1 and 25C 2 ), the short circuit part X (short circuit part 25X) may occur. In such a case, the wiring 25C 1 and the wiring 25C 2 are electrically short-circuited, causing a circuit abnormality. For this reason, it is necessary to detect the short circuit part 25X by optical inspection or the like, and to restore the circuit to a normal state by cutting and removing the detected short circuit part 25X.

短絡部Xは、前述したように、レーザ光を用いて切断・除去することができる。但し、短絡部Xを検出するためには薄膜トランジスタ20Aを含む回路が完成している方が好ましい。このため、半導体層内に形成される配線層が全て配設された状態(本実施の形態では、配線層27まで配設された状態)で短絡部Xの有無を検査し、配線層が絶縁層によって覆われた状態で短絡部Xをレーザ加工することが望ましい。そこで前述した特許文献2のように、配線層を有機絶縁層(有機樹脂)で覆い、この有機樹脂に対して透過性を有するレーザ光を用いて有機樹脂を破壊せずに下層の配線層のみを切断する方法が考えられるが、所望の絶縁性を得ることは難しかった。これは、切断箇所が有機絶縁層に覆われているため、レーザの照射によって溶解した金属が除去されないためと考えられる。   As described above, the short-circuit portion X can be cut and removed using laser light. However, in order to detect the short circuit portion X, it is preferable that the circuit including the thin film transistor 20A is completed. Therefore, the presence or absence of the short-circuit portion X is inspected in a state where all the wiring layers formed in the semiconductor layer are disposed (in the present embodiment, the state where the wiring layer 27 is disposed), and the wiring layer is insulated. It is desirable to laser-process the short circuit part X in the state covered with the layer. Therefore, as in Patent Document 2 described above, the wiring layer is covered with an organic insulating layer (organic resin), and only the lower wiring layer is destroyed without destroying the organic resin by using laser light that is transmissive to the organic resin. Although the method of cutting | disconnecting can be considered, it was difficult to obtain desired insulation. This is thought to be because the melted metal is not removed by laser irradiation because the cut portion is covered with the organic insulating layer.

一方、有機樹脂の吸収が大きい波長のレーザ光を用いて有機絶縁層ごと下層の配線層を切断した場合には、図7に示したように、一定の出力以上のレーザ光を用いることによって短絡部Xは切断される。しかしながら、その切断部では微小なリーク電流が発生し、薄い線欠陥等の表示不具合や、ひどい場合には耐圧不足等により駆動中に絶縁破壊が起こることが確認される。これは、レーザ照射時に有機絶縁層を構成する有機樹脂から生じる煤が切断部Aの底面および側面に付着することによって起こると考えられる。   On the other hand, when the lower wiring layer is cut together with the organic insulating layer using a laser beam having a wavelength that absorbs a large amount of organic resin, a short circuit is caused by using a laser beam having a certain output or more as shown in FIG. Part X is cut. However, it is confirmed that a minute leak current is generated at the cut portion, and that dielectric breakdown occurs during driving due to a display defect such as a thin line defect or, in a severe case, insufficient breakdown voltage. This is considered to occur when wrinkles generated from the organic resin constituting the organic insulating layer adhere to the bottom and side surfaces of the cut portion A during laser irradiation.

そこで、本実施の形態では、図6の流れ図に示したように、配線層と有機絶縁層との積層構造を形成(ステップS101)したのち、光学検査等を行って短絡部Xの有無を検査する。ここで配線層に短絡部Xが検出された場合には、まず、レーザ照射によって短絡部Xを有機絶縁層と共に切断(ステップS102−1)したのち、切断部Aの底面および側面を、例えば酸素プラズマに曝してハーフアッシングを行う(ステップS102−2)。ハーフアッシング条件としては、例えば、RFソース:1000W,RFバイアス:0W,圧力:1Pa,ガス:酸素400sccm,処理時間:300秒である。このハーフアッシング工程によって切断部Aの底面あるいは側面に付着した煤等のリーク源が除去され、高い絶縁性を有する切断部Aが得られる(ステップS102)。最後に、上記のように、層間絶縁層26上に配線層27を形成したのちに配設する平坦化絶縁層28によって、切断部Aを埋め込む(ステップS103)。なお、光学検査は配線層を形成した後に行ってもよい。   Therefore, in this embodiment, as shown in the flowchart of FIG. 6, after forming a laminated structure of a wiring layer and an organic insulating layer (step S101), an optical inspection or the like is performed to check for the presence of the short-circuit portion X. To do. Here, when the short-circuit portion X is detected in the wiring layer, first, the short-circuit portion X is cut together with the organic insulating layer by laser irradiation (step S102-1), and then the bottom and side surfaces of the cut portion A are, for example, oxygen Half ashing is performed by exposure to plasma (step S102-2). As the half ashing conditions, for example, RF source: 1000 W, RF bias: 0 W, pressure: 1 Pa, gas: oxygen 400 sccm, processing time: 300 seconds. By this half ashing process, leakage sources such as wrinkles attached to the bottom surface or side surface of the cut portion A are removed, and the cut portion A having high insulation is obtained (step S102). Finally, as described above, the cut portion A is embedded by the planarization insulating layer 28 disposed after the wiring layer 27 is formed on the interlayer insulating layer 26 (step S103). The optical inspection may be performed after the wiring layer is formed.

上記のように、レーザ照射後にハーフアッシングを行った(実施例)結果を図8に示す。レーザ照射のみによって切断部を形成した場合(比較例)と比べて、レーザ照射後にハーフアッシングを行うことによってリーク電流が低減されると共に、絶縁破壊の発生率が低減されることが確認された。   As described above, the results of half ashing after laser irradiation (Example) are shown in FIG. Compared with the case where the cut portion is formed only by laser irradiation (Comparative Example), it was confirmed that the half-ashing after laser irradiation reduces the leakage current and the dielectric breakdown rate.

上記切断部Aの形成工程で用いるレーザ光Lは、層間絶縁層を構成する有機材料に高い吸収を有する波長、例えば、10nm以上400nm以下のレーザ光Lを用いることが好ましい。また、レーザ光Lはパルス幅が100ns未満のパルスレーザ光を用いることが好ましい。その理由は、レーザ加工における熱影響の度合いがパルス幅の平方根に比例するため、パルス幅が長くなり過ぎるとレーザ光の照射領域S1の近傍において過度の溶融等の熱的な悪影響を起こすことにより短絡部Xの修復が行えないからである。レーザ光Lは、単一ショットで照射(ショット数:1パルス)してもよいし、または繰り返し周波数を1MHz未満として繰り返し照射(ショット数:複数パルス)するようにしてもよい。繰り返し周波数を1MHz未満とすることにより、パルス間の熱蓄積効果を避けることが可能となる。 As the laser beam L used in the step of forming the cut portion A, it is preferable to use a laser beam L having a high absorption in the organic material forming the interlayer insulating layer, for example, a laser beam L of 10 nm to 400 nm. The laser beam L is preferably a pulsed laser beam having a pulse width of less than 100 ns. The reason is that since the degree of thermal influence in laser processing is proportional to the square root of the pulse width, if the pulse width becomes too long, thermal adverse effects such as excessive melting occur in the vicinity of the laser light irradiation region S 1. This is because the short-circuit portion X cannot be repaired. The laser beam L may be irradiated in a single shot (shot number: 1 pulse), or may be repeatedly irradiated (shot number: multiple pulses) with a repetition frequency of less than 1 MHz. By setting the repetition frequency to less than 1 MHz, it is possible to avoid the heat accumulation effect between pulses.

レーザ光の照射領域S1の幅D1,D2は、例えば短絡部25Xの一部または全部に対してレーザ光Lが照射されるように調整する。その際、レーザ光の照射領域S1の幅D1(短絡部25Xの延長方向における長さD1)は、短絡部25Xの幅D25よりも短くすることが好ましい。但し、極端に幅D1を狭くすると、回折限界のため正しく集光されなくなるため、幅D1は用いているレーザ光Lの波長程度を下限とするのが好ましい。これはレーザ光の照射領域S1の幅D2(短絡部25Xの幅方向における長さD2)についても同じことが言える。また、レーザ光Lの照射領域S1の幅D2は、短絡部25Xの幅D25と同じ、または短絡部25Xの幅D25よりも大きくすることが好ましい。短絡部25Xの幅D25よりもレーザ光の照射領域S1の幅D2を狭くすると加工残りが生じてしまい短絡部25Xを修復できないからである。   The widths D1 and D2 of the laser light irradiation region S1 are adjusted so that, for example, a part or all of the short-circuit portion 25X is irradiated with the laser light L. At this time, the width D1 (the length D1 in the extending direction of the short circuit portion 25X) of the laser light irradiation region S1 is preferably shorter than the width D25 of the short circuit portion 25X. However, if the width D1 is extremely narrow, the light is not correctly collected due to the diffraction limit. Therefore, it is preferable that the width D1 has the lower limit of the wavelength of the laser beam L used. The same applies to the width D2 of the laser light irradiation region S1 (the length D2 in the width direction of the short-circuit portion 25X). In addition, the width D2 of the irradiation region S1 of the laser light L is preferably the same as the width D25 of the short circuit portion 25X or larger than the width D25 of the short circuit portion 25X. This is because if the width D2 of the laser light irradiation region S1 is narrower than the width D25 of the short-circuit portion 25X, an unprocessed residue is generated and the short-circuit portion 25X cannot be repaired.

なお、本実施の形態では切断部Aを直線状に形成したが、切断部Aの形状はこれに限らない。例えば、短絡部25Xをジグザグ状に切断してもよい。また、レーザ照射によって切断される配線層(例えば、配線層25)よりも下層の配線層(例えば、配線層21)は、それぞれ同じ材料を用いて形成されていてもよいし、互いに異なる材料を用いて形成されていてもよい。   In the present embodiment, the cutting part A is formed in a straight line, but the shape of the cutting part A is not limited to this. For example, the short circuit portion 25X may be cut in a zigzag shape. In addition, the wiring layer (for example, the wiring layer 21) below the wiring layer (for example, the wiring layer 25) cut by the laser irradiation may be formed using the same material, or different materials from each other. It may be formed using.

ハーフアッシングには、例えば酸素プラズマを用いることが好ましい。切断部Aに付着する煤(例えばアモルファスカーボン)を酸化して、例えば二酸化炭素(CO2)として効率よく除去することができるためである。また、酸素プラズマの他、フッ素プラズマあるいは塩素系のプラズマを用いても構わない。 For half ashing, for example, oxygen plasma is preferably used. This is because soot (for example, amorphous carbon) adhering to the cut portion A can be oxidized and efficiently removed, for example, as carbon dioxide (CO 2 ). In addition to oxygen plasma, fluorine plasma or chlorine-based plasma may be used.

図9は、配線25C1,25C2の短絡部25Xの切断・修復においてレーザ照射のみによって切断した場合(比較例)およびレーザ照射後にハーフアッシングを行った場合(実施例)におけるそれぞれの平均リーク電流を表したものである。図9からも、ハーフアッシングによって切断部Aの絶縁性が向上することがわかる。また、ハーフアッシング時間は、例えば配線層25が設けられた層間絶縁層26の表面が一定の範囲において削り取られるまで行うことが好ましい。また、図9では、ハーフアッシング時間ごとの樹脂(例えば、層間絶縁層26)の削れ量も示している。実施例ではハーフアッシング時間を60秒,120秒,180秒,240秒,300秒とし、それぞれ平均リーク電流を測定しており、ハーフアッシング時間の長さに比例して切断部A周辺の樹脂表面の削れ量は増加する。具体的には、それぞれ56nm,107nm,156nm,204nm,253nmとなる。樹脂の削れ量が多くなる、即ち図5における段差26Aの深さHが大きくなるごとに切断部Aにおける平均リーク電流が小さくなることがわかる。この結果から、ハーフアッシング時間は切断部Aに付着した煤を十分に除去できる時間以上行うことが好ましいことがわかる。なお、ハーフアッシング時間の上限は、配線層を覆う絶縁層(ここでは層間絶縁層26)が絶縁性能を維持できる膜厚あるいは表面性を保つことができる膜厚に留意して決定される。 FIG. 9 shows average leakage currents when cutting and repairing the short circuit portion 25X of the wirings 25C 1 and 25C 2 only by laser irradiation (comparative example) and when half ashing is performed after laser irradiation (example). It represents. FIG. 9 also shows that the insulation of the cut portion A is improved by half ashing. The half ashing time is preferably performed until, for example, the surface of the interlayer insulating layer 26 provided with the wiring layer 25 is scraped within a certain range. FIG. 9 also shows the amount of abrasion of the resin (for example, the interlayer insulating layer 26) every half ashing time. In the embodiment, the half ashing time is set to 60 seconds, 120 seconds, 180 seconds, 240 seconds, and 300 seconds, and the average leakage current is measured. The resin surface around the cut portion A is proportional to the length of the half ashing time. The amount of shaving increases. Specifically, they are 56 nm, 107 nm, 156 nm, 204 nm, and 253 nm, respectively. It can be seen that the average leakage current at the cut portion A decreases as the amount of resin shaving increases, that is, as the depth H of the step 26A in FIG. 5 increases. From this result, it can be seen that the half ashing time is preferably longer than the time that can sufficiently remove the wrinkles adhering to the cut portion A. Note that the upper limit of the half ashing time is determined in consideration of the film thickness at which the insulating layer covering the wiring layer (here, the interlayer insulating layer 26) can maintain the insulating performance or the surface property.

なお、本実施の形態では層間絶縁層24上に設けられたソース電極25Aおよびドレイン電極25Bと同層の配線25Cに生じた短絡部25Xの切断・修復を例に説明したが、短絡部25Xの発生場所は特に限定されない。例えば、ソース電極25Aあるいはドレイン電極25Bに短絡部25Xが生じた場合も同様に切断・修復が可能である。また、ゲート電極21Aの層や配線層27の層に短絡部21X,27Xが生じた場合についても同様に切断・修復することができる。更に、上記配線層21,25,27の他に、チャネル層23にも適用することができる。   In the present embodiment, the short-circuit portion 25X that has occurred in the wiring 25C in the same layer as the source electrode 25A and the drain electrode 25B provided on the interlayer insulating layer 24 has been described as an example. The occurrence location is not particularly limited. For example, when the short-circuit portion 25X occurs in the source electrode 25A or the drain electrode 25B, the cutting and repairing can be performed in the same manner. Further, when the short-circuit portions 21X and 27X are generated in the layer of the gate electrode 21A and the layer of the wiring layer 27, it can be similarly cut and repaired. Further, the present invention can be applied to the channel layer 23 in addition to the wiring layers 21, 25 and 27.

また、上述した短絡部の切断・修復方法を用いることによって、表示装置の製造歩留まりが向上するが、表示装置の配線レイアウトを工夫することによって、より製造歩留まりを向上させることができる。   Further, the manufacturing yield of the display device is improved by using the above-described method for cutting and repairing the short-circuit portion, but the manufacturing yield can be further improved by devising the wiring layout of the display device.

具体的には、上記短絡部25Xの切断・修復のように同層に配設された配線間における切断・修復ではプラズマ処理や切断レイアウトを工夫することによって高い絶縁性を得ることができるが、層間絶縁層を間に配線が積層された箇所を切断する場合には、層間リークが発生する虞がある。このため、同層に配設される配線(同層配線;例えばソース電極25A,ドレイン電極25Bおよび配線25C)は互いに平行なレイアウトすることが好ましい。また、異なる層に配設される配線(異層配線;例えば配線層21と配線層25、配線層25と配線層27)は互いに直交するようなレイアウト(例えば図10,図11)とすることが好ましい。   Specifically, high insulation can be obtained by devising plasma treatment and cutting layout in cutting and repairing between wirings arranged in the same layer as in the cutting and repairing of the short circuit part 25X. When a portion where wiring is stacked between interlayer insulating layers is cut, interlayer leakage may occur. For this reason, it is preferable that the wirings arranged in the same layer (same-layer wirings; for example, the source electrode 25A, the drain electrode 25B, and the wiring 25C) are laid out parallel to each other. Also, the wirings arranged in different layers (different layer wirings; for example, the wiring layer 21 and the wiring layer 25, and the wiring layer 25 and the wiring layer 27) are arranged so as to be orthogonal to each other (for example, FIGS. 10 and 11). Is preferred.

図10は、表示装置1における各トランジスタTr1,Tr2,信号線120A,走査線130Aおよび電源ライン(Vcc,GND)が配線層21,25およびチャネル層の3層によって構成された配線レイアウトの一例である。図11は表示装置1における各トランジスタTr1,Tr2,信号線120A,走査線130Aおよび電源ライン(Vcc,GND)が配線層21,25,27およびチャネル層23の4層によって構成された配線レイアウトの一例である。   FIG. 10 is an example of a wiring layout in which each transistor Tr1, Tr2, signal line 120A, scanning line 130A, and power supply line (Vcc, GND) in the display device 1 is constituted by three layers of wiring layers 21 and 25 and a channel layer. is there. FIG. 11 shows a wiring layout in which each transistor Tr1, Tr2, signal line 120A, scanning line 130A and power supply line (Vcc, GND) in the display device 1 is composed of four layers of wiring layers 21, 25, 27 and a channel layer 23. It is an example.

前述のように、線欠陥や輝点は表示装置の見栄えを大きく損なう重大な不良であり、例えば信号線120Aと電源ライン(GND)とが短絡した場合には線欠陥不良が発生する。この不良を救済するためには、例えば信号線120AとGNDとの短絡部Xを切断(切断箇所A)するか、短絡部X前後のGNDを切断(切断箇所B)して短絡部Xと共に信号線120Aの一部とし、対応する発光素子10Wを電気的にフローティングな状態として黒点化する方法が考えられる。これら切断箇所A,Bは、それぞれ図2,11におけるO−O線(切断箇所A)、P−P線,Q−Q線(切断箇所B)である。   As described above, line defects and bright spots are serious defects that greatly impair the appearance of the display device. For example, when the signal line 120A and the power supply line (GND) are short-circuited, a line defect defect occurs. In order to remedy this defect, for example, the short circuit portion X between the signal line 120A and GND is cut (cutting point A), or the GND before and after the short circuit portion X is cut (cutting point B) and a signal is output together with the short circuit portion X. A method can be considered in which a part of the line 120A is used, and the corresponding light-emitting element 10W is made into an electrically floating state to be blackened. These cutting points A and B are the OO line (cutting point A), PP line, and QQ line (cutting point B) in FIGS.

なお、黒点化する際には、GND等の共通電位線が接続されているコンタクトホールおよび陽極または陰極として画素駆動回路140と発光素子10Wとを接続するコンタクトホール(図12または図10,11中の■)を各接続先から切り離す必要がある。コンタクトホールを切り離す方法としては、図13A,図13Bに示したように、コンタクト領域にレーザ光を照射して開口Pを形成(図13A)したのち、この開口P内に有機樹脂等の絶縁材料を埋設(図13B)すればよい。図13Aようにレーザ光によって開口Pを形成する際にコンタクトホールの下層に配線層21,25,27やチャネル層23があると層間短絡が発生するため駆動側のコンタクトホールについては層間短絡が生じた配線を走査線120Aから切り離す。また、走査線120Aの切り離し部分と共通電位線のコンタクトホール下については層間短絡を回避するために配線層21,25,27またはチャネル層23の少なくとも一方が切断箇所に存在しないようなレイアウトとする。これにより、発光素子10Wは電気的にフローティング状態となって黒点化する。   When black spots are formed, a contact hole to which a common potential line such as GND is connected and a contact hole for connecting the pixel driving circuit 140 and the light emitting element 10W as an anode or a cathode (in FIG. 12, or FIGS. 10 and 11). ■) must be disconnected from each connection destination. As a method of separating the contact hole, as shown in FIGS. 13A and 13B, the contact region is irradiated with laser light to form an opening P (FIG. 13A), and then an insulating material such as an organic resin is formed in the opening P. May be embedded (FIG. 13B). When the opening P is formed by laser light as shown in FIG. 13A, if the wiring layers 21, 25, 27 and the channel layer 23 are present in the lower layer of the contact hole, an interlayer short circuit occurs. Separate the wiring from the scanning line 120A. Further, in order to avoid an interlayer short circuit, a layout in which at least one of the wiring layers 21, 25, 27 and the channel layer 23 does not exist at the cut portion is provided for the part separated from the scanning line 120 A and the contact hole of the common potential line. . As a result, the light emitting element 10W becomes electrically floating and becomes a black spot.

このように、同層配線は互いに平行に、異層配線は互いに直交するようにレイアウトすることによって、各層における配線に生じた短絡部Xの切断・修復可能な領域が広がる。また、共通電位線の下に配線層(配線層21や配線層25)およびチャネル層23の少なくとも一方が配設されないようにレイアウトすることによって、上記O−O線,P−P線,Q−Q線の他に、R−R線およびS−S線等を切断することが可能となる。即ち、表示領域110A(および周辺領域110B)のほぼ全域において各層の配線に生じた短絡部Xの切断・修復可能な領域が広がり、製造歩留まりをより向上させることができる。   In this way, by laying out the same-layer wirings in parallel with each other and the different-layer wirings in orthogonal to each other, a region where the short-circuit portion X generated in the wiring in each layer can be cut and repaired is expanded. In addition, the layout is made so that at least one of the wiring layer (wiring layer 21 and wiring layer 25) and the channel layer 23 is not disposed under the common potential line, so that the OO line, PP line, Q- In addition to the Q line, the RR line, the SS line, and the like can be cut. That is, an area in which the short-circuit portion X generated in the wiring of each layer can be cut and repaired is expanded in almost the entire display area 110A (and the peripheral area 110B), and the manufacturing yield can be further improved.

(1−3.作用・効果)
このように本実施の形態の表示装置1およびその製造方法では、例えば配線25Cおよび層間絶縁層26のように有機絶縁層が積層された配線層の所定の位置にレーザ光Lを照射したのち、レーザ光Lの照射領域S1を含む周辺領域をハーフアッシングする。即ち、例えば隣り合う2つの配線25C1,25C2に発生した短絡部25Xに、レーザ光Lの照射およびハーフアッシングを行うことにより、短絡部25Xが電気的に切断され、層間絶縁層26から配線25C1,25C2にかけて貫通する切断部Aが形成される。これにより、有機絶縁層によって覆われた配線層の任意の位置を電気的に切断することが可能となる。
(1-3. Action and effect)
As described above, in the display device 1 and the manufacturing method thereof according to the present embodiment, after irradiating the laser beam L to a predetermined position of the wiring layer in which the organic insulating layers are laminated, for example, the wiring 25C and the interlayer insulating layer 26, The peripheral region including the irradiation region S1 of the laser beam L is half-ashed. That is, for example, by performing laser beam L irradiation and half ashing on the short-circuited portion 25X generated in the two adjacent wirings 25C 1 and 25C 2 , the short-circuited portion 25X is electrically disconnected, and the wiring from the interlayer insulating layer 26 is performed. A cut portion A penetrating through 25C 1 and 25C 2 is formed. Thereby, it becomes possible to electrically cut an arbitrary position of the wiring layer covered with the organic insulating layer.

以上のように本実施の形態では、配線層の所定の位置にレーザ光Lを照射したのち、レーザ光Lの照射領域S1を含む周辺領域にハーフアッシングを施すようにしたので、有機絶縁層が積層された状態の配線層を電気的に切断することが可能となる。よって、表示品質および製造歩留まりを両立した表示装置1を提供することが可能となる。   As described above, in this embodiment, after the laser beam L is irradiated to a predetermined position of the wiring layer, the peripheral region including the irradiation region S1 of the laser beam L is subjected to half ashing. It becomes possible to electrically cut the laminated wiring layer. Therefore, it is possible to provide the display device 1 that achieves both display quality and manufacturing yield.

以下、上記実施の形態の変形例について説明する。なお、上記実施の形態と同一の構成要素については同一符号を付してその説明は省略する。   Hereinafter, modifications of the above embodiment will be described. In addition, the same code | symbol is attached | subjected about the component same as the said embodiment, and the description is abbreviate | omitted.

<2.変形例>
図14は、上記実施の形態の変形例に係る表示装置(表示装置1A)の断面構成を表したものである。図15は、本変形例における配線層の切断工程の流れを表したものである。本変形例では、表示装置1Aの配線層の所定の位置、例えば配線25C(配線25C1,25C2)の短絡部25Xを切断・修理する際のレーザ照射工程を2回(第1レーザ照射および第2レーザ照射)行う点が、上記実施の形態とは異なる。
<2. Modification>
FIG. 14 illustrates a cross-sectional configuration of a display device (display device 1A) according to a modification of the above embodiment. FIG. 15 shows the flow of the wiring layer cutting process in this modification. In the present modification, a laser irradiation process for cutting and repairing a predetermined position of the wiring layer of the display device 1A, for example, the short circuit portion 25X of the wiring 25C (wirings 25C 1 and 25C 2 ), is performed twice (first laser irradiation and The second laser irradiation is different from the above embodiment.

本変形例では、上記のように短絡部25Xにレーザ光L1およびレーザ光L2を連続して照射したのちハーフアッシングを行う。具体的には、図16Aに示したように短絡部25Xにレーザ光L1を照射(ステップS202−1)して切断部B1を形成したのち、レーザ光L1よりも照射幅を絞ったレーザ光L2を切断部B1の底面およびレーザ照射開始点Isおよび終点Ieに照射する(ステップS202−2)。こののち、切断部B1の底面および側面を、例えば酸素プラズマに曝してハーフアッシングを行う(ステップS202−3)ことにより高い絶縁性を有する切断部Bが形成される。   In this modification, half ashing is performed after the laser beam L1 and the laser beam L2 are continuously irradiated to the short-circuit portion 25X as described above. Specifically, as shown in FIG. 16A, after the laser beam L1 is irradiated to the short-circuit portion 25X (step S202-1) to form the cut portion B1, the laser beam L2 having a narrower irradiation width than the laser beam L1. Is irradiated to the bottom surface of the cutting part B1 and the laser irradiation start point Is and the end point Ie (step S202-2). Thereafter, the bottom and side surfaces of the cutting part B1 are exposed to oxygen plasma, for example, and half ashing is performed (step S202-3), whereby the cutting part B having high insulation is formed.

図17は、上記実施の形態における切断部A(実施例1)および上記2回のレーザ照射工程を行った本変形例における切断部B(実施例2)におけるハーフアッシング時間と平均リーク電流との関係を表した特性図である。図17からわかるように、本変形例における切断部Bは、ハーフアッシング時間を半分に短縮しても平均リーク電流が低減、即ち耐圧性能が確保されている。これは、1回目のレーザ照射によって切断部B1の底部に残存あるいはレーザ照射開始点Isおよび終点Ieに飛散した短絡部25Xを構成する金属粉が2回目のレーザ照射によって除去されたためと考えられる。なお、レーザ光L2の照射領域S2の幅D3は、照射領域S1の幅D1よりも短くすることが好ましい。   FIG. 17 shows the relationship between the half ashing time and the average leakage current in the cut portion A (Example 1) in the above embodiment and the cut portion B (Example 2) in the present modified example in which the two laser irradiation steps are performed. It is a characteristic view showing the relationship. As can be seen from FIG. 17, in the cutting part B in this modification, even if the half ashing time is shortened in half, the average leakage current is reduced, that is, the withstand voltage performance is ensured. This is presumably because the metal powder constituting the short-circuited portion 25X remaining at the bottom of the cut portion B1 or scattered at the laser irradiation start point Is and the end point Ie by the first laser irradiation was removed by the second laser irradiation. Note that the width D3 of the irradiation region S2 of the laser light L2 is preferably shorter than the width D1 of the irradiation region S1.

このように、表示装置1Aの配線層の所定の位置(例えば配線25Cの短絡部25X)にレーザ照射工程を2回(第1レーザ照射および第2レーザ照射)行うことにより、ハーフアッシング時間を短縮することが可能となる。また、配線層が配設された絶縁層(例えば層間絶縁層26)の削れ量を抑えることができる。これにより、絶縁層の材料の利用効率が向上すると共に、絶縁層の表面性が保たれた外観品位の良い表示装置を提供することが可能となる。   In this manner, the half ashing time is shortened by performing the laser irradiation process twice (first laser irradiation and second laser irradiation) on a predetermined position (for example, the short circuit portion 25X of the wiring 25C) of the wiring layer of the display device 1A. It becomes possible to do. Further, the amount of abrasion of the insulating layer (for example, the interlayer insulating layer 26) provided with the wiring layer can be suppressed. As a result, the utilization efficiency of the material of the insulating layer can be improved, and a display device with good appearance quality in which the surface property of the insulating layer is maintained can be provided.

<3.適用例>
上記実施の形態および変形例において説明した表示装置1、1Aは、例えば、下記電子機器として好適に用いることができる。
<3. Application example>
The display devices 1 and 1A described in the above embodiments and modifications can be suitably used as, for example, the following electronic devices.

(適用例1)
図18Aは、スマートフォンの外観を表側から、図18Bは裏側から表したものである。このスマートフォンは、例えば、表示部610(表示装置1)および非表示部(筐体)620と、操作部630とを備えている。操作部630は、図18Aに示したように非表示部620の前面に設けられていてもよいし、図18Bに示したように上面に設けられていてもよい。
(Application example 1)
FIG. 18A shows the appearance of the smartphone from the front side, and FIG. 18B shows the back side. This smartphone includes, for example, a display unit 610 (display device 1), a non-display unit (housing) 620, and an operation unit 630. The operation unit 630 may be provided on the front surface of the non-display unit 620 as shown in FIG. 18A, or may be provided on the upper surface as shown in FIG. 18B.

(適用例2)
図19は、適用例1に係るテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル210およびフィルターガラス220を含む映像表示画面部200を有しており、映像表示画面200が、上記表示装置に相当する。
(Application example 2)
FIG. 19 illustrates an appearance of a television device according to Application Example 1. This television device has, for example, a video display screen unit 200 including a front panel 210 and a filter glass 220, and the video display screen 200 corresponds to the display device.

(適用例3)
図20Aは、適用例2に係るデジタルカメラの外観を表側から、図20Bは裏側から表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部310、上記表示装置としての表示部320、メニュースイッチ330およびシャッターボタン340を有している。
(Application example 3)
20A shows the appearance of the digital camera according to Application Example 2 from the front side, and FIG. 20B shows the back side. This digital camera has, for example, a flash light emitting unit 310, a display unit 320 as the display device, a menu switch 330, and a shutter button 340.

(適用例4)
図21は、適用例3に係るノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体410,文字等の入力操作のためのキーボード420および上記表示装置としての表示部430を有している。
(Application example 4)
FIG. 21 illustrates an appearance of a notebook personal computer according to the third application example. The notebook personal computer includes, for example, a main body 410, a keyboard 420 for inputting characters and the like, and a display unit 430 as the display device.

(適用例6)
図22は、適用例4に係るビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部510,この本体部510の前方側面に設けられた被写体撮影用のレンズ520,撮影時のスタート/ストップスイッチ530および上記表示装置としての表示部540を有している。
(Application example 6)
FIG. 22 illustrates an appearance of a video camera according to Application Example 4. This video camera has, for example, a main body 510, a subject photographing lens 520 provided on the front side surface of the main body 510, a start / stop switch 530 during photographing, and a display 540 as the display device. Yes.

(適用例7)
図23Aは、適用例5に係る携帯電話機の閉じた状態における正面図、左側面図、右側面図、上面図および下面図を表したものである。図23Bは、携帯電話機の開いた状態における正面図および側面図を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。ディスプレイ740またはサブディスプレイ750が、上記表示装置に相当する。
(Application example 7)
FIG. 23A illustrates a front view, a left side view, a right side view, a top view, and a bottom view of the cellular phone according to Application Example 5 in a closed state. FIG. 23B shows a front view and a side view of the mobile phone in an opened state. For example, the mobile phone is obtained by connecting an upper housing 710 and a lower housing 720 with a connecting portion (hinge portion) 730, and includes a display 740, a sub-display 750, a picture light 760, and a camera 770. Yes. The display 740 or the sub display 750 corresponds to the display device.

以上、実施の形態、変形例および適用例を挙げて説明したが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。   The embodiments, modifications, and application examples have been described above, but the present disclosure is not limited to these embodiments and the like, and various modifications can be made. For example, the material and thickness of each layer described in the above embodiment and the like, or the film formation method and film formation conditions are not limited, and other materials and thicknesses may be used. It is good also as film | membrane conditions.

なお、本技術は以下のような構成をとることも可能である。
(1)隣り合う2つの第1配線上に有機材料からなる第1絶縁層を有すると共に、前記2つの第1配線間を前記第1絶縁層から前記第1配線まで積層方向に貫通した凹部を有する積層構造と、前記凹部内および前記積層構造上に設けられた第2絶縁層とを備えた表示装置。
(2)前記第1絶縁層と第2絶縁層との間に第2配線を有し、前記第1絶縁層は前記第2配線下とそれ以外の領域との間に段差を有する、前記(1)に記載の表示装置。
(3)前記第1配線は、ゲート電極、一対のソース・ドレイン電極および多層配線層を構成する複数の金属層のうちのいずれかである、前記(1)または(2)に記載の表示装置。
(4)前記多層配線層は有機材料からなる層間絶縁層を有し、前記複数の金属層はそれぞれ、前記層間絶縁層を間に直交するように配設されている、前記(3)に記載の表示装置。
(5)前記凹部は前記隣り合う2つの第1配線の短絡部に形成されている、前記(1)乃至(4)のいずれかに記載の表示装置。
(6)前記第2絶縁層は有機材料によって構成されている、前記(1)乃至(5)のいずれかに記載の表示装置。
(7)隣り合う2つの第1配線、および有機材料からなる第1絶縁層をこの順に有する積層構造を形成したのち、前記第1絶縁層側から前記2つの第1配線間の短絡部にレーザ光を照射し、前記第1絶縁層から前記第1配線まで積層方向に貫通する凹部を形成する工程と、前記レーザ光の照射面を含む周辺領域をハーフアッシングする工程と、前記ハーフアッシング工程ののち、前記凹部内および前記積層構造上に第2絶縁層を形成する工程とを含む表示装置の製造方法。
(8)前記凹部を形成したのち、前記凹部の底面、レーザ照射開始点および終点に前記レーザ光よりも照射幅を絞ったレーザ光を照射する、前記(7)に記載の表示装置。
(9)前記ハーフアッシング工程ではプラズマ処理を行う、前記(7)または(8)に記載の表示装置。
(10)前記プラズマ処理において酸素を用いる、前記(9)に記載の表示装置。
(11)前記レーザ光の波長は10nm以上400nm以下である、前記(7)乃至(10)のいずれかに記載の表示装置。
(12)表示装置を備え、前記表示装置は、隣り合う2つの第1配線上に有機材料からなる第1絶縁層を有すると共に、前記2つの第1配線間を前記第1絶縁層から前記第1配線まで積層方向に貫通した凹部を有する積層構造と、前記凹部内および前記積層構造上に設けられた第2絶縁層とを有する電子機器。
In addition, this technique can also take the following structures.
(1) Having a first insulating layer made of an organic material on two adjacent first wirings, and a recess penetrating in a stacking direction from the first insulating layer to the first wiring between the two first wirings. And a second insulating layer provided in the recess and on the stacked structure.
(2) A second wiring is provided between the first insulating layer and the second insulating layer, and the first insulating layer has a step between the second wiring and other regions. The display device according to 1).
(3) The display device according to (1) or (2), wherein the first wiring is any one of a gate electrode, a pair of source / drain electrodes, and a plurality of metal layers constituting a multilayer wiring layer. .
(4) The multilayer wiring layer includes an interlayer insulating layer made of an organic material, and the plurality of metal layers are respectively disposed so as to be orthogonal to the interlayer insulating layer. Display device.
(5) The display device according to any one of (1) to (4), wherein the concave portion is formed in a short-circuit portion between the two adjacent first wirings.
(6) The display device according to any one of (1) to (5), wherein the second insulating layer is made of an organic material.
(7) After forming a laminated structure having two adjacent first wirings and a first insulating layer made of an organic material in this order, a laser is provided from the first insulating layer side to the short-circuit portion between the two first wirings. Irradiating light, forming a recess penetrating in the stacking direction from the first insulating layer to the first wiring, half ashing a peripheral region including the laser light irradiation surface, and the half ashing step. And a step of forming a second insulating layer in the recess and on the laminated structure.
(8) The display device according to (7), wherein after forming the recess, the bottom surface of the recess, the laser irradiation start point, and the end point are irradiated with laser light having a narrower irradiation width than the laser light.
(9) The display device according to (7) or (8), wherein plasma processing is performed in the half ashing step.
(10) The display device according to (9), wherein oxygen is used in the plasma treatment.
(11) The display device according to any one of (7) to (10), wherein the laser beam has a wavelength of 10 nm to 400 nm.
(12) A display device is provided, and the display device includes a first insulating layer made of an organic material on two adjacent first wirings, and the first insulating layer is connected to the first insulating layer between the two first wirings. An electronic apparatus comprising: a laminated structure having a concave portion penetrating in the lamination direction up to one wiring; and a second insulating layer provided in the concave portion and on the laminated structure.

1,1A…表示装置、2…画素、10…発光素子、11…基板、20A…薄膜トランジスタ、21,25,27…配線層、21A…ゲート電極、22…ゲート絶縁膜、23…チャネル層、24,26…層間絶縁層、25A…ソース電極、25B…ドレイン電極層、25C,27A…配線、27…配線層、短絡部…X,25X、切断部…A,B。   DESCRIPTION OF SYMBOLS 1,1A ... Display apparatus, 2 ... Pixel, 10 ... Light emitting element, 11 ... Substrate, 20A ... Thin film transistor, 21, 25, 27 ... Wiring layer, 21A ... Gate electrode, 22 ... Gate insulating film, 23 ... Channel layer, 24 , 26 ... interlayer insulating layer, 25A ... source electrode, 25B ... drain electrode layer, 25C, 27A ... wiring, 27 ... wiring layer, short circuit part ... X, 25X, cutting part ... A, B.

Claims (12)

隣り合う2つの第1配線上に有機材料からなる第1絶縁層を有すると共に、前記2つの第1配線間を前記第1絶縁層から前記第1配線まで積層方向に貫通した凹部を有する積層構造と、
前記凹部内および前記積層構造上に設けられた第2絶縁層と
を備えた表示装置。
A laminated structure having a first insulating layer made of an organic material on two adjacent first wirings and having a recess penetrating in a laminating direction from the first insulating layer to the first wiring between the two first wirings. When,
And a second insulating layer provided in the recess and on the laminated structure.
前記第1絶縁層と第2絶縁層との間に第2配線を有し、前記第1絶縁層は前記第2配線下とそれ以外の領域との間に段差を有する、請求項1に記載の表示装置。   2. The device according to claim 1, wherein a second wiring is provided between the first insulating layer and the second insulating layer, and the first insulating layer has a step between the second wiring and other regions. Display device. 前記第1配線は、ゲート電極、一対のソース・ドレイン電極および多層配線層を構成する複数の金属層のうちのいずれかである、請求項1に記載の表示装置。   The display device according to claim 1, wherein the first wiring is any one of a gate electrode, a pair of source / drain electrodes, and a plurality of metal layers constituting a multilayer wiring layer. 前記多層配線層は有機材料からなる層間絶縁層を有し、前記複数の金属層はそれぞれ、前記層間絶縁層を間に直交するように配設されている、請求項3に記載の表示装置。   The display device according to claim 3, wherein the multilayer wiring layer has an interlayer insulating layer made of an organic material, and each of the plurality of metal layers is disposed so as to be orthogonal to the interlayer insulating layer. 前記凹部は前記隣り合う2つの第1配線の短絡部に形成されている、請求項1に記載の表示装置。   The display device according to claim 1, wherein the concave portion is formed in a short-circuit portion between the two adjacent first wirings. 前記第2絶縁層は有機材料によって構成されている、請求項1に記載の表示装置。   The display device according to claim 1, wherein the second insulating layer is made of an organic material. 隣り合う2つの第1配線、および有機材料からなる第1絶縁層をこの順に有する積層構造を形成したのち、前記第1絶縁層側から前記2つの第1配線間の短絡部にレーザ光を照射し、前記第1絶縁層から前記第1配線まで積層方向に貫通する凹部を形成する工程と、
前記レーザ光の照射面を含む周辺領域をハーフアッシングする工程と、
前記ハーフアッシング工程ののち、前記凹部内および前記積層構造上に第2絶縁層を形成する工程と
を含む表示装置の製造方法。
After forming a laminated structure having two adjacent first wirings and a first insulating layer made of an organic material in this order, the short-circuit portion between the two first wirings is irradiated with laser light from the first insulating layer side. Forming a recess penetrating in the stacking direction from the first insulating layer to the first wiring;
Half ashing a peripheral region including the laser light irradiation surface;
And a step of forming a second insulating layer in the recess and on the stacked structure after the half ashing step.
前記凹部を形成したのち、前記凹部の底面、レーザ照射開始点および終点に前記レーザ光よりも照射幅を絞ったレーザ光を照射する、請求項7に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 7, wherein after forming the concave portion, the bottom surface of the concave portion, the laser irradiation start point, and the end point are irradiated with laser light having a narrower irradiation width than the laser light. 前記ハーフアッシング工程ではプラズマ処理を行う、請求項7に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 7, wherein plasma processing is performed in the half ashing step. 前記プラズマ処理において酸素を用いる、請求項9に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 9, wherein oxygen is used in the plasma treatment. 前記レーザ光の波長は10nm以上400nm以下である、請求項7に記載の表示装置の製造方法。   The method for manufacturing a display device according to claim 7, wherein a wavelength of the laser light is 10 nm or more and 400 nm or less. 表示装置を備え、
前記表示装置は、
隣り合う2つの第1配線上に有機材料からなる第1絶縁層を有すると共に、前記2つの第1配線間を前記第1絶縁層から前記第1配線まで積層方向に貫通した凹部を有する積層構造と、
前記凹部内および前記積層構造上に設けられた第2絶縁層と
を有する電子機器。
A display device,
The display device
A laminated structure having a first insulating layer made of an organic material on two adjacent first wirings and having a recess penetrating in a laminating direction from the first insulating layer to the first wiring between the two first wirings. When,
An electronic device comprising: a second insulating layer provided in the recess and on the laminated structure.
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