JP2014195012A - 可変容量モジュール - Google Patents

Abstract

【課題】熱による素子破壊を回避する可変容量モジュールを提供する。
【解決手段】実装基板３０に実装され、制御電圧が印加されて容量値が変化する可変容量素子１０と、実装基板３０に実装された複数の抵抗素子Ｒ２１〜Ｒ２５を含み、複数の抵抗素子Ｒ２１〜Ｒ２５で分圧した制御電圧を可変容量素子１０に印加する制御電圧印加回路とを備える。可変容量素子１０は、端子１１〜１４を備え、端子１３は、制御電圧印加回路２０の各抵抗素子Ｒ２１〜Ｒ２５と接続している。端子１４は、可変容量モジュールが実装される主基板のグランドへ接続されている。可変容量モジュールは、端子１１〜１３に比べて、端子１４が、複数の抵抗素子Ｒ２１〜Ｒ２５の何れかに近くなるように、実装されている。
【選択図】図３

Description

本発明は、制御電圧が印加されることで容量値が変化する可変容量モジュールに関する。

通信機器、例えば携帯電話機などは小型化が進んでいることから、アンテナなどの各部品は小型化が要求されている。アンテナに関して、アンテナは、その大きさと帯域幅とに密接な関係があり、アンテナの小型化が進むに従って通信に必要な帯域幅を得ることが困難になってきている。そのため、共振周波数を最適値となるように調整することが必要になる。そこで、アンテナ回路にキャパシタを付加して、共振周波数を最適値となるように調整する方法が提案されている。特許文献１には、印加させる電圧の大きさによって容量値を変化させる可変容量モジュールが開示されている。

特表２００５−５０８０９６号公報

一般に、可変容量素子の容量値は、印加されるバイアス電圧によって制御され、この印加するバイアス電圧を生成するために、複数の分圧抵抗素子が用いられる。この可変容量素子と複数の分圧抵抗素子とを一体にした可変容量モジュールとした場合、分圧抵抗素子の発熱を効果的に放熱しないと、可変容量モジュールの各素子が熱により容量値が変化するため、設定していた共振周波数がずれてしまい通信ができなくなる問題がある。また、さらに熱が加わると素子そのものが破壊してしまうおそれがある。このような問題は、特許文献１では解決できない。

そこで、本発明の目的は、熱による共振周波数のずれ、および可変容量素子の破壊を回避する可変容量モジュールを提供することにある。

本発明は、基板と、前記基板に実装され、制御電圧が印加されて容量値が変化する可変容量素子と、前記基板に実装された複数の分圧抵抗素子を含み、前記複数の分圧抵抗素子で分圧した制御電圧を前記可変容量素子に印加する制御電圧印加回路と、を備え、前記可変容量素子は、信号入出力端子と、前記制御電圧印加回路から前記制御電圧を入力する制御端子と、グランド端子と、を有し、前記信号入出力端子および前記制御端子に比べて、前記グランド端子が、前記複数の分圧抵抗素子の何れかに近くなるように、実装されていることを特徴とする。

この構成では、分圧抵抗素子の発熱を、グランド端子からグランドパターンを通じてグランドへ放熱することができ、熱による可変容量素子の破壊を回避できる。

前記複数の分圧抵抗素子は、前記可変容量素子の前記グランド端子を基準として、その周囲に配置されている、構成が好ましい。

この構成では、複数の分圧抵抗素子それぞれの発熱を、グランド端子を通じてグランドへ放熱することができ、複数の分圧抵抗素子の発熱による共振周波数のずれ、および可変容量素子の破壊を回避できる。

前記可変容量素子は、一角部に前記グランド端子が設けられた、平面視で矩形状の面を有し、前記基板は、矩形状の実装面を有し、前記可変容量素子は、前記グランド端子が、前記実装面の中央部を向くように、前記実装面の一角部に実装され、前記複数の分圧抵抗素子は、前記実装面における前記可変容量素子の実装領域以外の領域に実装されている構成が好ましい。

この構成では、複数の分圧抵抗素子をグランド端子の近くに配置することができるため、分圧抵抗素子の発熱を、グランド端子からグランドパターンを通じてグランドへ放熱することができ、熱による共振周波数のずれ、および可変容量素子の破壊を回避できる。

本発明によれば、分圧抵抗素子の熱がグランドパターンを介してグランドへ放熱することで、熱による共振周波数のずれ、および可変容量素子の破壊を回避できる

実施形態に係る可変容量モジュールの回路図 実施形態に係る可変容量モジュールの構成を示す透視図 実装基板を構成する各層の平面図 可変容量モジュールの放熱について説明するための概略図 可変容量モジュールを備えた通信回路の回路図 図５に示したポートによる５ビットの値と抵抗分圧比との関係を示す図 別の例の可変容量モジュールが有する実装基板を構成する各層の平面図

本実施形態に係る可変容量モジュールは、例えば携帯電話機に搭載されるＮＦＣ（NearField Communication）のアンテナコイルに並列接続されてアンテナコイルとでＬＣ並列共振回路を構成する。そして、可変容量モジュールの容量値を可変させることで、ＬＣ並列共振回路の共振周波数を所定周波数に定めることを可能にする。

図１は可変容量モジュール１の回路図である。可変容量モジュール１は、制御電圧（バイアス電圧）に応じて容量値が定まる可変容量素子１０と、入力される電圧を分圧して可変容量素子１０へ印加する制御電圧を発生する制御電圧印加回路２０とを備えている。

可変容量素子１０は、ＲＦ信号が入出力されるポートＰ１１，Ｐ１２と、制御電圧が印加されるポート１３と、グランドに接続されるポートＰ１４とを有している。また、可変容量素子１０は、ポートＰ１１−Ｐ１２に接続された、容量素子Ｃ１〜Ｃ６および抵抗素子Ｒ１１〜Ｒ１９を有している。

容量素子Ｃ１〜Ｃ６は、対向する電極間に強誘電体膜が挟み込まれた強誘電体キャパシタである。強誘電体膜は印加される電界の強度に応じて分極量が変化して、見かけ上の誘電率が変化するので、制御電圧によって容量値を定められる。

抵抗素子Ｒ１１〜Ｒ１９の抵抗値は等しく、例えば５０ｋΩである。これらの抵抗素子Ｒ１１〜Ｒ１９は、容量素子Ｃ１〜Ｃ６に制御電圧を印加するとともに、ポートＰ１１−Ｐ１２間に印加されるＲＦ信号がポートＰ１３，Ｐ１４へ漏れるのを抑制している。

制御電圧印加回路２０はポートＰ２１〜２５を備えている。各ポートＰ２１〜２５は、制御素子（例えばＲＦＩＣ）のＩＯ端子と接続している。また、各ポートＰ２１〜２５は、抵抗素子Ｒ２１〜Ｒ２５を介して、可変容量素子１０のポート１３に接続されている。抵抗素子Ｒ２１〜Ｒ２５は、抵抗分圧回路として作用し、その分圧比と電源電圧とに応じた制御電圧を可変容量素子１０のポートＰ１３に印加する。可変容量素子１０のポートＰ１４はグランドに接続されているので、可変容量素子１０のポートＰ１３−Ｐ１４間に制御電圧が印加されることになる。

図２は本実施形態に係る可変容量モジュール１の構成を示す透視図である。可変容量モジュール１は、上述した各素子を上面に実装する実装基板３０と、実装基板３０の上面に形成され、実装された各素子を保護する絶縁性の封止樹脂４０とを備えている。

図３は、実装基板３０を構成する各層の平面図である。実装基板３０は、樹脂またはセラミックの積層基板である。実装基板３０は、平面視で矩形状であり、第１層３１、第２層３２、第３層３３および第４層３４を有している。なお、実装基板３０の層数は一例であり、層数および各層に形成された電極は、図３に限定されない。

実装基板３０の第１層３１には、一の辺（以下、第１辺という。）に沿って抵抗素子Ｒ２１，Ｒ２２，Ｒ２３が実装され、第１辺に直交する辺（以下、第２辺という。）に沿って、さらに抵抗素子Ｒ２４，Ｒ２５が実装されている。このとき、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３は、端子を結ぶ線（長手方向に沿った線）が、第２辺に平行となるよう実装されている。また。抵抗素子Ｒ２４，Ｒ２５は、端子を結ぶ線（長手方向に沿った線）が、第１辺に平行とるよう実装されている。

第１層３１における、第１辺と第２辺とで形成される角部の対角部には、抵抗素子Ｒ２１〜Ｒ２３と抵抗素子Ｒ２４，Ｒ２５とに囲まれるように、可変容量素子１０が実装されている。このとき、可変容量素子１０は、四つの端子１１〜１４を有している。端子１１はポートＰ１１に接続し、端子１２はポートＰ１２に接続し、端子１３はポートＰ１３に接続し、端子１４はポートＰ１４に接続している。そして、端子１４が他の端子１１〜１３よりも抵抗素子Ｒ２１〜Ｒ２５側となるように、実装されている。換言すれば、可変容量素子１０の端子１４を基準として、その周囲に抵抗素子Ｒ２１〜Ｒ２５が配置されている。

第２層３２および第３層３３には、導体パターンおよびビアが形成されている。また、第４層３４の下面には、端子電極３４１〜３４８が形成されている。端子電極３４１〜３４８は、可変容量モジュール１が主基板に実装された場合に、主基板の電極と接続する。端子電極３４１〜３４５は、図１のポートＰ２１〜Ｐ２５に相当し、各端子電極３４１〜３４５には、第２層３２および第３層３３の導体パターンおよびビアを通じて、抵抗素子Ｒ２１〜Ｒ２５の一端が接続されている。接続端子３４６は、図１のポートＰ１４に相当し、接続端子３４６には、第２層３２および第３層３３の導体パターンおよびビアを通じて、可変容量素子１０の端子１４が接続されている。この端子電極３４６は主基板のグランドに接続されている。端子電極３４７，３４８は、図１のポートＰ１１，Ｐ１２に相当し、端子電極３４７，３４８には、第２層３２および第３層３３の導体パターンおよびビアを通じて、可変容量素子１０の端子１１，Ｐ１２が接続されている。なお、可変容量素子１０の端子１３は、第１層３１に形成された電極３１Ａを通じて、抵抗素子Ｒ２１〜Ｒ２５の各端子と接続している。

可変容量素子１０および抵抗素子Ｒ２１〜Ｒ２５を、上述のように実装基板３０に実装することで、抵抗素子Ｒ２１〜Ｒ２５からの発熱を、グランドへ放熱することができる。図４は、可変容量モジュール１の放熱について説明するための概略図である。図４では、可変容量モジュール１が、グランドパターン５１が形成された主基板５０に半田３５，３６などにより実装された状態を示している。可変容量モジュール１の端子電極３４６は、グランドパターン５１と接続している。また、図４は抵抗素子Ｒ２５からの発熱を放熱する経路を図示している。

抵抗素子Ｒ２５は、グランドに接続されている可変容量素子１０の端子１４に近接配置されている。このため、可変容量モジュール１では、ポートＰ２５に制御電圧が印加されて発熱した抵抗素子Ｒ２５からの熱は、図中の矢印に示すように、端子１４から、各層の導体パターンおよびビア導体、ならびに端子電極３４６（または半田３５）を通じてグランドパターン５１へ伝導し、放熱される。他の抵抗素子Ｒ２１〜Ｒ２４についても、同様に、グランドパターン５１へ熱が伝導し、放熱される。これにより、抵抗素子Ｒ２５の発熱により、熱による共振周波数のずれ、素子の破壊といった問題を回避できる。

以上のように、抵抗素子Ｒ２１〜Ｒ２５からの発熱は、端子１４を通じてグランドへ伝導されるため、抵抗素子Ｒ２１〜Ｒ２５は端子１４に近接配置されることが好ましい。抵抗素子Ｒ２１〜Ｒ２５と端子１４との距離は特に限定されず、抵抗素子Ｒ２１〜Ｒ２５からの熱が、他の端子１１〜１３よりも端子１４へ伝導される熱量が（平均して）大きい位置であればよい。

以下に、本実施形態に係る可変容量モジュール１を備えた通信回路の例について説明する。図５は可変容量モジュール１を備えた通信回路の回路図である。

通信回路１０１は、ＲＦＩＣ１１１、アンテナコイル１１２、および可変容量モジュール１を備えている。ＲＦＩＣ１１１は複数のＩＯ端子を備えていて、ＩＯ端子それぞれには、可変容量モジュール１のポートＰ２１〜Ｐ２５が接続されている。ＲＦＩＣ１１１はＩＯ端子を選択的にハイレベル（電源電圧）またはローレベル（グランド電圧）に設定する。したがって、抵抗素子Ｒ２１〜Ｒ２５は、ＲＦＩＣ１１１の各ＩＯ端子のレベルに応じて抵抗分圧回路として作用し、その分圧比と電源電圧とに応じた制御電圧が可変容量素子１０のポートＰ１３に印加する。可変容量素子１０のポートＰ１４はグランドに接続されているので、可変容量素子１０のポートＰ１３−Ｐ１４間に前記制御電圧が印加されることになる。

図６は、図５に示したポートＰ２１〜Ｐ２５による５ビットの値と抵抗分圧比との関係を示す図である。図５に示した抵抗素子Ｒ２１〜Ｒ２５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗の比率で定められている。例えば、抵抗素子Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５の抵抗値が８０ｋΩ、４０ｋΩ、１０ｋΩ、２０ｋΩ、１６０ｋΩである場合、比率は８：４：１：２：１６である。

ポートＰ２１がハイレベルでポートＰ２２〜Ｐ２５がすべてローレベルであれば、抵抗素子Ｒ２１が抵抗分圧回路の上アームを構成し、抵抗素子Ｒ２２〜Ｒ２５の並列回路が下アームを構成する。また、ポートＰ２１，Ｐ２２がハイレベルでポートＰ２３，Ｐ２４，Ｐ２５がローレベルであれば、抵抗素子Ｒ２１，Ｒ２２の並列回路が抵抗分圧回路の上アームを構成し、抵抗素子Ｒ２３〜Ｒ２５の並列回路が下アームを構成する。そして、抵抗素子Ｒ２１〜Ｒ２５の抵抗値は、それらの抵抗値のうち最も低いものを基準として２の累乗の比率で定められているので、前記抵抗分圧比は、ポートＰ２１〜Ｐ２５のハイレベルおよびローレベルの組み合わせに応じて２の５乗（＝３２）通りの値をとり得る。

図７は、別の例の可変容量モジュールが有する実装基板を構成する各層の平面図である。この例では、抵抗素子Ｒ２１〜Ｒ２５の実装位置は図３と同様であるが、可変容量素子１０の端子１３，Ｐ１４の位置が、図３の位置と入れ替わっている。この場合、抵抗素子Ｒ２５のみが、グランドに接続される端子１４の近くに配置されていて、抵抗素子Ｒ２５の発熱をグランドへ放熱することができる。このように、可変容量モジュールは、複数の抵抗素子Ｒ２１〜Ｒ２５のうち少なくとも一つが、グランドに接続される可変容量素子１０の端子１４の近くに配置される構成であってもよい。なお、この場合、発熱が最も大きい抵抗素子を可変容量素子１０の端子１４の近くに実装することが好ましい。

１−可変容量モジュール
１０−可変容量素子
１１，１２−端子（信号入出力端子）
１３−端子（制御端子）
１４−端子（グランド端子）
２０−制御電圧印加回路
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６−容量素子
Ｒ１２〜Ｒ１９−抵抗素子
Ｒ２１〜Ｒ２５−抵抗素子（分圧抵抗素子）
Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４−ポート
Ｐ２１〜Ｐ２５−ポート

Claims (3)

1. 基板と、
   前記基板に実装され、制御電圧が印加されて容量値が変化する可変容量素子と、
   前記基板に実装された複数の分圧抵抗素子を含み、前記複数の分圧抵抗素子で分圧した制御電圧を前記可変容量素子に印加する制御電圧印加回路と、
   を備え、
   前記可変容量素子は、
   信号入出力端子と、
   前記制御電圧印加回路から前記制御電圧を入力する制御端子と、
   グランド端子と、
   を有し、
   前記信号入出力端子および前記制御端子に比べて、前記グランド端子が、前記複数の分圧抵抗素子の何れかに近くなるように、実装されている、
   可変容量モジュール。
2. 前記複数の分圧抵抗素子は、
   前記可変容量素子の前記グランド端子を基準として、その周囲に配置されている、
   請求項１に記載の可変容量モジュール。
3. 前記可変容量素子は、一角部に前記グランド端子が設けられた、平面視で矩形状の面を有し、
   前記基板は、矩形状の実装面を有し、
   前記可変容量素子は、前記グランド端子が、前記実装面の中央部を向くように、前記実装面の一角部に実装され、
   前記複数の分圧抵抗素子は、前記実装面における前記可変容量素子の実装領域以外の領域に実装されている、
   請求項１または２に記載の可変容量モジュール。