JP2014182831A - フィルタ・タップを廃棄するテクスチャ・アドレス・モード - Google Patents
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Abstract
【解決手段】一実施例では、テクスチャ領域外のタップは考慮に入れられない。更に、種々の実施例は、テクスチャ座標位置ti、及び重みwiの値についての柔軟性を提供する。タップ重みは、タップ位置の関数として、かつ、特に、タップがテクスチャ内にあるか否かの関数として修正することが可能である。
【選択図】図7
Description
C’=C/Hであり、ここで、
方法A
C’−一定のボーダー色(サンプラ・オブジェクトを初期化する場合に、アプリケーションによって選ばれる色)
方法B
C’=[0,0,0,0](4つの数はそれぞれ、赤、緑、青、及びアルファである)
方法C
tcをテクスチャ・フィルタ・フットプリント(すなわち、シェーダによって実際に供給された座標)の中心とする。その場合、tcの最も近くに位置する、([0,1]x[0,1]である)有効なテクスチャ領域内の点tvを計算する。
tv=[max(0.0,min(1.0x(tc))),max(0.0,min(1.0,y(tc)))]
最後に、従来技術のテクスチャ・アドレス機構を使用して色を計算する。
C’=F(tv)
Fのクランプ・テクスチャ・アドレス・モードをここで使用することが可能であるが、他のアドレス・モードを使用することが考えられる。テクスチャ・ボーダーが存在する場合、評価f(tv)においてもそれを尊重することが可能であり得る。よって、C’は、テクスチャ・フィルタ・フットプリントの中央に最も近いテクスチャにおける色であり得る。
Mip 0:(128+16)*(128+16)=20736
Mip 1:(64+16)*(64+16)=6400
Mip 2:(32+16)*(32+16)=2304
Mip 3:(16+16)*(16+16)=1024
Mip 4:(8+16)*(8+16)=576
Mip 5:(4+16)*(4+16)=400
Mip 6:(2+16)*(2+16)=324
Mip 7:(1+16)*(1+16)=289
合計:32053テクセルである。(一般的な)画素毎32ビットでは、これは125kBである。
ボーダーが全くない種々の実施例を使用すれば、
Mip 0:(128+0)*(128+0)=16384
Mip 1:(64+0)*(64+0)=4096
Mip 2:(32+0)*(32+0)=1024
Mip 3:(16+0)*(16+0)=256
Mip 4:(8+0)*(8+0)=64
Mip 5:(4+0)*(4+0)=16
Mip 6:(2+0)*(2+0)=4
Mip 7:(1+0)*(1+0)=1
合計:21845テクセル=85kBである。
全くのエッジでの適切な内挿のために単一のテクセル・ボーダーを加えた一実施例によれば、
Mip 0:(128+1)*(128+1)=16641
Mip 1:(64+1)*(64+1)=4225
Mip 2:(32+1)*(32+1)=1089
Mip 3:(16+1)*(16+1)=289
Mip 4:(8+1)*(8+1)=81
Mip 5:(4+1)*(4+1)=25
Mip 6:(2+1)*(2+1)=9
Mip 7:(1+1)*(1+1)=4
合計:22363テクセル=87kBである。
以下は、いくつかの実施例を使用するテクスチャ・サンプリング・システムの説明である。図4は、システムのブロック図を示す。
1. シェーダ・コア12上で実行するシェーダ・プログラム10は、サンプリングする対象のテクスチャ画像、使用する対象のサンプラ状態、及び、テクスチャをサンプリングしたい(u,v)テクスチャ座標(通常、0<=u<=1であり、かつ0<=v<=1であることは、テクスチャ画像を表す)を規定して、テクスチャ・サンプリングを要求する旨の命令14を出す。要求は、テクスチャ・サンプラ(TS)装置16に転送される。
2. テクスチャ・サンプラ(TS)は、理想的には、フィルタリングされた色を計算するよう積分される、テクスチャの領域を表す、テクスチャ座標の周りを中心とするフットプリントを計算する。
3. TSは、タップにおけるカラー値の加重和が、フットプリント全体の積分値を近似するような重み及び(u,v)位置をそれぞれが表す有限数のタップとしてフットプリントを近似する。使用される厳密な手法は、どのようにしてサンプラ状態が構成されるか(例えば、異方性フィルタリングがイネーブルされるか否か)に依存する。
4. 一部の実施例では、TSは、その位置に基づいてタップ重みを修正し得る演算を(どのようにしてサンプラ状態が構成されるかに応じて)適用する。例えば、(u,v)位置がテクスチャ画像外にある([0,1]x[0,1]領域外にある)タップは、その重みをゼロにセットし得る。
5. TSは、メモリ20においてタップ位置18を修正し得る演算を(どのようにしてサンプラ状態が構成されるかに応じて)適用する。例えば、(u,v)位置がテクスチャ画像外にあるタップは何れも、テクスチャ画像内の最も近い位置に移動させ得る。
U<0の場合、U’=0であり、
U>1の場合、U’=1であり、
0<=U<=1の場合、U’=Uであり、
Vについても同等である
として求めることが可能である。U座標及びV座標が、このクランプ挙動について構成された場合、新たな位置(U’,V’)は、(U,V)までの直線距離により、)テクスチャにおいて最も近い点となる。
6. TSは、タップ位置22それぞれにおいて、テクスチャ画像からカラー値をロードする。
グラフィック処理装置(GPU)によってアクセラレートされたPtex型のテクスチャリング・システムを実現するために種々の実施例を使用することが可能である。例えば、ウォルト・ディスニー・アニメーション・スタジオ(Walt Disney Animation Studios Ptex)があり。Ptexテクスチャリングは、インターネット上、Ptex.usにおいて説明している。他のバージョンは、NVIDIAから入手可能である。
1. 中央処理装置(CPU)上で実行されるアプリケーションは、モデルのテクスチャ及び幾何データをロードし、幾何学的形態における各プリミティブを別個のテクスチャに関連付け得る。そういうものとして、テクスチャ・サンプリングによって生成されるフィルタリングされた色が正しくない場合、テクスチャ間の境界に現れる「シーム」という潜在的な問題が存在し得る。
2. アプリケーションは、種々の実施例を使用するよう構成されたサンプラ状態をもたらす。
3. アプリケーションは、テクスチャ・サンプリング演算を含むシェーダ・プログラムを作成する。
4. アプリケーションは、テクスチャ、サンプラ状態、及びシェーダ・プログラムをGPUの現在の状態に結合し、幾何学的形態をレンダリングするようGPUに要求する。
5. GPUは、幾何学的形態におけるプリミティブをラスタ化し、フラグメントを生成する。MSAAが使用されていない場合、画像の中央をカバーする場合、プリミティブはフラグメントを生成するに過ぎない。特に、テクスチャT1及びT2それぞれに関連付けられた近接の2つのプリミティブP1及びP2が部分的に同じ画素をカバーする場合、画素の中央をカバーするプリミティブについて1つのフラグメントのみが生成される(これをF1と仮定する)。前述の画素の理想的なカラー値は、画素のどの程度がP1又はP2によってカバーされるかに応じてT1及びT2からの色の組合せとなる。
6. GPUは、フラグメント毎に一度、シェーダ・プログラムを実行する。
7. シェーダ・プログラムは、種々の実施例を使用して行われる1つ又は複数のテクスチャ・サンプリング演算を要求する。
8. シェーダは、テクスチャ・サンプリング要求にわたり、合計の重み、及びフィルタリングされた色の和を計算し、フィルタリングされた色の和を合計の重みの和で除算することにより、最終色を計算する。前述の最終色は、以下a及びbのため、小判形のフットプリントにわたる理想の積分の好適な近似である。
1. ホスト・コンピュータ上で実行されるアプリケーションは、モデルのテクスチャ及び幾何データをロードし、幾何学的形態における各プリミティブを別個のテクスチャに関連付け得る。そういうものとして、テクスチャ・サンプリングによって生成されるフィルタリングされた色が正しくない場合、テクスチャ間の境界に現れる「シーム」という潜在的な問題が存在する。
2. アプリケーションは、種々の実施例を使用するよう構成されたサンプラ状態をもたらす。
3. アプリケーションは、テクスチャ・サンプリング演算を含むシェーダ・プログラムを作成する。
4. アプリケーションは、テクスチャ、サンプラ状態、及びシェーダ・プログラムをGPUの現在の状態に結合し、幾何学的形態をレンダリングするようGPUに要求する。
5. GPUは、幾何学的形態におけるプリミティブをラスタ化し、カバレッジ・マスクを備えたフラグメントを生成する。特に、テクスチャT1及びT2それぞれに関連付けられた近傍の2つのプリミティブP1及びP2が同じ画素を部分的にカバーする場合、そのマスクにおいてイネーブルされるサンプルの部分集合がそれぞれ異なるフラグメントF1及びF2が生成される。
6. GPUは、フラグメント毎に一度、シェーダ・プログラムを実行する。
7. シェーダ・プログラムは、(テクスチャ・サンプリングについて上述したように)種々の実施例を使用して行われるテクスチャ・サンプリング演算を要求する。
8. シェーダ・プログラムは、フラグメント毎の色を計算するために、合計の重みで、フィルタリングされた色を除算する。前述の再正規化工程が、種々の実施例による、一部のフィルタ・タップの排除に相当する。場合によっては、テクスチャ・サンプラは、合計の重みで、フィルタリングされた色を分けることが可能である。
9. パイプラインのフラグメント・バックエンドは、そのマスク、及び計算されたカラー値とともにフラグメントを受け取り、対応する画素のサンプルに合成する。マスクがイネーブルされるサンプルのみが特定のフラグメントによって更新される。
10. 解決演算は、画素内のサンプル全てのカラー値を合成することにより、画素毎の最終カラー値を計算する。
以下に、MSAAとともに使用するテクスチャ・サンプリングが関係するプロセスの説明を記載する。図6は、マルチサンプリング・アンチエイリアシング(MSAA)に関して実施例を使用することが可能なシステム30を示す。
1. ホストCPU(図示せず)上で実行されるプログラムはサンプラ状態を初期化する。
2. ホスト上で実行されるプログラムは、テクスチャ・メモリ32にテクスチャをアップロードする。
3. ホスト上で実行されるプログラムはシェ―ダ・プログラムをコンパイルし、シェーダ・プログラムのバイトコードをプログラム・メモリ34にアップロードする。
4. ホストCPU上で実行されるプログラムはドロー・コールを起動させる。
5. GPUはドロー・コールを処理する。
6. 1つのプリミティブが一時点でラスタ化される。
7. ラスタ化器36は、画素内のどのサンプルがカバーされているかを示す、マスク及び画素の(x,y)位置を含むフラグメントを生成する。プリミティブが画素の少なくとも1つのサンプルをカバーする場合に、画素毎にフラグメントを生成する。マスクは、プリミティブによってサンプルがカバーされるかをはい又はいいえで示す。(マルチサンプリングでは、2つ以上のサンプルが画素毎に採られる。)フレーム・バッファの内容は、サンプル毎に記憶された1つの色を含む。フレーム・バッファは、クリアなカラーで起動する。ラスタ化器はサンプルそれぞれにおける重なりを検査する。その結果は、サンプルがカバーされているか、カバーされていないかの判定である。シェーダは、画素毎に1つの色を計算する。画素位置及びカバレッジ情報はフラグメントとして表される。フラグメントは、単一の三角形と関連付けられる。いくつかの三角形は、画素に重なると、それぞれ、1つのフラグメントを有する。シェーディングされた色は場合によっては、フラグメント・カラーとして表される。画素のシェーディングされた色は、画素内のカバーされたサンプルそれぞれにおけるフレーム・バッファに記憶される。カバーされていないサンプルはその旧い値を残す。ラスタ化器はサンプル毎の重なりを検査し、カバレッジを判定する。幾何学的形態全てがレンダリングされた後、マルチサンプリングされたフレーム・バッファは、表示することが可能な画素毎に1つのサンプルを有する単一のサンプリングされた表面に解決される。画素内のサンプル毎の色は、最終的な画素色を与えるよう、互いに平均化される。テント・フィルタやミッチェル・フィルタなどの他のフィルタリング方法も使用することが可能であるが、単純平均が、リアル・タイム・グラフィックスについて最も一般的な方法である。
8. シェーダ・コア38は、ラスタ化器によって生成されるフラグメント毎に一度、プログラム・メモリからのプログラムを実行する。
9. シェーダ・コア・プログラムはテクスチャ・サンプリングを要求する。テクスチャ・サンプリングは、テクスチャ・フィルタ・フットプリントの中心である、サンプリングする対象の座標を示す。
10. テクスチャ・サンプラ(TS)33は、近傍フラグメントにより、テクスチャ・フィルタ・フットプリントの中心間の距離を求めることにより、フットプリント・サイズ(例えば、小判形)を判定する。前述の距離は場合によっては、シェーダ・コア・プログラムにおいて計算することが可能である。
11. TSは、フェッチする対象のタップを計算する。
12. TSは各タップの重みを計算する。
13. TSは、タップ位置に基づいてタップ重みを修正する演算を適用する。
14. TSはタップ位置を修正する演算を適用する。タップがテクスチャ外にあるタップ位置を修正することが可能である。上述した、テクスチャ内へのタップの再配置を参照されたい。
15. TSは、テクスチャ・メモリから各タップにおける色をロードする。
16. TSは、その重みで各タップの色を乗算し、重み付けされた色を合計することにより、シェーダ・コア・プログラム用の単一のフィルタリングされたカラー値を生成する。
17. シェーダ・コア・プログラムは、特定のやり方で、フィルタリングされたカラー値を使用して、フラグメント・カラーを計算する。
18. カバーされたサンプルには、フラグメント・カラーが割り当てられる。
19. 三角形全てがラスタ化されると、画素の色は、画素内のサンプル全ての色を平均化するよう設定される。
仮想メモリ・システムのコンテキストでは、マッピングされていないメモリ・ペ―ジ内部のアドレスに変換されるタップは、前述のタップに対する重みをゼロに設定することによって排除し得る。場合によっては、これは、ページ障害に関連付けられる性能コストを避けることが可能である。
Claims (25)
- コンテンツを保護するためのプロセッサであって、
ディジタル・コンテンツを部分に解析し、各部分をメモリの対応するページに記憶させるためのコンテンツ記憶ロジックと、
前記メモリ内にデスティネーション・アドレスを有する書き込み命令を受け取り、
前記デスティネーション・アドレスが前記ディジタル・コンテンツの一部を記憶するメモリ記憶位置に関連付けられている場合に、前記メモリ記憶位置に関連付けられた前記ページを消去し、
前記デスティネーション・アドレスが前記ディジタル・コンテンツを何ら記憶していない別のメモリ記憶位置に関連付けられている場合に、前記書き込み命令の実行を可能にするための保護ロジックと
を備えるプロセッサ。 - 請求項1記載のプロセッサであって、暗号化されたディジタル・コンテンツを復号し、前記ディジタル・コンテンツを前記コンテンツ記憶ロジックに出力するための復号ロジックを更に備えるプロセッサ。
- 請求項1記載のプロセッサであって、各ページが同じページ・サイズを有するプロセッサ。
- 請求項1記載のプロセッサであって、1つ又は複数の記憶装置を更に備え、各記憶装置は、対応するページの最終の書き込まれたアドレスの表現を記憶するプロセッサ。
- 請求項4記載のプロセッサであって、前記最終の書き込まれたアドレスの前記表現が、前記対応するページの当初アドレスからのオフセットを含むプロセッサ。
- 請求項4又は5に記載のプロセッサであって、前記保護ロジックは、前記デスティネーション・アドレスの表現を、前記記憶装置のうちの1つに記憶された前記最終の書き込まれたアドレスの前記表現と比較して、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶しているか否かを判定するプロセッサ。
- 請求項4記載のプロセッサであって、前記デスティネーション・アドレスが前記ページのうちの1つにおける前記最終の書き込まれたアドレスよりも大きい場合、前記保護ロジックは、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツを何ら記憶していないプロセッサ。
- 請求項4記載のプロセッサであって、前記デスティネーション・アドレスが、特定のページの先頭と、前記ページのうちの1つにおける前記最終の書き込まれたアドレスとの間に存在する場合、前記保護ロジックは、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶しているプロセッサ。
- 請求項8記載のプロセッサであって、前記プロセッサは、前記最終の書き込まれたアドレスの前記表現をリセットするプロセッサ。
- システムであって、
データを処理する処理手段と、
前記処理手段に結合され、データを記憶するメモリ手段と、
前記メモリ手段に結合され、前記メモリ手段における複数のページにディジタル・コンテンツを書き込むメモリ・コントローラ手段であって、
前記ページのうちの1つにおけるメモリ記憶位置のデスティネーション・アドレスを有する書き込み命令の前記処理手段による受け取りに応じて、
前記メモリ記憶位置が前記ディジタル・コンテンツを何ら記憶していない場合に、前記書き込み命令を実行し、
前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶している場合に、前記ページを消去するメモリ・コントローラ手段と
を備えるシステム。 - 請求項10記載のシステムであって、前記メモリ・コントローラ手段は複数のレジスタを含み、各レジスタは、対応するページの最終の書き込まれたアドレスに対応する最終の書き込まれたオフセットを記憶するシステム。
- 請求項11記載のシステムであって、前記メモリ・コントローラ手段は更に、前記デスティネーション・アドレスに対応するデスティネーション・オフセットを、前記レジスタのうちの1つに記憶された前記オフセットと比較して、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶しているか否かを判定するシステム。
- 請求項12記載のシステムであって、前記デスティネーション・オフセットが特定のページの先頭と、前記最終の書き込まれたオフセットとの間に位置する場合、前記メモリ・コントローラ手段は更に、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶していると判定するシステム。
- 請求項11記載のシステムであって、前記メモリ記憶位置が前記ディジタル・コンテンツの一部を記憶している場合、前記メモリ・コントローラ手段は更に、前記最終の書き込まれたオフセットをリセットするシステム。
- 請求項12記載のシステムであって、前記デスティネーション・オフセットが前記最終の書き込まれたオフセットよりも大きい場合、前記メモリ・コントローラ手段は更に、前記デスティネーション・アドレスに関連付けられた前記メモリ記憶位置が前記ディジタル・コンテンツを何ら記憶していないと判定するシステム。
- 方法であって、
ディジタル・コンテンツを部分に解析する工程と、
各部分をメモリの対応するページに記憶する工程と、
書き込み命令のデスティネーション・アドレスを、前記ページの1つの最終の書き込まれたアドレスと比較して、対応するメモリ記憶位置が前記ディジタル・コンテンツの一部を記憶しているか否かを判定する工程と、
前記対応するメモリ記憶位置が前記ディジタル・コンテンツの一部を記憶している場合、前記ページのうちの少なくとも1つを消去する工程と、
前記対応するメモリ記憶位置が前記ディジタル・コンテンツを何ら記憶していない場合、前記書き込み命令を実行する工程と
を含む方法。 - 請求項12記載の方法であって、前記ディジタル・コンテンツを解析する工程に先行して前記ディジタル・コンテンツを復号する工程を更に備える方法。
- 請求項16記載の方法であって、前記比較する工程は、
最初のページが前記デスティネーション・アドレスを含んでいると判定する工程と、
前記デスティネーション・アドレスが前記最初のページの前記最初の書き込まれたアドレスと、前記最初のページの前記最終の書き込まれたアドレスとの間にある場合、前記対応するメモリ記憶位置が前記ディジタル・コンテンツを何ら記憶していない方法。 - 請求項16記載の方法であって、前記書き込み命令の実行に応じて、前記対応する最終の書き込まれたアドレスを更新する工程を更に含む方法。
- 処理手段上で実行されると、請求項16乃至19の何れか一項に記載の方法を行うよう前記処理手段を構成する1つ又は複数の命令を備えた少なくとも1つのマシン読み取り可能な媒体。
- プロセッサであって、
1つ又は複数のコアと、
第1の記憶装置に記憶され、メモリの最初のページの最終の書き込まれたメモリ記憶位置に関連付けられた最終の書き込まれたオフセットと、前記最初のページに対する書き込み命令に関連付けられた書き込みオフセットとの比較に応じて、前記メモリの前記最初のページへの書き込みアクセスをアンロックするか否かを判定するための保護ロジックと
を備えるプロセッサ。 - 請求項21記載のプロセッサであって、前記保護ロジックは、前記最初のページへの前記書き込みアクセスをアンロックし、前記書き込みオフセットが前記最終の書き込まれたオフセットを超える旨を示す前記比較に応じて、前記書き込み命令の実行を可能にするプロセッサ。
- 請求項22記載のプロセッサであって、前記保護ロジックは、前記書き込み命令の前記実行に応じて、前記第1の記憶装置における前記最終の書き込まれたオフセットを、前記書き込みオフセットで置き換えるための更新ロジックを更に備えるプロセッサ。
- 請求項21記載のプロセッサであって、前記保護ロジックは、前記書き込みオフセットが前記最終の書き込まれたオフセット以下である旨を示す前記比較に応じて前記最初のページを消去するプロセッサ。
- 請求項24記載のプロセッサであって、前記書き込みオフセットが前記最終の書き込まれたオフセット以下である旨を示す前記比較に応じて、前記第1の記憶装置における前記最終の書き込まれたオフセットをリセットするための更新ロジックを更に備えるプロセッサ。
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