JP2014171039A - 多相クロック発生回路及びそのクロック発生方法 - Google Patents
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Abstract
【課題】ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供すること。
【解決手段】一実施の形態によれば、多相クロック発生回路10は、位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路13−1と、位相補間回路13−1によって生成された位相補間クロックの周波数に基づいて設定されたゲインで位相補間クロックをドライブするブースト機能付きバッファ回路15−1と、を備える。
【選択図】図1
【解決手段】一実施の形態によれば、多相クロック発生回路10は、位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路13−1と、位相補間回路13−1によって生成された位相補間クロックの周波数に基づいて設定されたゲインで位相補間クロックをドライブするブースト機能付きバッファ回路15−1と、を備える。
【選択図】図1
Description
本発明は、多相クロック発生回路及びそのクロック発生方法に関する。
多相クロック発生回路は、位相の異なる複数のリファレンスクロックから任意の位相の複数のクロック(多相クロック)を生成する回路である。
関連する技術が特許文献1に開示されている。特許文献1に開示された多相クロック発生回路は、位相の異なる2つのリファレンスクロックの位相を補間するクロック、を生成する位相補間回路を複数備える。
ところで、近年では、トランジスタサイズ(W/L)の微細化に伴いチップ内のランダムばらつきの影響が無視できなくなっている。
しかしながら、関連する技術の多相クロック発生回路では、チップ内のランダムばらつきについて考慮されていないため、出力クロックの位相がばらついてしまう可能性がある。特に、関連する技術の多相クロック発生回路は、差動間の相対ばらつきが大きくなるCML(Current Mode Logic)構成のバッファ回路を備えているため、出力クロックの位相がばらつく可能性は高い。このように、関連する技術の多相クロック発生回路は、精度の高い多相クロックを生成することができないという問題があった。
本発明は、このような問題点を解決するためになされたものであり、ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供することを目的とする。
一実施の形態によれば、多相クロック発生回路は、位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路と、前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブするブースト機能付きバッファ回路と、を備える。
また、一実施の形態によれば、多相クロック発生回路のクロック発生方法は、位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成し、前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブする。
前記一実施の形態によれば、ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供することができる。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
<実施の形態1>
図1は、実施の形態1にかかる多相クロック発生回路10の構成例を示す図である。図1に示す多相クロック発生回路10は、位相選択回路12と、位相補間回路13−1,13−2と、ブースト機能付きバッファ回路15−1,15−2と、を備える。また、多相クロック発生回路10には、外部端子として、クロック入力端子IN0,IN0B,IN1,IN1Bと、クロック出力端子OUT0,OUT0B,OUT1,OUT1Bと、制御端子SEL1,SEL2と、が設けられている。
図1は、実施の形態1にかかる多相クロック発生回路10の構成例を示す図である。図1に示す多相クロック発生回路10は、位相選択回路12と、位相補間回路13−1,13−2と、ブースト機能付きバッファ回路15−1,15−2と、を備える。また、多相クロック発生回路10には、外部端子として、クロック入力端子IN0,IN0B,IN1,IN1Bと、クロック出力端子OUT0,OUT0B,OUT1,OUT1Bと、制御端子SEL1,SEL2と、が設けられている。
クロック入力端子IN0,IN0B,IN1,IN1Bには、それぞれ基準位相から0°、180°、90°、270°遅延したリファレンスクロック(以下、単に、0°、180°、90°、270°遅延したリファレンスクロックとも称す)が供給される。この4つのリファレンスクロックは、0°、180°、90°、270°のリファレンスクロックからなる0系入力と、同じく0°、180°、90°、270°のリファレンスクロックからなる1系入力と、に分岐され、位相選択回路12に入力される。
制御端子SEL1には、4ビットの位相選択信号SELCが供給される。また、制御端子SEL2には、16ビットのPI選択信号SELPが供給される。なお、PI選択信号SELPのフォーマットは、サーモメータコードである。
位相選択回路12は、位相選択信号SELCに基づいて0系入力及び1系入力のリファレンスクロック群の中から90°位相の異なる2つリファレンスクロックの組を2組選択し、それぞれ位相補間回路13−1,13−2に対して出力する。
各位相補間回路13−1,13−2は、90°位相の異なる2つのリファレンスクロックの位相を補間するクロック(位相補間クロック)を生成する。より具体的には、各位相補間回路13−1,13−2は、16ビットのPI選択信号SELPに基づき、2つのリファレンスクロックと同じ位相を含む16通り(16ステップ)の位相のうち何れかの位相のクロック(位相補間クロック)を生成する。なお、この場合の出力クロックの位相の解像度は5.625°(=90°/16)である。例えば、多相クロック発生回路10を備えたCDR回路(後述)に供給されるシリアルデータの伝送レートが16Gbpsの場合、1UIが62.5psとなり、90°では31.25psとなるため、1.953125ps(=31.25ps/16ステップ)のステップで、出力クロックのタイミング微調整が可能である。
(位相補間回路の詳細)
図2は、位相補間回路13−1を単体で示した図である。図3は、位相補間回路13−1の入出力信号の波形を示す図である。なお、位相補間回路13−1,13−2の回路構成は同じであるため、以下では代表して位相補間回路13−1についてのみ説明する。
図2は、位相補間回路13−1を単体で示した図である。図3は、位相補間回路13−1の入出力信号の波形を示す図である。なお、位相補間回路13−1,13−2の回路構成は同じであるため、以下では代表して位相補間回路13−1についてのみ説明する。
図2,図3に示すように、位相補間回路13−1の入力端子A(AB)及び入力端子B(BB)には、90°位相の異なる2つのリファレンスクロックがそれぞれ入力される。また、位相補間回路13−1の制御端子SELには、16ビットのPI選択信号SELPが入力される。また、位相補間回路13−1の出力端子O(OB)からは、PI選択信号SELPにより決定された位相のクロック(位相補間クロック)が出力される。なお、入力端子ABには入力端子Aに入力されるクロックの反転信号が入力される。入力端子BBには入力端子Bに入力されるクロックの反転信号が入力される。出力端子OBからは出力端子Oから出力されるクロックの反転信号が出力される。
図4は、位相補間回路13−1の具体的構成の一例を示す図である。図4に示す位相補間回路13−1は、抵抗素子R1,R2と、NチャネルMOSトランジスタ(以下、単にトランジスタと称す)M1〜M4と、電流源Ia,Ibと、を有する。電流源Iaは、16個の単位電流源からなる定電流源Uaと、これら16個の単位電流源のそれぞれのオンオフを制御する16個のスイッチ素子からなるスイッチ素子群SWaと、を有する。電流源Ibは、16個の単位電流源からなる定電流源Ubと、これら16個の単位電流源のそれぞれのオンオフを制御する16個のスイッチ素子からなるスイッチ素子群SWbと、を有する。
抵抗素子R1は、電源電圧VDDが供給される電源電圧端子(第1電源端子;以下、電源電圧端子VDDと称す)と出力端子OBとの間に設けられている。抵抗素子R2は、電源電圧端子VDDと出力端子Oとの間に設けられている。
トランジスタM1では、ソースがノードN1に接続され、ドレインが出力端子OBに接続され、ゲートが入力端子Aに接続されている。トランジスタM2では、ソースがノードN1に接続され、ドレインが出力端子Oに接続され、ゲートが入力端子ABに接続されている。トランジスタM3では、ソースがノードN2に接続され、ドレインが出力端子OBに接続され、ゲートが入力端子Bに接続されている。トランジスタM4では、ソースがノードN2に接続され、ドレインが出力端子Oに接続され、ゲートが入力端子BBに接続されている。
定電流源Ua及びスイッチ素子群SWaからなる電流源Iaは、ノードN1と接地電圧GNDが供給される接地電圧端子(第2電源端子;以下、接地電圧端子GNDと称す)との間に設けられている。定電流源Ub及びスイッチ素子群SWbからなる電流源Ibは、ノードN2と接地電圧端子GNDとの間に設けられている。
なお、本実施の形態では、定電流源Uaを構成する16個の単位電流源、定電流源Ubを構成する16個の単位電流源、スイッチ素子群SWaを構成する16個のスイッチ素子、スイッチ素子群SWbを構成する16個のスイッチ素子が、何れもNチャネルMOSトランジスタである場合を例に説明する。
定電流源Uaを構成する16個の単位電流源及び定電流源Ubを構成する16個の単位電流源のそれぞれのゲートには、バイアス電圧BIASが供給されている。スイッチ素子群SWaを構成する16個のスイッチ素子のそれぞれのゲートには、16ビットのPI選択信号SELPの各ビットを反転させた信号SAがそれぞれ1ビットずつ供給されている。スイッチ素子群SWbを構成する16個のスイッチ素子のそれぞれのゲートには、16ビットのPI選択信号SELPの各ビットを正転させた信号SBがそれぞれ1ビットずつ供給されている。
例えば、16ビットのPI選択信号SELPが"1111111100000000"を示す場合には、スイッチ素子群SWaを構成する16個のスイッチ素子のうち上位8ビットに対応する8個のスイッチ素子がオフし、下位8ビットに対応する8個のスイッチ素子がオンする。また、スイッチ素子群SWbを構成する16個のスイッチ素子のうち上位8ビットに対応する8個のスイッチ素子がオンし、下位8ビットに対応する8個のスイッチ素子がオフする。
つまり、図4に示す位相補間回路13−1では、電流源Ia側に流れる電流I1の振幅と、電流源Ib側に流れる電流I2の振幅とが、PI選択信号SELPにより制御される。このとき、電流I1,I2の和は一定に保たれる。また、出力端子Oから出力されるクロックの電位は、トランジスタM2,M4にそれぞれ流れる電流の和によって決定され、出力端子OBから出力されるクロックの電位は、トランジスタM1,M3にそれぞれ流れる電流の和によって決定される。したがって、入力端子A(AB)及び入力端子B(BB)に90°位相の異なる2つのリファレンスクロックがそれぞれ供給されると、PI選択信号SELPにより決定された位相のクロック(位相補間クロック)が出力端子O(OB)から出力されることとなる。
図1に戻り、ブースト機能付きバッファ回路15−1,15−2は、ブースト機能を有するCML構成のバッファ回路である。ブースト機能付きバッファ回路15−1,15−2は、入力クロック(位相補間クロック)の周波数に基づいて設定されたゲインで、当該入力クロックをドライブする。より具体的には、ブースト機能付きバッファ回路15−1,15−2は、入力クロックの周波数が所定周波数帯(所定周波数及びその周辺周波数)に含まれる場合には含まれない場合よりも大きなゲインで当該入力クロックをドライブする。それにより、ブースト機能付きバッファ回路15−1,15−2は、所定周波数帯でのランダムばらつき(特にバッファ回路の差動間の相対ばらつき)を抑制する。
(ブースト機能付きバッファ回路の詳細)
図5は、ブースト機能付きバッファ回路15−1の具体的構成の一例を示す図である。なお、ブースト機能付きバッファ回路15−1,15−2の回路構成は同じであるため、以下では代表してブースト機能付きバッファ回路15−1についてのみ説明する。
図5は、ブースト機能付きバッファ回路15−1の具体的構成の一例を示す図である。なお、ブースト機能付きバッファ回路15−1,15−2の回路構成は同じであるため、以下では代表してブースト機能付きバッファ回路15−1についてのみ説明する。
図5に示すブースト機能付きバッファ回路15−1は、抵抗素子R11,R12と、NチャネルMOSトランジスタ(以下、単にトランジスタと称す)M11〜M15と、容量素子C1と、を有する。
ブースト機能付きバッファ回路15−1の入力端子IN,INBには、位相補間回路13−1の出力端子O,OBから出力されたクロック(位相補間クロック;差動入力信号)がそれぞれ供給される。また、ブースト機能付きバッファ回路15−1の制御端子DCGAINには、ブースト機能のオンオフを制御するための制御信号(以下、制御信号DCGAINと称す)が供給される。また、ブースト機能付きバッファ回路15−1の出力端子OUT,OUTBからは、ブースト機能付きバッファ回路15−1によってドライブされたクロックが出力される。
抵抗素子(第1抵抗素子)R11は、電源電圧端子VDDと出力端子OUTBとの間に設けられている。抵抗素子(第2抵抗素子)R12は、電源電圧端子VDDと出力端子OUTとの間に設けられている。
トランジスタ(第1トランジスタ)M11では、ソースがノードN11に接続され、ドレインが出力端子OUTBに接続され、ゲートが入力端子INに接続されている。トランジスタ(第2トランジスタ)M12では、ソースがノードN12に接続され、ドレインが出力端子OUTに接続され、ゲートが入力端子INBに接続されている。
トランジスタ(第1定電流源)M13では、ソースが接地電圧端子GNDに接続され、ドレインがノードN11に接続され、ゲートにリファレンス電圧VREFが供給される。トランジスタ(第2定電流源)M14では、ソースが接地電圧端子GNDに接続され、ドレインがノードN12に接続され、ゲートにリファレンス電圧VREFが供給される。
トランジスタ(第3トランジスタ)M15は、ノードN11とノードN12との間に設けられ、制御信号DCGAINに基づいてオンオフを切り替える。容量素子C1は、ノードN11とノードN12との間に設けられている。
例えば、入力クロックの周波数が所定周波数帯に含まれる場合(制御信号DCGAINがHレベルの場合)、トランジスタM15はオンする。それにより、ブースト機能付きバッファ回路15−1のブースト機能がオンしてゲインは大きくなる。一方、入力クロックの周波数が所定周波数帯に含まれない場合(制御信号DCGAINがLレベルの場合)、トランジスタM15はオフする。それにより、ブースト機能付きバッファ回路15−1のブースト機能がオフしてゲインは小さくなる。
図6は、ブースト機能付きバッファ回路15−1の入力クロック周波数及びゲインの関係を示す図である。図6に示すように、入力クロックの周波数が所定周波数となった場合にゲインが高くなっているのがわかる。ブースト機能付きバッファ回路15−1は、この所定周波数(及びその周辺周波数)において、ランダムばらつき(特にバッファ回路の差動間の相対ばらつき)を抑制する。
例えば、ブースト機能付きバッファ回路15−1では、所定周波数として比較的高い周波数が設定される。ブースト機能付きバッファ回路15−1は、(ブーストする必要のある)高い周波数の入力クロックに対してブースト機能をオンにすることで、ランダムばらつきを抑制する。また、ブースト機能付きバッファ回路15−1は、(ブーストする必要のない)低い周波数の入力クロックに対してブースト機能をオフにすることで、低速度の動作速度を実現可能にしている。
このように、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつき(特にバッファ回路の差動間の相対ばらつき)を抑制することにより、出力クロックの位相のばらつきを低減することができる。つまり、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつきを抑制することにより、精度の高い多相クロックを生成することができる。このとき、ばらつき対策のためにトランジスタサイズ(W/L)を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
(多相クロック発生回路10の変形例)
図7は、図1に示す多相クロック発生回路10の変形例を多相クロック発生回路10aとして示す図である。図7に示す多相クロック発生回路10aは、位相選択回路12の前段に設けられたバッファ回路11−1〜11−4と、位相補間回路13−1,13−2とブースト機能付きバッファ回路15−1,15−2との間にそれぞれ設けられたバッファ回路14−1,14−2と、をさらに備える。
図7は、図1に示す多相クロック発生回路10の変形例を多相クロック発生回路10aとして示す図である。図7に示す多相クロック発生回路10aは、位相選択回路12の前段に設けられたバッファ回路11−1〜11−4と、位相補間回路13−1,13−2とブースト機能付きバッファ回路15−1,15−2との間にそれぞれ設けられたバッファ回路14−1,14−2と、をさらに備える。
バッファ回路11−1〜11−4は、CML構成のバッファ回路であって、位相選択回路12に入力されるリファレンスクロックを切り替えた際に生じるスイッチングノイズの伝搬を防止するための回路である。
具体的には、バッファ回路11−1〜11−4は、クロック入力端子IN0〜IN3に供給された4つのリファレンスクロックを、0°、90°、180°、270°のリファレンスクロックからなる0系入力と、同じく0°、90°、180°、270°のリファレンスクロックからなる1系入力と、に分岐し、位相選択回路12に出力する。
バッファ回路14−1,14−2は、バッファ回路11−1〜11−4と同様に、CML構成のバッファ回路であって、ノイズの伝搬を防止するための回路である。
具体的には、バッファ回路14−1,14−2は、それぞれ、位相補間回路13−1,13−2の出力をドライブしてブースト機能付きバッファ回路15−1,15−2に対して出力する。
なお、図7では、位相選択回路12とブースト機能付きバッファ回路15−1,15−1との間にそれぞれバッファ回路14−1,14−2が1段のみ設けられた場合を例に説明したが、これに限られない。位相選択回路12とブースト機能付きバッファ回路15−1,15−1との間には、複数段のバッファ回路が設けられてもよい。バッファ回路の段数が多いほどランダムばらつきは大きくなる傾向にあるため、ブースト機能付きバッファ回路15−1,15−2は特に有効である。
(多相クロック発生回路のシミュレーション結果)
続いて、図8〜図12を参照して、本実施の形態にかかる多相クロック発生回路のシミュレーション結果を説明する。
続いて、図8〜図12を参照して、本実施の形態にかかる多相クロック発生回路のシミュレーション結果を説明する。
図8は、シミュレーション時に用いられた多相クロック発生回路10bの構成を示す図である。図8に示す多相クロック発生回路10bは、図1に示す多相クロック発生回路10と比較して、バッファ回路11−1〜11−4,16−1,16−2,17−1,17−2,18−1,1−2,19−1,19−2をさらに備える。なお、多相クロック発生回路10bは、CDR回路(後述)に供給されるシリアルデータの伝送レートが16Gbpsである場合を想定して最適化されている。
バッファ回路16−1,16−2は、位相補間回路13−1,13−2とブースト機能付きバッファ回路15−1,15−2との間にそれぞれ設けられている。バッファ回路17−1,17−2は、バッファ回路16−1,16−2の後段にそれぞれ設けられている。なお、バッファ回路16−1,16−2及びバッファ回路17−1,17−2は、何れもバッファ回路14−1,14−2に対応する。
バッファ回路11−1〜11−4は、位相選択回路12の前段に設けられている(詳細は図7の場合と同様であるため省略する)。バッファ回路18−1,18−2は、入力端子IN0,IN1の後段にそれぞれ設けられている。バッファ回路19−1,19−2は、バッファ回路18−1,18−2の後段にそれぞれ設けられている。
図8において、X1〜X6は、シミュレーション時における計測位置を示す。計測位置X1〜X6では、バッファ回路18−1(18−2)、バッファ回路19−1(19−2)、バッファ回路11−1(11−2〜11−4)、位相補間回路13−1(13−2)、バッファ回路16−1(16−2)、バッファ回路17−1(17−2)のそれぞれの出力のばらつき(σ)が計測される。
図9は、多相クロック発生回路10bの各計測位置で計測されたばらつきのモンテカルロシミュレーション結果を示す図である。図9の例では、モンテカルロシミュレーションを500回実施した結果を近似したものが示されている。また、図9の例では、横軸が計測位置を示し、縦軸がばらつき量(σ)[ps]を示す。
図9に示すように、ブースト機能がオフの場合、多相クロック発生回路10bの出力クロックのばらつき(計測位置X6での計測結果のばらつき)は大きい。一方、ブースト機能がオンの場合、多相クロック発生回路10bの出力クロックのばらつきは小さい。より詳細には、ブースト機能がオンの場合、オフの場合と比較して、多相クロック発生回路10bの出力クロックのばらつきが1σにおいて1/3程度にまで低減している。
そのほか、図10は、PI選択信号SELPによって決定される16通りの出力クロック(TAP)のそれぞれの位相ばらつきを示す図である。なお、図10の例では、伝送レートが16Gbps、設計値(所定周波数に対応する周期)が31.25ps(理想値)である。
図11は、PI選択信号SELPによって決定される16通りの出力クロック(TAP)のそれぞれのリニアリティを示す図である。なお、図11の例では、伝送レートが16Gbps、設計値が1.953ps〜31.25psである。
図12は、PI選択信号SELPによって決定される16通りの出力クロック(TAP)のそれぞれの遅延(Δt)を示す図である。なお、図12の例では、伝送レートが16Gbps、設計値が1.953ps(理想値)である。
図10〜図12からも、ブースト機能がオンの場合、ブースト機能がオフの場合と比較して、出力クロックのばらつきが低減しているのがわかる。
(多相クロック発生回路10が適用されたCDR回路の構成例)
図13は、図1に示す多相クロック発生回路10が適用されたCDR(Clock Data Recovery)回路1の構成例を示す図である。CDR回路1は、送信回路から伝送されたシリアルデータ(データとクロックの重畳信号)を受信回路にてデータとクロックに分離する回路である。
図13は、図1に示す多相クロック発生回路10が適用されたCDR(Clock Data Recovery)回路1の構成例を示す図である。CDR回路1は、送信回路から伝送されたシリアルデータ(データとクロックの重畳信号)を受信回路にてデータとクロックに分離する回路である。
より具体的には、図13に示すCDR回路1は、多相クロック発生回路10と、サンプラー20と、CDR制御回路30と、を備える。
サンプラー20は、多相クロック発生回路10によって生成されたリカバリクロックに同期してシリアルデータをサンプリングし、エッジサンプルとデータサンプルとを出力する。CDR制御回路30は、エッジサンプル及びデータサンプルに基づきシリアルデータをサンプリングするための最適なクロックの位相を決定し、この決定した位相に一致するリカバリクロックが多相クロック発生回路10から出力されるように、位相選択信号SELC及びPI選択信号SELPを出力する。多相クロック発生回路10は、上記した4つのリファレンスクロックの中から90°位相の異なる2つのリファレンスクロックを2組、位相選択信号SELCに基づいて選択する。さらに、多相クロック発生回路10は、選択された2組のリファレンスクロックのそれぞれの位相を補間する2組のクロック(反転信号を含めて4相のクロック)を生成し、リカバリクロックとして出力する。その後、このリカバリクロックに基づきサンプラー20から出力されたデータサンプルは、リカバリーデータとして用いられる。
上記したように、多相クロック発生回路10は、所定周波数帯でのランダムばらつきを抑制することにより、リカバリクロックの位相のばらつきを低減することができる。したがって、多相クロック発生回路10が適用されたCDR回路1は、サンプリング精度を向上させることができる(即ち、精度良くデータ及びクロックを再生することが可能である。このとき、ばらつき対策のためにトランジスタサイズ(W/L)を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
以上のように、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつき(特にバッファ回路の差動間の相対ばらつき)を抑制することにより、出力クロックの位相のばらつきを低減することができる。つまり、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつきを抑制することにより、精度の高い多相クロックを生成することができる。このとき、ばらつき対策のためにトランジスタサイズ(W/L)を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
上記実施の形態では、多相クロック発生回路10が4相のクロックを生成する場合を例に説明したが、これに限られない。多相クロック発生回路10は、2相、8相及び16相等の多相のクロックを生成する構成に適宜変更可能である。
図14は、8相のクロックを生成する多相クロック発生回路10cの構成例を示す図である。図14に示すように、8相のクロックを生成する多相クロック発生回路10cは、図1に示す多相クロック発生回路10を2つ備えることにより実現可能である。
図15は、2相のクロックを生成する多相クロック発生回路10dの構成例を示す図である。図15に示すように、2相のクロックを生成する多相クロック発生回路10dは、図1に示す多相クロック発生回路10に設けられた複数の構成要素のうち位相選択回路12、位相補間回路13−1及びブースト機能付きバッファ回路15−1を備えることにより実現可能である。
また、上記実際の形態では、多相クロック発生回路10が、位相の異なる複数のリファレンスクロックの中から位相補間対象のリファレンスクロックの組を選択する位相選択回路12を備えた場合を例に説明したが、これに限られない。図16に示すように、多相クロック発生回路10は、位相選択回路12を備えない構成にも適宜変更可能である。なお、図16に示す多相クロック発生回路10dには、CML構成のバッファ回路等が適宜追加されてもよい。
さらに、上記実施の形態では、ブースト機能付きバッファ回路15−1,15−2のゲインが、一つの所定周波数帯でのみ高くなりそれ以外では低くなる場合を例に説明したが、これに限られない。ブースト機能付きバッファ回路15−1,15−2のゲインは、複数の周波数帯域でそれぞれ個別に設定できてもよい。この場合、ブースト機能付きバッファ回路15−1,15−2は、例えば、入力クロックの周波数(動作周波数)に応じてノードN11,N12間の容量値を切り替え可能に構成される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 CDR回路
10,10a,10b,10c,10d,10e 多相クロック発生回路
11−1〜11−4 バッファ回路
12 位相選択回路
13−1,13−2 位相補間回路
14−1,14−2 バッファ回路
15−1,15−2 ブースト機能付きバッファ回路
16−1,16−2 バッファ回路
17−1,17−2 バッファ回路
18−1,18−2 バッファ回路
19−1,19−2 バッファ回路
20 サンプラー
30 CDR制御回路
C1 容量素子
Ia,Ib 電流源
M1〜M4 トランジスタ
M11〜M15 トランジスタ
R1,R2 抵抗素子
R11,R12 抵抗素子
SWa,SWb スイッチ素子群
Ua,Ub 定電流源
10,10a,10b,10c,10d,10e 多相クロック発生回路
11−1〜11−4 バッファ回路
12 位相選択回路
13−1,13−2 位相補間回路
14−1,14−2 バッファ回路
15−1,15−2 ブースト機能付きバッファ回路
16−1,16−2 バッファ回路
17−1,17−2 バッファ回路
18−1,18−2 バッファ回路
19−1,19−2 バッファ回路
20 サンプラー
30 CDR制御回路
C1 容量素子
Ia,Ib 電流源
M1〜M4 トランジスタ
M11〜M15 トランジスタ
R1,R2 抵抗素子
R11,R12 抵抗素子
SWa,SWb スイッチ素子群
Ua,Ub 定電流源
Claims (9)
- 位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路と、
前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブするブースト機能付きバッファ回路と、を備えた多相クロック発生回路。 - 前記ブースト機能付きバッファ回路は、前記位相補間クロックの周波数が所定周波数帯に含まれるか否かに基づいて前記ゲインを設定する、請求項1に記載の多相クロック発生回路。
- 前記ブースト機能付きバッファ回路は、前記位相補間クロックの周波数が所定周波数帯に含まれる場合には含まれない場合よりも大きなゲインで当該位相補間クロックをドライブする、請求項1又は2に記載の多相クロック発生回路。
- 前記ブースト機能付きバッファ回路は、
前記位相補間クロックを構成する差動入力信号の一方がゲートに供給される第1トランジスタと、
前記差動入力信号の他方がゲートに供給される第2トランジスタと、
前記第1及び前記第2トランジスタのそれぞれのドレインと第1電源端子との間にそれぞれ設けられた第1及び第2抵抗素子と、
前記第1及び前記第2トランジスタのそれぞれのソースと第2電源端子との間にそれぞれ設けられた第1及び第2定電流源と、
前記第1及び前記第2トランジスタのそれぞれのソース間に設けられ、前記位相補間クロックの周波数に応じたレベルの制御信号がゲートに供給される第3トランジスタと、
前記第3トランジスタに並列に設けられた容量素子と、を有し、
前記第1及び前記第2トランジスタのそれぞれのドレイン電圧を出力する、請求項1〜3の何れか一項に記載の多相クロック発生回路。 - 位相の異なる複数のリファレンスクロックの中から前記2つのリファレンスクロックを選択する位相選択回路をさらに備えた、請求項1〜4の何れか一項に記載の多相クロック発生回路。
- 位相の異なる2つのリファレンスクロックの位相を補間する位相補間クロックを生成し、
前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブする、多相クロック発生回路のクロック発生方法。 - 前記位相補間クロックの周波数が所定周波数帯に含まれるか否かに基づいて前記ゲインを設定する、請求項6に記載の多相クロック発生回路のクロック発生方法。
- 前記位相補間クロックの周波数が所定周波数帯に含まれる場合には含まれない場合よりも大きなゲインで当該位相補間クロックをドライブする、請求項6又は7に記載の多相クロック発生回路のクロック発生方法。
- 位相の異なる複数のリファレンスクロックの中から前記2つのリファレンスクロックを選択し、
前記2つのリファレンスクロックの位相を補間する前記位相補間クロックを生成する、請求項6〜8の何れか一項に記載の多相クロック発生回路のクロック発生方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013040957A JP2014171039A (ja) | 2013-03-01 | 2013-03-01 | 多相クロック発生回路及びそのクロック発生方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2013040957A JP2014171039A (ja) | 2013-03-01 | 2013-03-01 | 多相クロック発生回路及びそのクロック発生方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014171039A true JP2014171039A (ja) | 2014-09-18 |
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ID=51693137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013040957A Pending JP2014171039A (ja) | 2013-03-01 | 2013-03-01 | 多相クロック発生回路及びそのクロック発生方法 |
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Country | Link |
---|---|
JP (1) | JP2014171039A (ja) |
-
2013
- 2013-03-01 JP JP2013040957A patent/JP2014171039A/ja active Pending
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