JP2014171014A

JP2014171014A - Mobile radio base station device, synchronization control method, and synchronization control program

Info

Publication number: JP2014171014A
Application number: JP2013040720A
Authority: JP
Inventors: Hiroyuki Saito; 弘幸齋藤
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2013-03-01
Filing date: 2013-03-01
Publication date: 2014-09-18

Abstract

PROBLEM TO BE SOLVED: To provide a mobile radio base station device capable of synchronizing the intra-device clock of a high stability frequency generator with an IEEE1588 clock as well as with a GPS clock.SOLUTION: Frequency synchronization with an IEEE1588 clock 4a is established by adjusting the oscillation frequency of an intra-device clock 1a on the basis of the result of measurement with an FPGA 3 of a phase shift between the IEEE1588 clock 4a acquired by a microcontroller 4 for assuming the role of a slave function for a master node compliant with IEEE1588 standards and the intra-device clock 1a generated by a high stability frequency generator 1. Furthermore, synchronization in time of day between an intra-device 1 PPS signal and 1 PPS signal 4b is established on the basis of the result of measurement with the FPGA 3 of a phase shift between the 1 PPS signal 4b acquired by the microcontroller 4 and the intra-device 1 PPS signal generated by a 1 PPS generation circuit in the FPGA 3, and the time of day of an intra-device time-of-day timer in the FPGA3 is corrected by using time-of-day information 4c acquired by the microcontroller 4.

Description

本発明は、移動体無線基地局装置、同期制御方法および同期制御プログラムに関し、特に、ＩＥＥＥ１５８８規格に準拠した機能を実装したマスタノードが存在する移動体通信ネットワークに接続される移動体無線基地局装置、該移動体無線基地局装置における同期制御方法および同期制御プログラムに関する。 The present invention relates to a mobile radio base station apparatus, a synchronization control method, and a synchronization control program, and in particular, a mobile radio base station apparatus connected to a mobile communication network in which a master node having a function compliant with the IEEE 1588 standard is present. The present invention relates to a synchronization control method and a synchronization control program in the mobile radio base station apparatus.

従来の移動体無線基地局装置においては、特許文献１の特開２０１２−４９１４号公報「タイミング同期装置、タイミング同期方法」にも記載されているように、図５に示すような周波数同期方法を採用していた。図５は、従来の移動体無線基地局装置における周波数同期方法を説明するための説明図である。つまり、図５の説明図に示すように、移動体無線基地局装置内のＦＰＧＡ（Field Programmable Gate Array）４３によって、ＧＰＳ（Global Positioning System）レシーバ４４から抽出したＧＰＳクロック（ＧＰＳにおけるクロック）と、移動体無線基地局装置内の高安定周波数発振器（例えば、ＯＣＶＣＸＯ：Oven-Controlled Voltage-Controlled Crystal Oscillator：恒温槽付き電圧制御水晶発振器）４１の装置内クロックとの位相比較を行い、ＧＰＳクロックとの位相ずれを補正するために、デジタルアナログ変換器（ＤＡＣ：Digital-to-Analog Converter）４２を制御して、高安定周波数発振器４１の装置内クロックとＧＰＳクロックとの周波数同期を実現する方法を採用している。 In the conventional mobile radio base station apparatus, as described in Japanese Patent Laid-Open No. 2012-4914 “Timing Synchronizer, Timing Synchronization Method” of Patent Document 1, a frequency synchronization method as shown in FIG. Adopted. FIG. 5 is an explanatory diagram for explaining a frequency synchronization method in a conventional mobile radio base station apparatus. That is, as shown in the explanatory diagram of FIG. 5, a GPS clock (clock in GPS) extracted from a GPS (Global Positioning System) receiver 44 by an FPGA (Field Programmable Gate Array) 43 in the mobile radio base station apparatus; Phase comparison with the internal clock of the high-stable frequency oscillator (for example, OCVCXO: Oven-Controlled Voltage-Controlled Crystal Oscillator) 41 in the mobile radio base station apparatus is performed, and the GPS clock In order to correct the phase shift, a method is adopted in which a digital-to-analog converter (DAC) 42 is controlled to achieve frequency synchronization between the internal clock of the highly stable frequency oscillator 41 and the GPS clock. doing.

特開２０１２−４９１４号公報（第５−８頁）JP2012-4914 (page 5-8)

しかし、近年、４Ｇ（４th Generation）移動体通信システムへのマイグレーション（移行）に代表されるような移動体通信ネットワークの高速化に伴い、ＩＥＥＥ１５８８規格に準拠し、移動体無線基地局装置において、ネットワークを介した高精度の同期方式（ネットワーク同期方式）にも対応することが必要になってきている。ここで、ＩＥＥＥ１５８８規格においては、ネットワーク上の基準時刻、基準周波数となるマスタノードと、該マスタノードに追従して同期するスレーブノードとの間で、ＰＴＰ（Precision Time Protocol：高精度時刻プロトコル）通信を用いて、時刻同期、周波数同期を行う仕組みが採用されている。 However, in recent years, with the increase in the speed of mobile communication networks represented by migration to 4G (4th Generation) mobile communication systems, in conformity with the IEEE 1588 standard, It has become necessary to support a high-accuracy synchronization method (network synchronization method) via the network. Here, in the IEEE 1588 standard, PTP (Precision Time Protocol) communication is performed between a master node serving as a reference time and a reference frequency on a network and a slave node that follows and synchronizes with the master node. A mechanism for performing time synchronization and frequency synchronization is employed.

（本発明の目的）
本発明は、かかる事情に鑑みてなされたものであり、内蔵している高安定周波数発振器からの装置内クロックを、ＧＰＳクロックと同期化するのみならず、マスタノードにおける移動体通信ネットワーク上のＩＥＥＥ１５８８クロックと周波数同期化、時刻同期化することが可能な移動体無線基地局装置、同期制御方法および同期制御プログラムを提供することを、その目的としている。 (Object of the present invention)
The present invention has been made in view of such circumstances, and not only synchronizes an in-device clock from a built-in highly stable frequency oscillator with a GPS clock, but also IEEE 1588 on a mobile communication network in a master node. An object of the present invention is to provide a mobile radio base station apparatus, a synchronization control method, and a synchronization control program that can be synchronized with a clock in frequency and time.

前述の課題を解決するため、本発明による移動体無線基地局装置、同期制御方法および同期制御プログラムは、主に、次のような特徴的な構成を採用している。 In order to solve the above-described problems, the mobile radio base station apparatus, the synchronization control method, and the synchronization control program according to the present invention mainly adopt the following characteristic configuration.

（１）本発明による移動体無線基地局装置は、装置内クロックを生成する高安定周波数発振器を少なくとも備えた移動体無線基地局装置であって、ＩＥＥＥ１５８８規格に準拠したマスタノードに対するスレーブ機能を担うマイクロコンピュータをさらに備え、前記マイクロコンピュータによって取得したＩＥＥＥ１５８８クロックを基準にして、前記高安定周波数発振器にて生成された前記装置内クロックの位相ずれを測定した測定結果に基づいて、前記装置内クロックの発振周波数を調整して、前記装置内クロックと前記ＩＥＥＥ１５８８クロックとの周波数同期を確立することを特徴とする。 (1) A mobile radio base station apparatus according to the present invention is a mobile radio base station apparatus having at least a high-stable frequency oscillator that generates an in-device clock, and has a slave function for a master node compliant with the IEEE 1588 standard. A microcomputer, and based on a measurement result obtained by measuring a phase shift of the internal clock generated by the high-stable frequency oscillator based on the IEEE 1588 clock acquired by the microcomputer, The oscillation frequency is adjusted to establish frequency synchronization between the in-device clock and the IEEE 1588 clock.

（２）本発明による同期制御方法は、装置内クロックを生成する高安定周波数発振器を少なくとも備えた移動体無線基地局装置における同期制御方法であって、ＩＥＥＥ１５８８規格に準拠したマスタノードに対するスレーブ機能を担うマイクロコンピュータをさらに備え、前記マイクロコンピュータによって取得したＩＥＥＥ１５８８クロックを基準にして、前記高安定周波数発振器にて生成された前記装置内クロックの位相ずれを測定した測定結果に基づいて、前記装置内クロックの発振周波数を調整して、前記装置内クロックと前記ＩＥＥＥ１５８８クロックとの周波数同期を確立することを特徴とする。 (2) A synchronization control method according to the present invention is a synchronization control method in a mobile radio base station apparatus having at least a high-stable frequency oscillator that generates an in-device clock, and has a slave function for a master node compliant with the IEEE 1588 standard. And the microcomputer clock is based on the measurement result obtained by measuring the phase shift of the clock in the apparatus generated by the high stable frequency oscillator with reference to the IEEE 1588 clock acquired by the microcomputer. Is adjusted to establish frequency synchronization between the in-device clock and the IEEE 1588 clock.

（３）本発明による同期制御プログラムは、少なくとも前記（２）に記載の同期制御方法を、コンピュータによって実行可能なプログラムとして実施していることを特徴とする。 (3) The synchronization control program according to the present invention is characterized in that at least the synchronization control method described in (2) is implemented as a program executable by a computer.

本発明の移動体無線基地局装置、同期制御方法および同期制御プログラムによれば、以下のような効果を奏することができる。 According to the mobile radio base station apparatus, the synchronization control method, and the synchronization control program of the present invention, the following effects can be obtained.

第１の効果は、移動体無線基地局装置内の高安定周波数発振器が生成する装置内クロックをＩＥＥＥ１５８８規格に準拠したＩＥＥＥ１５８８クロックと周波数同期させることができることにある。その理由は、移動体無線基地局装置にＩＥＥＥ１５８８のスレーブ機能を担うマイコン（マイクロコンピュータ）を搭載することによって、該マイコンから出力されるＩＥＥＥ１５８８クロックを基準にして、高安定周波数発振器の装置内クロックの位相ずれを測定し、測定した位相ずれの値に基づいて制御信号を生成して、高安定周波数発振器が生成する装置内クロックの発振周波数を調整することができるためである。 The first effect is that the in-device clock generated by the highly stable frequency oscillator in the mobile radio base station device can be frequency-synchronized with the IEEE 1588 clock compliant with the IEEE 1588 standard. The reason for this is that by mounting a microcomputer (microcomputer) responsible for the IEEE 1588 slave function in the mobile radio base station apparatus, the internal clock of the highly stable frequency oscillator is based on the IEEE 1588 clock output from the microcomputer. This is because the oscillation frequency of the in-device clock generated by the highly stable frequency oscillator can be adjusted by measuring the phase shift and generating a control signal based on the measured phase shift value.

第２の効果は、第１の効果に加えて、移動体無線基地局装置内の装置内クロックをＩＥＥＥ１５８８規格に準拠したＩＥＥＥ１５８８クロックと時刻同期させることもできることにある。その理由は、ＩＥＥＥ１５８８のスレーブ機能を担うマイコンを搭載することによって、該マイコンから得られる１ＰＰＳ信号および時刻情報を用いて、前記装置内クロックから生成された装置内１ＰＰＳ信号を基に計時する装置内時刻タイマの時刻を調整して、移動体無線基地局装置内で使用する装置内時刻タイマの時刻合わせを実施することができるためである。 The second effect is that, in addition to the first effect, the in-device clock in the mobile radio base station device can be time-synchronized with the IEEE 1588 clock compliant with the IEEE 1588 standard. The reason for this is that by installing a microcomputer responsible for the IEEE 1588 slave function, the 1PPS signal and time information obtained from the microcomputer are used to measure the time based on the in-device 1PPS signal generated from the in-device clock. This is because the time of the in-device time timer used in the mobile radio base station device can be adjusted by adjusting the time of the time timer.

本発明による移動体無線基地局装置の第１の実施形態の構成例を示すブロック構成図である。It is a block block diagram which shows the structural example of 1st Embodiment of the mobile radio base station apparatus by this invention. 図１の移動体無線基地局装置におけるＦＰＧＡの内部構成の一例を示すブロック構成図である。FIG. 2 is a block configuration diagram showing an example of an internal configuration of an FPGA in the mobile radio base station apparatus of FIG. 1. 本発明による移動体無線基地局装置の第２の実施形態の構成例を示すブロック構成図である。It is a block block diagram which shows the structural example of 2nd Embodiment of the mobile radio base station apparatus by this invention. 図３の移動体無線基地局装置におけるＦＰＧＡの内部構成の一例を示すブロック構成図である。It is a block block diagram which shows an example of the internal structure of FPGA in the mobile radio base station apparatus of FIG. 従来の移動体無線基地局装置における周波数同期方法を説明するための説明図である。It is explanatory drawing for demonstrating the frequency synchronization method in the conventional mobile radio base station apparatus.

以下、本発明による移動体無線基地局装置、同期制御方法および同期制御プログラムの好適な実施形態について添付図を参照して説明する。なお、以下の説明においては、本発明による移動体無線基地局装置および同期制御方法について説明するが、かかる同期制御方法をコンピュータにより実行可能な同期制御プログラムとして実施するようにしても良いし、あるいは、同期制御プログラムをコンピュータにより読み取り可能な記録媒体に記録するようにしても良いことは言うまでもない。 Preferred embodiments of a mobile radio base station apparatus, a synchronization control method, and a synchronization control program according to the present invention will be described below with reference to the accompanying drawings. In the following description, the mobile radio base station apparatus and the synchronization control method according to the present invention will be described. However, the synchronization control method may be implemented as a synchronization control program that can be executed by a computer. Needless to say, the synchronization control program may be recorded on a computer-readable recording medium.

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、ＩＥＥＥ１５８８規格に準拠した機能を実装したマスタノードが存在する移動体通信ネットワークに接続される移動体無線基地局装置における同期方式に関する発明であって、ＧＰＳレシーバから抽出したＧＰＳクロックと、移動体無線基地局装置内の高安定周波数発振器（例えば、恒温槽付き電圧制御水晶発振器：ＯＣＶＣＸＯ）のクロック（すなわち装置内クロック）を同期させる制御方式を、ＩＥＥＥ１５８８規格に準拠するＩＥＥＥ１５８８クロック（マスタノードにおける移動体通信ネットワーク上のクロック）との同期制御方式にも応用して、移動体無線基地局装置内の高安定周波数発振器のクロック（すなわち装置内クロック）をＩＥＥＥ１５８８クロックと同期させることを可能にすることを主要な特徴としている。 (Features of the present invention)
Prior to the description of the embodiments of the present invention, an outline of the features of the present invention will be described first. The present invention relates to a synchronization method in a mobile radio base station apparatus connected to a mobile communication network in which a master node having a function compliant with the IEEE 1588 standard is present, and a GPS clock extracted from a GPS receiver; A control method for synchronizing a clock (that is, an internal clock) of a high-stable frequency oscillator (for example, a voltage controlled crystal oscillator with a thermostatic chamber: OCVCXO) in a mobile radio base station apparatus is an IEEE 1588 clock (master node) compliant with the IEEE 1588 standard. It is also possible to synchronize the clock of the high-stable frequency oscillator in the mobile radio base station apparatus (that is, the in-apparatus clock) with the IEEE 1588 clock by applying to the synchronization control method with the clock on the mobile communication network in The main feature is to .

つまり、本発明においては、移動体無線基地局装置内に、マスタノードに対してＩＥＥＥ１５８８規格に準拠したスレーブ動作を担うマイコンを備えることにより、該マイコンから抽出したＩＥＥＥ１５８８クロックと、移動体無線基地局装置内に備えた高安定周波数発振器のクロック（すなわち装置内クロック）との位相比較を行い、ＩＥＥＥ１５８８クロックとの位相ずれを補正するために、例えばＤＡＣ（Digital-to-Analog Converterデジタルアナログ変換器）を制御して、高安定周波数発振器のクロック（すなわち装置内クロック）とＩＥＥＥ１５８８クロックとの周波数同期を実現する。さらに、該マイコンから得られる１ＰＰＳ信号（１ Pulse Per Second信号）および時刻情報を利用して、高安定周波数発振器のクロック（すなわち装置内クロック）から生成した１ＰＰＳ信号（すなわち装置内１ＰＰＳ信号）によって計時する装置内時刻タイマの補正も行うことによって、ＩＥＥＥ１５８８クロックとの時刻同期も実現することを主要な特徴としている。 In other words, in the present invention, the mobile radio base station apparatus includes a microcomputer responsible for slave operation conforming to the IEEE 1588 standard for the master node, so that the IEEE 1588 clock extracted from the microcomputer and the mobile radio base station For example, a DAC (Digital-to-Analog Converter) is used to compare the phase with the clock of the high-stable frequency oscillator provided in the device (that is, the clock within the device) and to correct the phase shift with the IEEE 1588 clock. Is controlled to achieve frequency synchronization between the clock of the high stable frequency oscillator (that is, the internal clock) and the IEEE 1588 clock. Further, using the 1PPS signal (1 Pulse Per Second signal) and time information obtained from the microcomputer, the time is measured by the 1PPS signal (that is, the in-device 1PPS signal) generated from the clock of the high-stable frequency oscillator (that is, the in-device clock). The main feature is that time synchronization with the IEEE 1588 clock is also realized by correcting the in-device time timer.

（第１の実施形態の構成例）
次に、本発明による移動体無線基地局装置の第１の実施形態の構成例について、図１を参照して説明する。図１は、本発明による移動体無線基地局装置の第１の実施形態の構成例を示すブロック構成図である。 (Configuration example of the first embodiment)
Next, a configuration example of the first embodiment of the mobile radio base station apparatus according to the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration example of a first embodiment of a mobile radio base station apparatus according to the present invention.

図１に示す移動体無線基地局装置は、高安定周波数発振器１、デジタルアナログ変換器（ＤＡＣ：Digital-to-Analog Converter）２、ＦＰＧＡ（Field Programmable Gate Array）３、および、マイクロコンピュータ（マイコン）４を、少なくとも含んで構成される。 A mobile radio base station apparatus shown in FIG. 1 includes a high-stable frequency oscillator 1, a digital-to-analog converter (DAC) 2, a field programmable gate array (FPGA) 3, and a microcomputer. 4 at least.

ここで、高安定周波数発振器１は、例えば、ＯＣＶＣＸＯ（Oven-Controlled Voltage-Controlled Crystal Oscillator：恒温槽付き電圧制御水晶発振器）を使用して構成され、発振周波数として例えば１０ＭＨｚのクロックを生成して装置内クロック１ａとして出力する部位である。また、デジタルアナログ変換器２は、ＦＰＧＡ３からの制御信号１６ａに基づいて、例えば、高安定周波数発振器１の電圧を制御して、高安定周波数発振器１の装置内クロック１ａの発振周波数を外部から調整する部位である。また、ＦＰＧＡ３は、高安定周波数発振器１の装置内クロック１ａ（例えば１０ＭＨｚ）とＩＥＥＥ１５８８クロック４ａ（例えば１０ＭＨｚ）との同期を確立するために、マイコン４が取得したＩＥＥＥ１５８８クロック４ａの情報に基づいて、高安定周波数発振器１に対する制御信号１６ａをデジタルアナログ変換器２に対して出力する部位である。また、マイコン４は、ネットワーク上の基準時刻、基準周波数となるマスタノードに追従して同期するＩＥＥＥ１５８８のスレーブ機能を担うコンピュータであり、ＦＰＧＡ３に接続されていて、ＩＥＥＥ１５８８クロック４ａに関する情報（ＩＥＥＥ１５８８クロック４ａのみならず、１秒周期のパルス信号である１ＰＰＳ信号４ｂ、時刻を示す時刻情報４ｃ等）を取得して、ＦＰＧＡ３に対して出力する部位である。 Here, the highly stable frequency oscillator 1 is configured using, for example, an OCVCXO (Oven-Controlled Voltage-Controlled Crystal Oscillator), and generates a clock of, for example, 10 MHz as an oscillation frequency. This is the part that is output as the internal clock 1a. The digital-analog converter 2 controls the voltage of the high-stable frequency oscillator 1 based on the control signal 16a from the FPGA 3, for example, and adjusts the oscillation frequency of the internal clock 1a of the high-stable frequency oscillator 1 from the outside. It is a part to do. Further, the FPGA 3 establishes synchronization between the in-device clock 1a (for example, 10 MHz) of the high stable frequency oscillator 1 and the IEEE 1588 clock 4a (for example, 10 MHz) based on the information of the IEEE 1588 clock 4a acquired by the microcomputer 4. This is a part for outputting the control signal 16 a for the high stable frequency oscillator 1 to the digital-analog converter 2. The microcomputer 4 is a computer having a slave function of IEEE 1588 that follows and synchronizes with a master node having a reference time and a reference frequency on the network. The microcomputer 4 is connected to the FPGA 3 and includes information related to the IEEE 1588 clock 4a (IEEE 1588 clock 4a). 1PPS signal 4b, which is a pulse signal with a period of 1 second, time information 4c indicating time, and the like) are acquired and output to the FPGA 3.

図２は、図１の移動体無線基地局装置におけるＦＰＧＡ３の内部構成の一例を示すブロック構成図であり、ＩＥＥＥ１５８８クロック４ａとの周波数同期、時刻同期を実現するための各種機能を備えたＦＰＧＡ３内のブロック構成例を示している。図２に示すＦＰＧＡ３は、クロック位相比較器１１、１ＰＰＳ生成回路１２、１ＰＰＳ位相比較器１３、装置内時刻タイマ１４、逓倍器１５、および、ＤＡＣ制御回路１６を少なくとも含んで構成される。 FIG. 2 is a block diagram showing an example of the internal configuration of the FPGA 3 in the mobile radio base station apparatus of FIG. 1, and in the FPGA 3 having various functions for realizing frequency synchronization and time synchronization with the IEEE 1588 clock 4a. An example of the block configuration is shown. The FPGA 3 shown in FIG. 2 includes at least a clock phase comparator 11, a 1PPS generation circuit 12, a 1PPS phase comparator 13, an in-device time timer 14, a multiplier 15, and a DAC control circuit 16.

ここで、クロック位相比較器１１は、高安定周波数発振器１の装置内クロック１ａ（１例として、１０ＭＨｚ）とＩＥＥＥ１５８８クロック４ａ（１例として、１０ＭＨｚ）との周波数同期を実現するために、高安定周波数発振器１からの装置内クロック１ａとマイコン４が取得したＩＥＥＥ１５８８クロック４ａとの位相比較を行う部位である。また、１ＰＰＳ生成回路１２は、高安定周波数発振器１の装置内クロック１ａに基づいて装置内１ＰＰＳ信号１２ａ（１秒周期のパルス信号）を生成する部位である。また、１ＰＰＳ位相比較器１３は、１ＰＰＳ生成回路１２が生成した装置内１ＰＰＳ信号１２ａとマイコン４から取得したＩＥＥＥ１５８８クロック４ａに関する１ＰＰＳ信号４ｂとの位相比較を行う部位である。 Here, the clock phase comparator 11 is highly stable to realize frequency synchronization between the in-device clock 1a (10 MHz as an example) and the IEEE 1588 clock 4a (10 MHz as an example) of the highly stable frequency oscillator 1. This is a part for performing phase comparison between the in-device clock 1a from the frequency oscillator 1 and the IEEE 1588 clock 4a acquired by the microcomputer 4. The 1PPS generation circuit 12 is a part that generates an in-device 1PPS signal 12a (a pulse signal with a period of 1 second) based on the in-device clock 1a of the high stable frequency oscillator 1. The 1PPS phase comparator 13 is a part that performs phase comparison between the in-device 1PPS signal 12a generated by the 1PPS generation circuit 12 and the 1PPS signal 4b related to the IEEE 1588 clock 4a acquired from the microcomputer 4.

また、装置内時刻タイマ１４は、高安定周波数発振器１の装置内クロック１ａとＩＥＥＥ１５８８クロック４ａとの時刻同期を実現するために、１ＰＰＳ生成回路１２が生成した装置内１ＰＰＳ信号１２ａにて装置内の時刻タイマを計時する部位である。また、逓倍器１５は、例えばＰＬＬ（Phase Locked Loop）からなり、高安定周波数発振器１の装置内クロック１ａに基づいて、マイコン４のＩＥＥＥ１５８８機能部が動作するための動作クロック１５ａ（例として、１００ＭＨｚ〜１２５ＭＨｚ）を生成して、マイコン４に対して出力する部位である。また、ＤＡＣ制御回路１６は、高安定周波数発振器１の装置内クロック１ａの発振周波数を調整するための制御信号１６ａを生成して、デジタルアナログ変換器２に対して出力する部位である。 Further, the in-device time timer 14 is connected to the in-device 1PPS signal 12a generated by the 1PPS generation circuit 12 in order to realize time synchronization between the in-device clock 1a of the high stable frequency oscillator 1 and the IEEE 1588 clock 4a. This is the part that measures the time timer. The multiplier 15 is composed of, for example, a PLL (Phase Locked Loop), and an operation clock 15a (for example, 100 MHz for operating the IEEE 1588 function unit of the microcomputer 4 based on the in-device clock 1a of the highly stable frequency oscillator 1). (-125 MHz) is generated and output to the microcomputer 4. The DAC control circuit 16 is a part that generates a control signal 16 a for adjusting the oscillation frequency of the internal clock 1 a of the high stable frequency oscillator 1 and outputs the control signal 16 a to the digital-analog converter 2.

なお、ＦＰＧＡ３が動作するためのＦＰＧＡシステムクロック６ａとしては、該ＦＰＧＡ３内部の位相比較精度を向上させるために、２００ＭＨｚなどの高速クロックを使用する。 As the FPGA system clock 6a for the operation of the FPGA 3, a high-speed clock of 200 MHz or the like is used in order to improve the phase comparison accuracy inside the FPGA 3.

（第１の実施形態の動作の説明）
次に、図１、図２に第１の実施形態として示した移動体無線基地局装置の動作についてその一例を詳細に説明する。 (Description of operation of the first embodiment)
Next, an example of the operation of the mobile radio base station apparatus shown as the first embodiment in FIGS. 1 and 2 will be described in detail.

図２に示したＦＰＧＡ３において、クロック位相比較器１１は、移動体無線基地局装置の高安定周波数発振器１からの装置内クロック１ａとＩＥＥＥ１５８８スレーブ機能を担うマイコン４からのＩＥＥＥ１５８８クロック４ａとの位相比較を行い、ＦＰＧＡシステムクロック６ａを用いて、マイコン４からのＩＥＥＥ１５８８クロック４ａを基準としたときの装置内クロック１ａの位相ずれをカウントする。カウントされた該位相ずれは定期的に取得され、瞬時的な位相変動に引き摺られないように、秒周期（例えば、１０秒周期）の位相ずれとして集計される。秒周期（例えば、１０秒周期）に集計された位相ずれの値は、その都度、クロック位相比較器１１からＤＡＣ制御回路１６に対して送出される。 In the FPGA 3 shown in FIG. 2, the clock phase comparator 11 compares the phase between the in-device clock 1a from the high stable frequency oscillator 1 of the mobile radio base station device and the IEEE 1588 clock 4a from the microcomputer 4 having the IEEE 1588 slave function. Using the FPGA system clock 6a, the phase shift of the in-device clock 1a with respect to the IEEE 1588 clock 4a from the microcomputer 4 is counted. The counted phase shifts are periodically acquired and summed up as phase shifts of a second period (for example, 10 second period) so as not to be dragged by instantaneous phase fluctuations. The value of the phase shift totaled in the second period (for example, 10 second period) is sent from the clock phase comparator 11 to the DAC control circuit 16 each time.

位相ずれの値を受け取ったＤＡＣ制御回路１６は、ＩＥＥＥ１５８８クロック４ａの基準に対して保持すべき位相ずれの値に比して、集計された位相ずれの値が大きい場合には、高安定周波数発振器１の装置内クロック１ａの出力周波数を高くする方向の制御信号１６ａを生成して、デジタルアナログ変換器２に対して出力し、逆に、集計された位相ずれの値が小さい場合には、高安定周波数発振器１の装置内クロック１ａの出力周波数を低くする方向の制御信号１６ａを生成して、デジタルアナログ変換器２に対して出力する。この結果として、高安定周波数発振器１の装置内クロック１ａを、ＩＥＥＥ１５８８クロック４ａの周波数と同一の周波数に調整することになる（周波数同期）。ここで、クロック位相比較器１１における定期的な位相ずれの取得やＤＡＣ制御回路１６における制御信号１６ａの生成等を始めとして、前述のごとき同期制御方法をコンピュータにより実行可能な同期制御プログラムとして実施するようにしても良い。 The DAC control circuit 16 that has received the phase shift value, when the total phase shift value is larger than the phase shift value to be held with respect to the reference of the IEEE 1588 clock 4a, is a highly stable frequency oscillator. 1 is generated and output to the digital-to-analog converter 2, and conversely, when the total phase shift value is small, the control signal 16a is increased. A control signal 16 a is generated in a direction that lowers the output frequency of the in-device clock 1 a of the stable frequency oscillator 1, and is output to the digital-analog converter 2. As a result, the in-device clock 1a of the high stable frequency oscillator 1 is adjusted to the same frequency as that of the IEEE 1588 clock 4a (frequency synchronization). Here, the synchronization control method as described above is implemented as a synchronization control program that can be executed by a computer, including periodic phase shift acquisition in the clock phase comparator 11 and generation of the control signal 16a in the DAC control circuit 16. You may do it.

さらに、図２に示したＦＰＧＡ３において、１ＰＰＳ位相比較器１３は、高安定周波数発振器１の装置内クロック１ａを基にして１ＰＰＳ生成回路１２にて生成された装置内１ＰＰＳ信号１２ａとＩＥＥＥ１５８８スレーブ機能を担うマイコン４からの１ＰＰＳ信号４ｂとの位相比較を行い、ＦＰＧＡシステムクロック６ａを用いて、マイコン４からの１ＰＰＳ信号４ｂを基準としたときの装置内１ＰＰＳ信号１２ａの位相ずれをカウントする。カウントされた該位相ずれは定期的に取得され、瞬時的な位相変動に引き摺られないように、秒周期（例えば、１０秒周期）の位相ずれとして集計される。秒周期（例えば、１０秒周期）に集計された位相ずれの値を基にして、１ＰＰＳ生成回路１２にて生成される装置内１ＰＰＳ信号１２ａをマイコン４からの１ＰＰＳ信号４ｂに同期させることができる。さらには、マイコン４から得られた時刻情報４ｃも用いて、装置内１ＰＰＳ信号１２ａを基に計時する装置内時刻タイマ１４の時刻合わせを実施することにより、高安定周波数発振器１の装置内クロック１ａとＩＥＥＥ１５８８クロック４ａとの時刻同期を実現する（時刻同期）。 Further, in the FPGA 3 shown in FIG. 2, the 1PPS phase comparator 13 has an in-device 1PPS signal 12a generated by the 1PPS generation circuit 12 based on the in-device clock 1a of the high stable frequency oscillator 1 and an IEEE 1588 slave function. Phase comparison with the 1PPS signal 4b from the responsible microcomputer 4 is performed, and the phase shift of the in-device 1PPS signal 12a when the 1PPS signal 4b from the microcomputer 4 is used as a reference is counted using the FPGA system clock 6a. The counted phase shifts are periodically acquired and summed up as phase shifts of a second period (for example, 10 second period) so as not to be dragged by instantaneous phase fluctuations. The in-device 1PPS signal 12a generated by the 1PPS generation circuit 12 can be synchronized with the 1PPS signal 4b from the microcomputer 4 on the basis of the value of the phase shift accumulated in the second period (for example, 10 second period). . Furthermore, by using the time information 4c obtained from the microcomputer 4 to perform time adjustment of the in-device time timer 14 which measures the time based on the in-device 1PPS signal 12a, the in-device clock 1a of the high stable frequency oscillator 1 is obtained. And IEEE 1588 clock 4a are synchronized (time synchronization).

また、逓倍器１５によって、高安定周波数発振器１からの装置内クロック１ａを逓倍して、マイコン４のＩＥＥＥ１５８８機能部を動作させるための動作クロック１５ａを生成して、マイコン４に対して供給する。 Further, the multiplier 15 multiplies the in-device clock 1 a from the high stable frequency oscillator 1, generates an operation clock 15 a for operating the IEEE 1588 function unit of the microcomputer 4, and supplies it to the microcomputer 4.

（第１の実施形態の効果の説明）
以上に説明したように、本第１の実施形態においては、次のような効果が得られる。
第１の効果は、移動体無線基地局装置内の高安定周波数発振器１が生成する装置内クロック１ａをＩＥＥＥ１５８８規格に準拠したＩＥＥＥ１５８８クロック４ａと周波数同期させることができることにある。その理由は、移動体無線基地局装置にＩＥＥＥ１５８８のスレーブ機能を担うマイコン４を搭載することによって、該マイコン４から出力されるＩＥＥＥ１５８８クロック４ａを基準にして、高安定周波数発振器１の装置内クロック１ａの位相ずれを測定し、測定した位相ずれの値に基づいて制御信号１６ａを生成して、高安定周波数発振器１が生成する装置内クロック１ａの発振周波数を調整することができるためである。 (Description of the effect of the first embodiment)
As described above, in the first embodiment, the following effects can be obtained.
The first effect is that the in-device clock 1a generated by the highly stable frequency oscillator 1 in the mobile radio base station device can be frequency-synchronized with the IEEE 1588 clock 4a conforming to the IEEE 1588 standard. The reason is that by mounting the microcomputer 4 having the IEEE 1588 slave function in the mobile radio base station apparatus, the internal clock 1a of the high-stable frequency oscillator 1 is based on the IEEE 1588 clock 4a output from the microcomputer 4. This is because the control signal 16a is generated based on the measured phase shift value, and the oscillation frequency of the in-device clock 1a generated by the high stable frequency oscillator 1 can be adjusted.

第２の効果は、第１の効果に加えて、移動体無線基地局装置内の装置内クロック１ａをＩＥＥＥ１５８８規格に準拠したＩＥＥＥ１５８８クロック４ａと時刻同期させることもできることにある。その理由は、ＩＥＥＥ１５８８のスレーブ機能を担うマイコン４を搭載することによって、該マイコン４から得られる１ＰＰＳ信号４ｂおよび時刻情報４ｃを用いて、装置内クロック１ａから生成された装置内１ＰＰＳ信号１２ａを基に計時する装置内時刻タイマ１４の時刻を補正して、移動体無線基地局装置内で使用する装置内時刻タイマ１４の時刻合わせを実施することができるためである。 The second effect is that, in addition to the first effect, the in-device clock 1a in the mobile radio base station device can be time-synchronized with the IEEE 1588 clock 4a conforming to the IEEE 1588 standard. The reason for this is that by installing the microcomputer 4 having the IEEE 1588 slave function, the 1PPS signal 4b obtained from the microcomputer 4 and the time information 4c are used to generate the 1PPS signal 12a generated from the internal clock 1a. This is because the time of the in-device time timer 14 used in the mobile radio base station device can be adjusted by correcting the time of the in-device time timer 14 that measures time.

（第２の実施形態の構成例）
次に、本発明による移動体無線基地局装置の第２の実施形態の構成例について、図３を参照して説明する。図３は、本発明による移動体無線基地局装置の第２の実施形態の構成例を示すブロック構成図であり、第１の実施形態と同様のＩＥＥＥ１５８８クロックとの周波数同期、時刻同期を実現することを可能にするのみならず、さらに、ＧＰＳクロックとの周波数同期、時刻同期も実現することを可能にする場合の一例を示している。 (Configuration example of the second embodiment)
Next, a configuration example of the second embodiment of the mobile radio base station apparatus according to the present invention will be described with reference to FIG. FIG. 3 is a block diagram showing a configuration example of the second embodiment of the mobile radio base station apparatus according to the present invention, and realizes frequency synchronization and time synchronization with the IEEE 1588 clock similar to the first embodiment. In addition to this, an example is shown in which frequency synchronization and time synchronization with a GPS clock can also be realized.

図３に示す移動体無線基地局装置は、図１に示した移動体無線基地局装置における高安定周波数発振器１、デジタルアナログ変換器２、ＦＰＧＡ３およびマイコン４とそれぞれ同様の高安定周波数発振器２１、デジタルアナログ変換器（ＤＡＣ：Digital-to-Analog Converter）２２、ＦＰＧＡ（Field Programmable Gate Array）２３、および、マイクロコンピュータ（マイコン）２４に加えて、さらに、ＧＰＳ（Global Positioning System）レシーバ２５を、少なくとも含んで構成される。 The mobile radio base station apparatus shown in FIG. 3 includes a high stable frequency oscillator 21 similar to the high stable frequency oscillator 1, the digital-analog converter 2, the FPGA 3, and the microcomputer 4 in the mobile radio base station apparatus shown in FIG. In addition to a digital-to-analog converter (DAC) 22, an FPGA (Field Programmable Gate Array) 23, and a microcomputer 24, a GPS (Global Positioning System) receiver 25 is provided at least. Consists of including.

ここで、高安定周波数発振器２１、デジタルアナログ変換器２２、ＦＰＧＡ２３およびマイコン２４は、それぞれ、第１の実施形態として図１に示した高安定周波数発振器１、デジタルアナログ変換器２、ＦＰＧＡ３およびマイコン４と同じであり、ここでの重複する説明は省略する。ＧＰＳレシーバ２５は、従来の移動体無線基地局装置として図５に示したＧＰＳレシーバ４４と同様であり、少なくとも、ＧＰＳにおけるクロックであるＧＰＳクロック、１ＰＰＳ信号（すなわちＧＰＳ＿１ＰＰＳ信号）、時刻情報（すなわちＧＰＳ時刻情報）を抽出する機能を有する部位である。 Here, the high-stable frequency oscillator 21, the digital-analog converter 22, the FPGA 23, and the microcomputer 24 are respectively the high-stable frequency oscillator 1, the digital-analog converter 2, the FPGA 3, and the microcomputer 4 shown in FIG. 1 as the first embodiment. The description which overlaps here is abbreviate | omitted. The GPS receiver 25 is the same as the GPS receiver 44 shown in FIG. 5 as a conventional mobile radio base station apparatus, and at least a GPS clock that is a clock in GPS, a 1PPS signal (that is, GPS_1PPS signal), and time information (that is, GPS This is a part having a function of extracting (time information).

図４は、図３の移動体無線基地局装置におけるＦＰＧＡ２３の内部構成の一例を示すブロック構成図であり、ＩＥＥＥ１５８８クロック２４ａとの周波数同期、時刻同期、または、ＧＰＳクロック２５ａとの周波数同期、時刻同期のいずれかを選択して実現するための各種機能を備えたＦＰＧＡ２３内のブロック構成例を示している。図４に示すＦＰＧＡ２３は、図２に示した移動体無線基地局装置のＦＰＧＡ３におけるクロック位相比較器１１、１ＰＰＳ生成回路１２、１ＰＰＳ位相比較器１３、装置内時刻タイマ１４、逓倍器１５、および、ＤＡＣ制御回路１６とそれぞれ同様の機能を有するクロック位相比較器３１、１ＰＰＳ生成回路３２、１ＰＰＳ位相比較器３３、装置内時刻タイマ３４、逓倍器３５、および、ＤＡＣ制御回路３６に加えて、さらに、選択回路３７ａ、選択回路３７ｂを、少なくとも含んで構成される。 FIG. 4 is a block configuration diagram showing an example of the internal configuration of the FPGA 23 in the mobile radio base station apparatus of FIG. 3, and frequency synchronization, time synchronization with the IEEE 1588 clock 24a, or frequency synchronization with the GPS clock 25a, time The block structural example in FPGA23 provided with the various functions for selecting and implement | achieving either of synchronization is shown. 4 includes a clock phase comparator 11, a 1PPS generation circuit 12, a 1PPS phase comparator 13, an in-device time timer 14, a multiplier 15 in the FPGA 3 of the mobile radio base station apparatus shown in FIG. In addition to the clock phase comparator 31, the 1PPS generation circuit 32, the 1PPS phase comparator 33, the in-device time timer 34, the multiplier 35, and the DAC control circuit 36 each having the same function as the DAC control circuit 16, It includes at least a selection circuit 37a and a selection circuit 37b.

ここで、クロック位相比較器３１は、高安定周波数発振器２１の装置内クロック２１ａ（例として、１０ＭＨｚ）とＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロック（例として、１０ＭＨｚ）との周波数同期を実現するために、高安定周波数発振器２１からの装置内クロック２１ａとマイコン２４が取得したＩＥＥＥ１５８８クロック２４ａまたはＧＰＳレシーバ２５にて抽出されたＧＰＳクロック２５ａのいずれかの基準クロックとの位相比較を行う部位である。また、１ＰＰＳ生成回路３２は、図２のＦＰＧＡ３における１ＰＰＳ生成回路１２と同様、高安定周波数発振器２１の装置内クロック２１ａに基づいて装置内１ＰＰＳ信号３２ａ（１秒周期のパルス信号）を生成する部位である。また、１ＰＰＳ位相比較器３３は、１ＰＰＳ生成回路３２が生成した装置内１ＰＰＳ信号３２ａとマイコン２４から取得したＩＥＥＥ１５８８クロック２４ａに関する１ＰＰＳ信号２４ｂまたはＧＰＳレシーバ２５から取得したＧＰＳクロックに関するＧＰＳ＿１ＰＰＳ信号２５ｂのいずれかの基準１ＰＰＳ信号との位相比較を行う部位である。 Here, the clock phase comparator 31 synchronizes the frequency of the in-device clock 21a (for example, 10 MHz) of the high-stable frequency oscillator 21 with the reference clock (for example, 10 MHz) of either the IEEE 1588 clock 24a or the GPS clock 25a. In order to realize the above, a phase comparison between the internal clock 21a from the high stable frequency oscillator 21 and the reference clock of either the IEEE 1588 clock 24a acquired by the microcomputer 24 or the GPS clock 25a extracted by the GPS receiver 25 is performed. It is a part. Similarly to the 1PPS generation circuit 12 in the FPGA 3 of FIG. 2, the 1PPS generation circuit 32 generates an in-device 1PPS signal 32a (a pulse signal with a period of 1 second) based on the in-device clock 21a of the high stable frequency oscillator 21. It is. The 1PPS phase comparator 33 is either the in-device 1PPS signal 32a generated by the 1PPS generation circuit 32, the 1PPS signal 24b related to the IEEE 1588 clock 24a acquired from the microcomputer 24, or the GPS_1PPS signal 25b related to the GPS clock acquired from the GPS receiver 25. This is a part for phase comparison with the reference 1PPS signal.

また、装置内時刻タイマ３４は、高安定周波数発振器２１の装置内クロック２１ａとＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロックとの時刻同期を実現するために、１ＰＰＳ生成回路３２が生成した装置内１ＰＰＳ信号３２ａにて装置内の時刻タイマを計時する部位である。また、逓倍器３５は、図２のＦＰＧＡ３における逓倍器１５と同様、高安定周波数発振器２１の装置内クロック２１ａに基づいて、マイコン２４のＩＥＥＥ１５８８機能部が動作するための動作クロック３５ａ（例として、１００ＭＨｚ〜１２５ＭＨｚ）を生成して、マイコン２４に対して出力する部位である。また、ＤＡＣ制御回路３６は、図２のＦＰＧＡ３におけるＤＡＣ制御回路１６と同様、高安定周波数発振器２１の装置内クロック２１ａの発振周波数を調整するための制御信号３６ａを生成して、デジタルアナログ変換器２２に対して出力する部位である。 The internal time timer 34 is generated by the 1PPS generation circuit 32 in order to realize time synchronization between the internal clock 21a of the high stable frequency oscillator 21 and the reference clock of either the IEEE 1588 clock 24a or the GPS clock 25a. This is a part for measuring the time timer in the device by the in-device 1PPS signal 32a. The multiplier 35 is similar to the multiplier 15 in the FPGA 3 of FIG. 2, based on the in-device clock 21 a of the high stable frequency oscillator 21, an operation clock 35 a (for example, 100 MHz to 125 MHz) and output to the microcomputer 24. The DAC control circuit 36 generates a control signal 36a for adjusting the oscillation frequency of the in-device clock 21a of the high stable frequency oscillator 21 in the same manner as the DAC control circuit 16 in the FPGA 3 of FIG. 22 is a part to be output.

また、選択回路３７ａは、マイコン２４からのＩＥＥＥ１５８８クロック２４ａとＧＰＳレシーバ２５からのＧＰＳクロック２５ａとのうちいずれか一方を基準クロックとして選択して、高安定周波数発振器２１の装置内クロック２１ａとの位相ずれを求めるために、クロック位相比較器３１に対して供給する回路であり、選択回路３７ｂは、マイコン２４からの１ＰＰＳ信号２４ｂとＧＰＳレシーバ２５からのＧＰＳ＿１ＰＰＳ信号２５ｂとのうちいずれか一方を基準１ＰＰＳ信号として選択して、１ＰＰＳ生成回路３２の装置内１ＰＰＳ信号３２ａとの位相ずれを求めるために、１ＰＰＳ位相比較器３３に対して供給する回路である。ここで、選択回路３７ａが、マイコン２４からのＩＥＥＥ１５８８クロック２４ａを基準クロックとして選択した場合は、選択回路３７ｂは、マイコン２４からの１ＰＰＳ信号２４ｂを基準１ＰＰＳ信号として選択し、逆に、選択回路３７ａが、ＧＰＳレシーバ２５からのＧＰＳクロック２５ａを基準クロックとして選択した場合は、選択回路３７ｂは、ＧＰＳレシーバ２５からのＧＰＳ＿１ＰＰＳ信号２５ｂを基準１ＰＰＳ信号として選択する。 The selection circuit 37a selects one of the IEEE 1588 clock 24a from the microcomputer 24 and the GPS clock 25a from the GPS receiver 25 as a reference clock, and the phase with the in-device clock 21a of the high stable frequency oscillator 21. This circuit is supplied to the clock phase comparator 31 in order to obtain the deviation, and the selection circuit 37b uses one of the 1PPS signal 24b from the microcomputer 24 and the GPS_1PPS signal 25b from the GPS receiver 25 as a reference 1PPS. This is a circuit that is selected as a signal and supplied to the 1PPS phase comparator 33 in order to obtain a phase shift between the 1PPS generation circuit 32 and the in-device 1PPS signal 32a. When the selection circuit 37a selects the IEEE 1588 clock 24a from the microcomputer 24 as the reference clock, the selection circuit 37b selects the 1PPS signal 24b from the microcomputer 24 as the reference 1PPS signal, and conversely, the selection circuit 37a. However, when the GPS clock 25a from the GPS receiver 25 is selected as the reference clock, the selection circuit 37b selects the GPS_1PPS signal 25b from the GPS receiver 25 as the reference 1PPS signal.

なお、ＦＰＧＡ２３が動作するためのＦＰＧＡシステムクロック２６ａとしては、図２のＦＰＧＡ３の場合のＦＰＧＡシステムクロック６ａと同様、該ＦＰＧＡ２３内部の位相比較精度を向上させるために、２００ＭＨｚなどの高速クロックを使用する。 As the FPGA system clock 26a for operating the FPGA 23, a high-speed clock of 200 MHz or the like is used in order to improve the phase comparison accuracy inside the FPGA 23 as in the case of the FPGA system clock 6a in the case of the FPGA 3 in FIG. .

（第２の実施形態の動作の説明）
次に、図３、図４に第２の実施形態として示した移動体無線基地局装置の動作についてその一例を詳細に説明する。 (Description of the operation of the second embodiment)
Next, an example of the operation of the mobile radio base station apparatus shown as the second embodiment in FIGS. 3 and 4 will be described in detail.

図４に示したＦＰＧＡ２３において、クロック位相比較器３１は、移動体無線基地局装置の高安定周波数発振器２１からの装置内クロック２１ａと選択回路３７ａにおいて基準クロックとして選択されたＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａとの位相比較を行い、ＦＰＧＡシステムクロック２６ａを用いて、ＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロックを基準としたときの装置内クロック１ａの位相ずれをカウントする。カウントされた該位相ずれは、第１の実施形態の場合と同様、定期的に取得され、瞬時的な位相変動に引き摺られないように、秒周期（例えば、１０秒周期）の位相ずれとして集計される。秒周期（例えば、１０秒周期）に集計された位相ずれの値は、その都度、クロック位相比較器３１からＤＡＣ制御回路３６に対して送出される。 In the FPGA 23 shown in FIG. 4, the clock phase comparator 31 includes an in-device clock 21a from the high stable frequency oscillator 21 of the mobile radio base station device and an IEEE 1588 clock 24a or GPS clock selected as a reference clock in the selection circuit 37a. The phase comparison with 25a is performed, and the phase shift of the in-device clock 1a is counted using the FPGA system clock 26a with reference to either the IEEE 1588 clock 24a or the GPS clock 25a. The counted phase shift is periodically acquired as in the case of the first embodiment, and is counted as a phase shift of a second period (for example, a period of 10 seconds) so as not to be dragged by an instantaneous phase fluctuation. Is done. The value of the phase shift totaled in the second period (for example, 10 second period) is sent from the clock phase comparator 31 to the DAC control circuit 36 each time.

位相ずれの値を受け取ったＤＡＣ制御回路３６は、第１の実施形態の場合のＤＡＣ制御回路１６と同様、ＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロックに対して保持すべき位相ずれの値に比して、集計された位相ずれの値が大きい場合には、高安定周波数発振器２１の装置内クロック２１ａの出力周波数を高くする方向の制御信号３６ａを生成して、デジタルアナログ変換器２２に対して出力し、逆に、集計された位相ずれの値が小さい場合には、高安定周波数発振器２１の装置内クロック２１ａの出力周波数を低くする方向の制御信号３６ａを生成して、デジタルアナログ変換器２２に対して出力する。この結果として、高安定周波数発振器２１の装置内クロック２１ａを、ＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロックの周波数と同一の周波数に調整することになる（周波数同期）。ここで、クロック位相比較器３１における定期的な位相ずれの取得やＤＡＣ制御回路３６における制御信号３６ａの生成等を始めとして、前述のごとき同期制御方法をコンピュータにより実行可能な同期制御プログラムとして実施するようにしても良い。 The DAC control circuit 36 that has received the value of the phase shift, like the DAC control circuit 16 in the first embodiment, determines the phase shift to be held with respect to the reference clock of either the IEEE 1588 clock 24a or the GPS clock 25a. When the total phase shift value is larger than the value, a control signal 36a is generated in a direction to increase the output frequency of the in-device clock 21a of the high stable frequency oscillator 21, and the digital-analog converter 22 is generated. On the contrary, when the total phase shift value is small, a control signal 36a is generated in a direction to lower the output frequency of the in-device clock 21a of the high stable frequency oscillator 21, and the digital analog Output to the converter 22. As a result, the internal clock 21a of the high stability frequency oscillator 21 is adjusted to the same frequency as the reference clock frequency of either the IEEE 1588 clock 24a or the GPS clock 25a (frequency synchronization). Here, the synchronization control method as described above is implemented as a synchronization control program that can be executed by a computer, including periodic phase shift acquisition in the clock phase comparator 31 and generation of the control signal 36a in the DAC control circuit 36. You may do it.

さらに、図４に示したＦＰＧＡ２３において、１ＰＰＳ位相比較器３３は、第１の実施形態の場合の１ＰＰＳ位相比較器１３と同様、高安定周波数発振器２１の装置内クロック２１ａを基にして１ＰＰＳ生成回路３２にて生成された装置内１ＰＰＳ信号３２ａとマイコン２４からの１ＰＰＳ信号２４ｂまたはＧＰＳレシーバ２５からのＧＰＳ＿１ＰＰＳ信号２５ｂのいずれかの基準１ＰＰＳ信号との位相比較を行い、ＦＰＧＡシステムクロック２６ａを用いて、マイコン２４からの基準１ＰＰＳ信号を基準としたときの装置内１ＰＰＳ信号３２ａの位相ずれをカウントする。カウントされた該位相ずれは定期的に取得され、瞬時的な位相変動に引き摺られないように、秒周期（例えば、１０秒周期）の位相ずれとして集計される。秒周期（例えば、１０秒周期）に集計された位相ずれの値を基にして、１ＰＰＳ生成回路３２にて生成される装置内１ＰＰＳ信号３２ａをマイコン２４からの１ＰＰＳ信号２４ｂまたはＧＰＳレシーバ２５からのＧＰＳ＿１ＰＰＳ信号２５ｂのいずれかの基準１ＰＰＳ信号に同期させることができる。さらには、マイコン２４から得られた時刻情報２４ｃまたはＧＰＳレシーバ２５から得られたＧＰＳ時刻情報２５ｃも基準時刻情報として用いて、装置内１ＰＰＳ信号３２ａを基に計時する装置内時刻タイマ３４の時刻合わせを実施することにより、高安定周波数発振器２１の装置内クロック２１ａとＩＥＥＥ１５８８クロック２４ａまたはＧＰＳクロック２５ａのいずれかの基準クロックとの時刻同期を実現することになる（時刻同期）。 Further, in the FPGA 23 shown in FIG. 4, the 1PPS phase comparator 33 is a 1PPS generation circuit based on the in-device clock 21a of the high-stable frequency oscillator 21 as in the case of the 1PPS phase comparator 13 in the first embodiment. Phase comparison between the in-device 1PPS signal 32a generated at 32 and the 1PPS signal 24b from the microcomputer 24 or the GPS_1PPS signal 25b from the GPS receiver 25 is performed, and the FPGA system clock 26a is used. The phase shift of the in-device 1PPS signal 32a when the reference 1PPS signal from the microcomputer 24 is used as a reference is counted. The counted phase shifts are periodically acquired and summed up as phase shifts of a second period (for example, 10 second period) so as not to be dragged by instantaneous phase fluctuations. The in-device 1PPS signal 32a generated by the 1PPS generation circuit 32 is converted from the 1PPS signal 24b from the microcomputer 24 or from the GPS receiver 25 on the basis of the phase shift value totaled in the second period (for example, 10 second period). The GPS_1PPS signal 25b can be synchronized to any reference 1PPS signal. Furthermore, the time information 24c obtained from the microcomputer 24 or the GPS time information 25c obtained from the GPS receiver 25 is also used as the reference time information, and the time adjustment of the in-device time timer 34 which measures the time based on the in-device 1PPS signal 32a. By implementing the above, time synchronization between the in-device clock 21a of the high stable frequency oscillator 21 and the reference clock of either the IEEE 1588 clock 24a or the GPS clock 25a is realized (time synchronization).

また、第１の実施形態の場合の逓倍器１５と同様、逓倍器３５によって、高安定周波数発振器２１からの装置内クロック２１ａを逓倍して、マイコン２４のＩＥＥＥ１５８８機能部を動作させるための動作クロック３５ａを生成して、マイコン２４に対して供給する。 Similarly to the multiplier 15 in the first embodiment, the multiplier 35 multiplies the in-device clock 21a from the high stable frequency oscillator 21 by the multiplier 35 to operate the IEEE 1588 function unit of the microcomputer 24. 35a is generated and supplied to the microcomputer 24.

（第２の実施形態の効果の説明）
本第２の実施形態においては、第１の実施形態における効果に加えて、さらに、ＩＥＥＥ１５８８クロックとの周波数同期、時刻同期だけでなく、ＧＰＳクロックとの周波数同期、時刻同期も実現することができる。その理由は、移動体無線基地局装置に、ＩＥＥＥ１５８８のスレーブ機能を担うマイコン２４のみならず、ＧＰＳクロック２５ａ、ＧＰＳ＿１ＰＰＳ信号２５ｂ、ＧＰＳ時刻情報２５ｃを出力するＧＰＳレシーバ２５を搭載し、選択回路３７ａ、選択回路３７ｂにてマイコン２４またはＧＰＳレシーバ２５のいずれかからの出力を選択して基準クロック、基準１ＰＰＳ信号、基準時刻情報として供給しているので、マイコン２４からのＩＥＥＥ１５８８クロック２４ａまたはＧＰＳレシーバ２５からのＧＰＳクロック２５ａを基準にして、高安定周波数発振器２１の装置内クロック２１ａの位相ずれを測定し、測定した位相ずれの値に基づいて制御信号３６ａを生成して、高安定周波数発振器２１が生成する装置内クロック２１ａの発振周波数を調整することができるためである。さらには、マイコン２４から得られる１ＰＰＳ信号２４ｂおよび時刻情報２４ｃまたはＧＰＳレシーバ２５から得られるＧＰＳ＿１ＰＰＳ信号２５ｂおよびＧＰＳ時刻情報２５ｃを基準１ＰＰＳ信号および基準時刻情報として用いて、装置内１ＰＰＳ信号３２ａを基に計時する装置内時刻タイマ３４の時刻を補正して、移動体無線基地局装置内で使用する装置内時刻タイマ３４の時刻合わせを実施することができるためである。 (Description of the effect of the second embodiment)
In the second embodiment, in addition to the effects of the first embodiment, not only frequency synchronization and time synchronization with the IEEE 1588 clock but also frequency synchronization and time synchronization with the GPS clock can be realized. . The reason is that the mobile radio base station apparatus is equipped with not only the microcomputer 24 having the slave function of IEEE 1588 but also the GPS receiver 25 that outputs the GPS clock 25a, the GPS_1PPS signal 25b, and the GPS time information 25c, and the selection circuit 37a, Since the selection circuit 37b selects the output from either the microcomputer 24 or the GPS receiver 25 and supplies it as the reference clock, the reference 1PPS signal, and the reference time information, the IEEE 1588 clock 24a from the microcomputer 24 or the GPS receiver 25 The high-stable frequency oscillator 21 generates a control signal 36a based on the measured phase shift value by measuring the phase shift of the in-device clock 21a of the high-stable frequency oscillator 21 with the GPS clock 25a as a reference. Oscillation frequency of the internal clock 21a This is because the can be adjusted. Further, the 1PPS signal 24b and the time information 24c obtained from the microcomputer 24 or the GPS_1PPS signal 25b and the GPS time information 25c obtained from the GPS receiver 25 are used as the reference 1PPS signal and the reference time information, and based on the in-device 1PPS signal 32a. This is because the time of the in-device time timer 34 used in the mobile radio base station device can be adjusted by correcting the time of the in-device time timer 34 to be timed.

以上、本発明の好適な実施形態の構成を説明した。しかし、かかる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。 The configuration of the preferred embodiment of the present invention has been described above. However, it should be noted that such embodiments are merely examples of the present invention and do not limit the present invention in any way. Those skilled in the art will readily understand that various modifications and changes can be made according to a specific application without departing from the gist of the present invention.

１高安定周波数発振器
１ａ装置内クロック
２デジタルアナログ変換器（ＤＡＣ）
３ＦＰＧＡ（Field Programmable Gate Array）
４マイクロコンピュータ（マイコン）
４ａＩＥＥＥ１５８８クロック
４ｂ１ＰＰＳ信号
４ｃ時刻情報
５ＧＰＳ（Global Positioning System）レシーバ
６ａＦＰＧＡシステムクロック
１１クロック位相比較器
１２１ＰＰＳ生成回路
１２ａ装置内１ＰＰＳ信号
１３１ＰＰＳ位相比較器
１４装置内時刻タイマ
１５逓倍器
１５ａ動作クロック
１６ＤＡＣ制御回路
１６ａ制御信号
２１高安定周波数発振器
２１ａ装置内クロック
２２デジタルアナログ変換器
２３ＦＰＧＡ
２４マイクロコンピュータ（マイコン）
２４ａＩＥＥＥ１５８８クロック
２４ｂ１ＰＰＳ信号
２４ｃ時刻情報
２５ＧＰＳ（Global Positioning System）レシーバ
２５ａＧＰＳクロック
２５ｂＧＰＳ＿１ＰＰＳ信号
２５ｃＧＰＳ時刻情報
２６ａＦＰＧＡシステムクロック
３１クロック位相比較器
３２１ＰＰＳ生成回路
３２ａ装置内１ＰＰＳ信号
３３１ＰＰＳ位相比較器
３４装置内時刻タイマ
３５逓倍器
３５ａ動作クロック
３６ＤＡＣ制御回路
３６ａ制御信号
３７ａ選択回路
３７ｂ選択回路
４１高安定周波数発振器（ＯＣＶＣＸＯ）
４２デジタルアナログ変換器（ＤＡＣ）
４３ＦＰＧＡ（Field Programmable Gate Array）
４４ＧＰＳ（Global Positioning System）レシーバ 1 Highly stable frequency oscillator 1a In-device clock 2 Digital to analog converter (DAC)
3 FPGA (Field Programmable Gate Array)
4 Microcomputer (microcomputer)
4a IEEE 1588 clock 4b 1PPS signal 4c Time information 5 GPS (Global Positioning System) receiver 6a FPGA system clock 11 Clock phase comparator 12 1PPS generation circuit 12a In-device 1PPS signal 13 1PPS phase comparator 14 In-device time timer 15 Multiplier 15a Operation Clock 16 DAC control circuit 16a Control signal 21 High-stable frequency oscillator 21a In-device clock 22 Digital-analog converter 23 FPGA
24 Microcomputer
24a IEEE 1588 clock 24b 1PPS signal 24c Time information 25 GPS (Global Positioning System) receiver 25a GPS clock 25b GPS_1PPS signal 25c GPS time information 26a FPGA system clock 31 Clock phase comparator 32 1PPS generation circuit 32a In-device 1PPS signal 33 1PPS phase comparator 34 In-device time timer 35 Multiplier 35a Operation clock 36 DAC control circuit 36a Control signal 37a Selection circuit 37b Selection circuit 41 High stable frequency oscillator (OCVCXO)
42 Digital-to-analog converter (DAC)
43 FPGA (Field Programmable Gate Array)
44 GPS (Global Positioning System) receiver

Claims

A mobile radio base station apparatus having at least a high-stable frequency oscillator for generating an in-apparatus clock, further comprising a microcomputer having a slave function for a master node compliant with the IEEE 1588 standard, and the IEEE 1588 clock acquired by the microcomputer The oscillation frequency of the in-device clock is adjusted based on the measurement result obtained by measuring the phase shift of the in-device clock generated by the highly stable frequency oscillator with reference to the above, and the in-device clock and the IEEE 1588 are adjusted. A mobile radio base station apparatus that establishes frequency synchronization with a clock.

A 1PPS generation circuit for generating a 1-second pulse as a 1 PPS (Pulse Per Second) signal based on the internal clock, and an internal time timer for measuring time based on the internal 1PPS signal In addition, based on the measurement result obtained by measuring the phase shift of the in-device 1PPS signal generated by the 1PPS generation circuit with reference to the 1PPS signal acquired by the microcomputer, the in-device 1PPS signal and the 1PPS 2. The mobile radio base station apparatus according to claim 1, wherein time synchronization with a signal is established and the time of the in-device time timer is corrected using time information acquired by the microcomputer.

A GPS receiver that outputs at least a GPS clock that is a clock in GPS (Global Positioning System) is further provided, and instead of using the IEEE 1588 clock acquired by the microcomputer as a reference, the IEEE 1588 clock acquired by the microcomputer or the GPS receiver is used. A measurement result obtained by selecting one of the output GPS clocks as a reference clock and measuring the phase shift of the in-device clock generated by the high stable frequency oscillator based on the selected reference clock. 2. The mobile radio base station apparatus according to claim 1, wherein frequency synchronization between the in-apparatus clock and the reference clock is established based on adjusting an oscillation frequency of the in-apparatus clock based on the base station.

A 1PPS generation circuit that generates a 1-second pulse as a 1 PPS (Pulse Per Second) signal based on the internal clock, an internal time timer that measures the time based on the internal 1PPS signal, A GPS clock that is a clock in GPS (Global Positioning System), a GPS_1PPS signal that is a pulse with a period of 1 second based on the GPS clock, and a GPS receiver that outputs at least GPS time information, and acquired by the microcomputer Either the 1PPS signal or the GPS_1PPS signal output from the GPS receiver is selected as a reference 1PPS signal, and the in-device 1PPS signal generated by the 1PPS generation circuit based on the selected reference 1PPS signal In the measurement result of measuring the phase shift of Accordingly, time synchronization between the in-device 1PPS signal and the reference 1PPS signal is established, and the in-device time is determined using the time information acquired by the microcomputer or the GPS time information output from the GPS receiver. The mobile radio base station apparatus according to claim 1, wherein the time of the timer is corrected.

A synchronization control method in a mobile radio base station apparatus including at least a high-stable frequency oscillator that generates an in-device clock, further comprising a microcomputer having a slave function for a master node compliant with the IEEE 1588 standard, Based on the measurement result obtained by measuring the phase shift of the in-device clock generated by the highly stable frequency oscillator with reference to the acquired IEEE 1588 clock, the oscillation frequency of the in-device clock is adjusted to A synchronization control method comprising establishing frequency synchronization between a clock and the IEEE 1588 clock.

A 1PPS generation step of generating a pulse of 1 second as a 1PPS (Pulse Per Second) signal within the apparatus based on the internal clock; and an internal time timer for measuring time based on the internal 1PPS signal Further, based on a measurement result obtained by measuring a phase shift of the in-device 1PPS signal generated in the 1PPS generation step with reference to the 1PPS signal acquired by the microcomputer, the in-device 1PPS signal and the in-device 1PPS signal 6. The synchronization control method according to claim 5, wherein time synchronization with the 1PPS signal is established and the time of the in-device time timer is corrected using time information acquired by the microcomputer.

A GPS receiving step for outputting at least a GPS clock which is a clock in a GPS (Global Positioning System), and instead of using the IEEE 1588 clock acquired by the microcomputer as a reference, the IEEE 1588 clock acquired by the microcomputer or the GPS One of the GPS clocks output from the receiving step was selected as a reference clock, and the phase shift of the in-device clock generated by the highly stable frequency oscillator was measured based on the selected reference clock. 6. The synchronization control method according to claim 5, wherein frequency synchronization between the internal clock and the reference clock is established by adjusting an oscillation frequency of the internal clock based on a measurement result.

A 1PPS generation step of generating a pulse of 1 second as a 1PPS (Pulse Per Second) signal in the apparatus based on the internal clock; an in-apparatus time timer for measuring time based on the in-apparatus 1PPS signal; A GPS clock that is a clock in GPS (Global Positioning System), a GPS_1PPS signal that is a pulse with a period of 1 second based on the GPS clock, and a GPS receive step that outputs at least GPS time information, and by the microcomputer Either the acquired 1PPS signal or the GPS_1PPS signal output from the GPS receive step is selected as a reference 1PPS signal, and the device generated in the 1PPS generation step based on the selected reference 1PPS signal Measurement of phase shift of 1PPS signal Based on the result, the time synchronization between the in-device 1PPS signal and the reference 1PPS signal is established, and using the time information acquired by the microcomputer or the GPS time information output from the GPS receive step, the 6. The synchronization control method according to claim 5, wherein the time of the in-device time timer is corrected.

9. A synchronization control program, wherein the synchronization control method according to claim 5 is implemented as a program executable by a computer.