JP2014160866A - 半導体装置 - Google Patents

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Abstract

【課題】スーパ・ジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造またはリサーフ構造によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。
【解決手段】本願発明は、セル部にトレンチ・フィル方式によって形成されたスーパ・ジャンクション構造を有するパワーＭＯＳＦＥＴを含む半導体装置において、セル部の周辺のドリフト領域には、その各辺に沿うような配向を有するスーパ・ジャンクション構造が設けられているものである。
【選択図】図１

Description

本発明は、半導体装置（または半導体集積回路装置）および半導体装置（または半導体集積回路装置）の製造方法におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
日本特開２００７−１１６１９０号公報（特許文献１）または米国特許公開２００５−０９８８２６号公報（特許文献２）マルチ・エピタキシ方式やトレンチ絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパ・ジャンクション構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウトに関して、種々の構造が開示されている。たとえば、Ｐ−リサーフ領域、マルチ・エピタキシ方式によるリング状周辺Ｐ型ドリフト領域、トレンチ絶縁膜埋め込み方式による垂直配列の直線状周辺Ｐ型ドリフト領域および分割された垂直/平行配列の直線状周辺Ｐ型ドリフト領域等である。
特開２００７−１１６１９０号公報 米国特許公開２００５−０９８８２６号公報
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコン・リミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラムおよびＰ型カラムを交互に有するスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入する方法が種々開発されている。このスーパ・ジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチ・エピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチ・フィル方式（トレンチ・フィリング方式またはトレンチ・エピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチ・エピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
これらに対して、トレンチ・フィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチ・フィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、スーパ・ジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ）またはリサーフ構造（Ｒｅｓｕｒｆ Ｓｔｒｕｃｔｕｒｅ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、高耐圧＆低オン抵抗の固体能動素子等の半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、セル部にトレンチ・フィル方式によって形成されたスーパ・ジャンクション構造を有するパワーＭＯＳＦＥＴを含む半導体装置において、セル部の周辺のドリフト領域には、その各辺に沿うような配向を有するスーパ・ジャンクション構造が設けられているものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、セル部にトレンチ・フィル方式によって形成されたスーパ・ジャンクション構造を有するパワーＭＯＳＦＥＴを含む半導体装置において、セル部の周辺のドリフト領域には、その各辺に沿うような配向を有するスーパ・ジャンクション構造が設けられているので、セル部の周辺における耐圧低下を有効に防止することができる。
本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）におけるチップ全体平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）におけるセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における図２のＡ−Ａ’断面に対応するデバイス要部断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における図２のＢ−Ｂ’断面に対応するデバイス要部断面図である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型カラム用トレンチ形成用ハード・マスク膜パターニング工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型カラム用トレンチ形成工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型埋め込みエピタキシャル層形成工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型埋め込みエピタキシャル層へのＣＭＰ工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ−型リサーフ領域導入工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ−型リサーフ領域導入用レジスト膜除去工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ゲート・ポリシリコン膜成膜工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ゲート電極パターニング工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウェル領域導入工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウェル領域導入用レジスト膜除去工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｎ＋ソース領域導入工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（層間絶縁膜成膜工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ソース・コンタクト・ホール開口工程）である。 本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウエル領域へのＰ＋コンタクト形成工程）である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）におけるセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）における図１９のＡ−Ａ’断面に対応するデバイス要部断面図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）における図１９のＢ−Ｂ’断面に対応するデバイス要部断面図である。 本願の各実施の形態の半導体装置のパワーＭＯＳＦＥＴの各デバイス構造におけるＰ−表面リサーフ層の変形例（階段状）を説明するための図４、図２１等に、ほぼ対応するデバイス要部模式断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（単純屈折型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（屈折部切断型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（補助Ｐ型カラム型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図３等に対応する（図２のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図４等に対応する（図２のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２０等に対応する（図１９のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２１等に対応する（図１９のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図３等に対応する（図２のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。 本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図４等に対応する（図２のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図１９等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２０等に対応する（図１９のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。 本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２１等に対応する（図１９のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、このセル領域の各辺に沿って設けられた周辺サイド領域、および、前記セル領域の各コーナ部に設けられた周辺コーナ領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域、各周辺サイド領域および各周辺コーナ領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造。
２．前記１項の半導体装置において、前記第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式によるものである。
３．前記１または２項の半導体装置において、更に、以下を含む：
（ｇ）各周辺コーナ領域において、前記第２から第５のスーパ・ジャンクション構造を構成する各一対のカラムを相互に連結するほぼＬ字状のカラム群。
４．前記３項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間でほぼ直角に屈折する連続図形を呈する。
５．前記３項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間で分離した相互に直交する配向を有する一対の連続図形を呈する。
６．前記３項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間で分離した相互に直交する配向を有する一対の連続図形、および、これらの最近接部の外部近傍に置かれた補助カラムからなる。
７．前記１から６項のいずれか一つの半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、各周辺サイド領域または各周辺コーナ領域の少なくとも一部には、前記セル領域を囲むように、表面リサーフ領域が設けられている。
８．前記１から７項のいずれか一つの半導体装置において、前記表面リサーフ領域の一部の上方には、フィールド・プレートが延在している。
９．前記１から８項のいずれか一つの半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、各周辺サイド領域または各周辺コーナ領域の少なくとも一部には、前記セル領域を囲むように、単数又は複数のフローティング・フィールド・リングが設けられている。
１０．前記１から９項のいずれか一つの半導体装置において、前記表面リサーフ領域は、複数領域に分割されている。
１１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、このセル領域の各辺に沿って設けられた周辺サイド領域、および、前記セル領域の各コーナ部に設けられた周辺コーナ領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域、各周辺サイド領域および各周辺コーナ領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパ・ジャンクション構造とほぼ同一の配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造。
１２．前記１１項の半導体装置において、前記第２及び第３のスーパ・ジャンクション構造は、前記第１のスーパ・ジャンクション構造と連結して設けられている。
１３．前記１１または１２項の半導体装置において、前記第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式によるものである。
１４．前記１１から１３項のいずれか一つの半導体装置において、前記第４及び第５のスーパ・ジャンクション構造は、各周辺コーナ領域に渉って設けられている。
１５．前記１１から１４項のいずれか一つの半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、各周辺サイド領域または各周辺コーナ領域の少なくとも一部には、前記セル領域を囲むように、表面リサーフ領域が設けられている。
１６．前記１１から１５項のいずれか一つの半導体装置において、前記表面リサーフ領域の一部の上方には、フィールド・プレートが延在している。
１７．前記１１から１６項のいずれか一つの半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、各周辺サイド領域または各周辺コーナ領域の少なくとも一部には、前記セル領域を囲むように、単数又は複数のフローティング・フィールド・リングが設けられている。
１８．前記１１から１７項の半導体装置において、前記表面リサーフ領域は、複数領域に分割されている。
１９．半導体装置の製造方法であって、前記半導体装置は以下を含む：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有するウエハ上の半導体チップ領域；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、このセル領域の各辺に沿って設けられた周辺サイド領域、および、前記セル領域の各コーナ部に設けられた周辺コーナ領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域、各周辺サイド領域および各周辺コーナ領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記製造方法において、第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式により形成される。
２０．半導体装置の製造方法であって、前記半導体装置は以下を含む：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有するウエハ上の半導体チップ領域；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、このセル領域の各辺に沿って設けられた周辺サイド領域、および、前記セル領域の各コーナ部に設けられた周辺コーナ領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域、各周辺サイド領域および各周辺コーナ領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパ・ジャンクション構造と連結して設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記製造方法において、第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式により形成される。
次に、本願において開示される発明のその他の実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、および、それを包囲するセル周辺領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域および前記セル周辺領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の前記セル周辺領域の前記ドリフト領域に設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第２及び第３のスーパ・ジャンクション構造が設けられた部分以外の前記セル周辺領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式によるものである。
２．前記１項の半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、表面リサーフ領域が設けられている。
３．前記２項の半導体装置において、前記表面リサーフ領域の一部の上方には、フィールド・プレートが延在している。
４．前記２または３項の半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、単数又は複数のフローティング・フィールド・リングが設けられている。
５．前記２から４項のいずれか一つの半導体装置において、前記表面リサーフ領域は、複数領域に分割されている。
６．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、および、それを包囲するセル周辺領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域および前記セル周辺領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の前記セル周辺領域の前記ドリフト領域に、前記第１のスーパ・ジャンクション構造と連結して設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第２及び第３のスーパ・ジャンクション構造が設けられた部分以外の前記セル周辺領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式によるものである。
７．前記６項の半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、表面リサーフ領域が設けられている。
８．前記７項の半導体装置において、前記表面リサーフ領域の一部の上方には、フィールド・プレートが延在している。
９．前記７または８項の半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、単数又は複数のフローティング・フィールド・リングが設けられている。
１０．前記７から９項のいずれか一つの半導体装置において、前記表面リサーフ領域は、複数領域に分割されている。
１１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、および、それを包囲するセル周辺領域；
（ｃ）前記半導体チップの前記第１の主面側の前記セル領域および前記セル周辺領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の前記セル周辺領域の前記ドリフト領域に設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第２及び第３のスーパ・ジャンクション構造が設けられた部分および各周辺コーナ領域以外の前記セル周辺領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造；
（ｇ）各周辺コーナ領域において、前記第２から第５のスーパ・ジャンクション構造を構成する各一対のカラムを相互に連結するほぼＬ字状のカラム群、
ここで、前記第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式によるものである。
１２．前記１１項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間でほぼ直角に屈折する連続図形を呈する。
１３．前記１１項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間で分離した相互に直交する配向を有する一対の連続図形を呈する。
１４．前記１１項の半導体装置において、ほぼＬ字状のカラム群の各々は、中間で分離した相互に直交する配向を有する一対の連続図形、および、これらの最近接部の外部近傍に置かれた補助カラムからなる。
１５．前記１１から１４項のいずれか一つの半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、表面リサーフ領域が設けられている。
１６．前記１５項の半導体装置において、前記表面リサーフ領域の一部の上方には、フィールド・プレートが延在している。
１７．前記１５または１６項の半導体装置において、前記第１の主面側の前記ドリフト領域の表面領域であって、前記セル周辺領域の少なくとも一部には、前記セル領域を囲むように、単数又は複数のフローティング・フィールド・リングが設けられている。
１８．前記１５から１７項のいずれか一つの半導体装置において、前記表面リサーフ領域は、複数領域に分割されている。
１９．半導体装置の製造方法であって、前記半導体装置は以下を含む：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有するウエハ上の半導体チップ領域；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、および、それを包囲するセル周辺領域；
（ｃ）前記半導体チップ領域の前記第１の主面側の前記セル領域および前記セル周辺領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向と直交する方向の前記セル領域の両側の前記セル周辺領域の前記ドリフト領域に設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第２及び第３のスーパ・ジャンクション構造が設けられた部分以外の前記セル周辺領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記製造方法において、第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式により形成される。
２０．半導体装置の製造方法であって、前記半導体装置は以下を含む：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有するウエハ上の半導体チップ領域；
（ｂ）前記第１の主面上のほぼ中央部に設けられ、ほぼ矩形のセル領域、および、それを包囲するセル周辺領域；
（ｃ）前記半導体チップ領域の前記第１の主面側の前記セル領域および前記セル周辺領域のほぼ全面の表面内に設けられ、第１導電型のドリフト領域；
（ｄ）前記セル領域のほぼ全面であって、前記ドリフト領域に設けられ、第１の配向を有する第１のスーパ・ジャンクション構造；
（ｅ）前記第１のスーパ・ジャンクション構造の前記第１の配向方向の前記セル領域の両側の前記セル周辺領域の前記ドリフト領域に、前記第１のスーパ・ジャンクション構造と連結して設けられた前記第１のスーパ・ジャンクション構造とほぼ同一の長さ及び配向を有する第２及び第３のスーパ・ジャンクション構造；
（ｆ）前記第２及び第３のスーパ・ジャンクション構造が設けられた部分以外の前記セル周辺領域の前記ドリフト領域に設けられ、前記第１のスーパ・ジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパ・ジャンクション構造、
ここで、前記製造方法において、第１から第５のスーパ・ジャンクション構造は、トレンチ・エピタキシャル埋め込み方式により形成される。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパ・ジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージ・バランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチ・フィル方式による「スーパ・ジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージ・バランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。
スーパ・ジャンクション構造について、「配向」とは、そのスーパ・ジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ ）構造またはジャンクション・エッジ・ターミネーション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ）構造に関して、ジャンクション・エッジ・エクステンション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｅｘｔｅｎｓｉｏｎ）または表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域を言う。通常、セル部を取り巻くようにリング状に形成される。また、フィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル部を取り巻く部分を言う。更に、フローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（たとえば６００ボルト）の耐圧の製品を例にとり説明する。
１．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）の説明（主に図１から図４）
スーパ・ジャンクション構造もリサーフ構造の一つであるが、このセクションで説明するリサーフ構造は、セル周辺領域のバルクのスーパージャンクション構造表面に形成するＰ−型表面層に対するリサーフ構造の説明である。セル周辺領域ではＰ型カラムがセル領域の対応する辺に対して平行に延びているので、Ｐ−型表面層に延びる空乏層に掛かる電界方向の自由度としては、それ以外の2自由度、すなわち、基板の裏から表方向およびチップ・エッジからデバイス主面の内部方向を有しているため、この形式のリサーフ構造を２次元リサーフ構造という。
次に、２次元リサーフ構造の役割を説明する。トレンチフィル方式では、Ｐカラム形成のための埋め込みエピタキシャル成長は、セル領域もセル周辺領域も一度のエピタキシャル成長で形成するため、セル領域もセル周辺領域もＰカラムの不純物濃度は等しくなる。よって、セル領域とセル周辺領域のチャージバランスはＰカラム幅で制御することができる。チャージバランスについては、セル周辺領域でセル領域より大幅な耐圧低下を起こさないために、セル領域とセル周辺領域のＰカラム幅は同じ寸法とし、セル領域もセル周辺領域も同程度のチャージバランスを保つことが必要である。しかし、以上のようにバルクのスーパージャンクション構造のチャージバランスを調整しただけでは、セル周辺領域でセル領域と同等以上の耐圧を出すことは出来ない。何故なら、空乏層はＰ型ウエル領域７とセル領域３の各４辺に隣接する周辺サイド領域４ａ，４ｂ，４ｃ，４ｄ、および、それらの間のチップ２のコーナ部に対応する周辺コーナ領域５ａ，５ｂ，５ｃ，５ｄとで挟まれる領域で終端し、Ｐ型ウエル領域7の端部近傍で電界集中するからである。そこで、周辺領域の表面にＰ−型表面リサーフ領域８を設けることによって、Ｎカラム表面へ抜ける等電位線の数を調整する。ドレイン電極１ｂにバイアスを印加すると、バルクのスーパージャンクションはセル領域から空乏化し始め、周辺領域のバルクのスーパージャンクション構造もセル領域から放射状に空乏化していく。このとき、Ｐ−型表面リサーフ領域が無ければＰ型ウエル領域７の周りで終端されていた空乏層は、Ｐ−型表面リサーフ領域によって、デバイス主面の内部からチップ・エッジ方向にかけて空乏層が延びる。Ｐ−型表面リサーフ領域は、その不純物濃度を適度に制御することで、デバイス主面の内部からチップ・エッジ方向にかけて等電位線の数が均等にチップ表面へと抜けるよう設計することができ、これによって、セル周辺領域においてもセル領域と同等以上の耐圧を確保することができる。
図1は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）におけるチップ全体平面レイアウト図である。図２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）におけるセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図３は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における図２のＡ−Ａ’断面に対応するデバイス要部断面図である。図４は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における図２のＢ−Ｂ’断面に対応するデバイス要部断面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）を説明する。
図１から図４（主に図１）に示すように、半導体チップ２（チップ領域、ここでは一例として3ミリ・メートル角のものについて説明する）のデバイス主面１ａ（チップ１の裏面１ｂの反対の面）側から見たレイアウトは、中央部のほぼ矩形（正方形または長方形）のセル領域（セル部）３、それを取り囲むリング状のセル周辺領域、更にその外側でチップ２の端部を構成するリング状のチップ端領域等から構成されている。このセル領域３は、パワーＭＯＳＦＥＴの主要部である線状繰り返しゲート電極９、それを取り囲むようにＮエピタキシャル層１ｅ（ドリフト領域）の表面領域に設けられたＰ型ウエル領域７（Ｐ型ボディ領域）、多数のＰ型カラム６ｉからなるスーパ・ジャンクション構造（すなわち、第1の配向を有する第1のスーパ・ジャンクション構造、カラム厚さ４マイクロ・メートル程度、カラム間隔６マイクロ・メートル程度）等から構成されている。セル周辺領域は、セル領域３の各４辺に隣接する周辺サイド領域４ａ，４ｂ，４ｃ，４ｄと、それらの間のチップ２のコーナ部に対応する周辺コーナ領域５ａ，５ｂ，５ｃ，５ｄから構成されている。チップ端領域には、チップ端部において不所望なチャネルが形成されないように、リング状のＮ＋チャネル・ストッパ１８、それに接続されたリング状のガード・リング電極１１（アルミニウム系メタル電極）が設けられている。セル周辺領域の内、周辺サイド領域４ｂ，４ｄのＮエピタキシャル層１ｅ（ドリフト領域）には、Ｐ型カラム６ｉと同様に、複数のＰ型カラム６ｂ、６ｄが設けられている（すなわち、第1の配向を有する第２および第３のスーパ・ジャンクション構造である。カラム厚さ４マイクロ・メートル程度、カラム間隔６マイクロ・メートル程度、第1のスーパ・ジャンクション構造に属するカラムの端部からの距離は、たとえば３マイクロ・メートル程度）。これらのＰ型カラム６ｂ、６ｄの配向や長さは、Ｐ型カラム６ｉとほぼ同一である。そして、セル周辺領域の内、これら以外の領域、すなわち、周辺サイド領域４ａおよび一対の周辺コーナ領域５ａ、５ｂを連結した領域、並びに、周辺サイド領域４ｃおよび一対の周辺コーナ領域５ｃ、５ｄを連結した領域のＮエピタキシャル層１ｅ（ドリフト領域）には、複数のＰ型カラム６ａ、６ｃが設けられている（すなわち、第1の配向と直交する配向を有する第４および第５のスーパ・ジャンクション構造である）。これらのＰ型カラム６ａ、６ｃの配向は、Ｐ型カラム６ｉとほぼ直交している。
次に、図１のセル部右上端部を含むチップ・コーナ部ＣＲを拡大して示した図２に基づいて、レイアウトの詳細ならびに縦構造との関係を説明する。このレイアウトは、チップの中央線（縦、横）に関して線対称であり、チップの中心に関して、１８０度回転対象であるので（引き出し電極やソース・パッド、ゲート・パッド等は必ずしも、この対象性を持つものではない）、一つのコーナ付近を説明すれば、チップ２の全体をほぼ説明することとほぼ等価である。従って、以下では主に、平面レイアウトについては、チップ２の右上部分周辺を例にとり説明する。
図２のＡ−Ａ’断面を示したのが、図３である。図３に示すように、Ｎ＋シリコン単結晶基板１ｓ上にＮエピタキシャル層１ｅ（ドリフト領域）が設けられており、それを上下に貫通するようにＰ型カラム６ａ、６ｉが設けられている。エピタキシャル層１ｅの表面のＰ型ウエル領域７（Ｐ型ボディ領域）内には、Ｐ＋コンタクト領域１５が設けられており、そこにはバリア・メタル等を介してメタル・ソース電極１４が接続されている。Ｐ型ウエル領域７には、それよりも濃度が低いＰ−型表面リサーフ領域８（不純物ピーク濃度は、たとえば、２ｘ１０１６/ｃｍ３程度、その深さは、通常、Ｐ型ウエル領域７よりも浅いが、適用可能な範囲としては、その深さの１０％から１５０％程度）がエクステンションとして設けられており、たとえば、最外周のＰ型カラムの付近まで延在している。Ｎエピタキシャル層１ｅの表面には、フィールド絶縁膜等１６が設けられており、その中にゲート電極９（ゲート・ポリシリコン膜）等が設けられている。チップ端領域には、Ｎ＋チャネル・ストッパ１８、それに接続されたリング状のガード・リング電極１１が設けられているが、これらのほか、チップ・エッジ部のＰ＋ボディコンタクト領域に対応する半導体領域１２等は、セル部３の不純物導入時に同時に形成された領域であり、Ｎ＋チャネル・ストッパ１８、ガード・リング電極１１等とともに全体として、チャネル・ストップ等として作用している。
図２のＢ−Ｂ’断面を示したのが、図４である。図４に示すように、ゲート・ポリシリコン膜９の下側には、ゲート絶縁膜１９があり、ゲート電極９の両側のＰ型ボディ領域７の表面にはＮ＋ソース領域２１が設けられている。
ここで、図２に戻って、このようなレイアウトの必要性を説明する。セル領域３にスーパ・ジャンクション構造を有する素子では、縦方向の耐圧（いわゆるバルクの耐圧）を確保しつつ、オン抵抗を下げることができる。しかし、素子全体としての耐圧は、むしろ周辺部で決定されるので、セル周辺領域にもスーパ・ジャンクション構造を導入する必要がある。セル周辺領域における空乏層の広がり方は、セル領域３を中心として、ほぼ放射状であるから、高い耐圧を確保するには、それに対応した対象性を必要とする。一方、トレンチ・フィル方式では、エピタキシャル成長の特性から来る制限により、Ｐ型カラム６ａ，６ｂ，６ｃ，６ｄの平面形状は、相互に直交する辺からなる図形に限定される。表面リサーフ層の空乏層の伸びる自由度は、空乏層に掛かる電界成分で決まる。即ち、電界成分としては、基板の裏から表方向およびチップ・エッジからデバイス主面の内部方向の２成分から成るため、この形式のリサーフ構造を２次元リサーフ構造という。この２次元リサーフ構造とＰ型カラムの対象性は、周辺サイド領域４ａ，４ｂ，４ｃ，４ｄで同じである。従って、セル周辺領域においては、Ｐ−型表面リサーフ構造に関して、基本的に２次元リサーフ構造のみで構成してセル周辺領域の耐圧を保持するのが効率的である。なお、周辺コーナ領域５ａ，５ｂ，５ｃ，５ｄにおいては、厳密に言えば、空乏層自体の広がり方も周辺サイド領域４ａ，４ｂ，４ｃ，４ｄの対象性と異なっているので、あまり高い耐圧が要求されるものでない限り、問題とならない。
なお、周辺コーナ領域５ａ，５ｂ，５ｃ，５ｄにおけるスーパ・ジャンクション構造の更なる改良については、セクション５において更に説明する。
２．本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスの要部説明（主に図５から図１７）
このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、以下の記載を繰り返さない。
図５は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型カラム用トレンチ形成用ハード・マスク膜パターニング工程）である。図６は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型カラム用トレンチ形成工程）である。図７は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型埋め込みエピタキシャル層形成工程）である。図８は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型埋め込みエピタキシャル層への平坦化工程）である。図９は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ−型リサーフ領域導入工程）である。図１０は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ−型リサーフ領域導入用レジスト膜除去工程）である。図１１は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ゲート・ポリシリコン膜成膜工程）である。図１２は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ゲート電極パターニング工程）である。図１３は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウエル領域導入工程）である。図１４は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウエル領域拡散工程）である。図１５は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｎ＋ソース領域導入工程）である。図１６は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（層間絶縁膜成膜工程）である。図１７は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（ソース・コンタクト・ホール開口工程）である。図１８は本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスのデバイス要部断面プロセス・フロー図（Ｐ型ウエル領域へのＰ＋コンタクト形成工程）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法におけるウエハ・プロセスの要部を説明する。
まず、図５に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロ・メートル程度のリン・ドープＮエピタキシャル層１ｅ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハード・マスク膜３１を形成する。
次に、図６に示すように、Ｐ型カラム用トレンチ形成用ハード・マスク膜３１をマスクとして、Ｎエピタキシャル層１ｅ等をドライ・エッチングすることにより、Ｐ型カラム用トレンチ３２を形成する。続いて、不要になったハード・マスク膜３１を除去する。
次に、図７に示すように、Ｐ型カラム用トレンチ３２に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層３３（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。
次に、図８に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ３２外のＰ型埋め込みエピタキシャル層３３を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図８のようなスーパ・ジャンクション構造は、トレンチ・フィル方式のほか、マルチ・エピタキシャル方式で形成してもよい。
次に、図９に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜１６を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜２２を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜２２をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。その後、図１０に示すように、不要になったレジスト膜２２を全面除去する。
次に、図１１に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜１９を形成し、その上に、ゲート・ポリシリコン膜９をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図１２に示すように、ドライ・エッチングによりゲート電極９をパターニングする。
次に、図１３に示すように、リソグラフィによりＰ型ウエル領域導入用レジスト膜２３を形成する。続いて、Ｐ型ウエル領域導入用レジスト膜２３をマスクとして、イオン注入により、Ｐ型ウエル領域７（Ｐ型ボディ領域）を導入する（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、図１４に示すように、不要になったレジスト膜２３を全面除去する。
続いて、図１５に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜２４を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域２１、チップ・エッジ部のＮ＋チャネル・ストッパ領域に対応する半導体領域１８等を導入する（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜２４を全面除去する。
次に、図１６に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２５（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。
次に、図１７に示すように、半導体ウエハ１の表面１ａ上に、ソース・コンタクト・ホール開口用レジスト膜２６を形成し、それをマスクとして、ドライ・エッチングにより、ソース・コンタクト・ホール２７等を開口する。続いて、不要になったレジスト膜２６を全面除去する。
その後は、図１８に示すように、シリコン基板をエッチングした後、イオン注入（たとえばＢＦ２）により、Ｐ＋ボディ・コンタクト領域１２，１５を導入する（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。更に、図３、図４その他（たとえば図２０から２２、２６から２９、３１，３２、３４および３５）に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタル・ソース電極１４、ガード・リング電極１１等を形成する。
３．本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）の説明（主に図１９から図２１）
このセクションで説明するリサーフ構造は、セル周辺領域ではＰ型カラムがセル領域の対応する辺に対して直交して延びているので、Ｐ−型表面層に延びる空乏層に掛かる電界方向の自由度としては、３自由度、すなわち、セル領域の対応する辺に平行な方向、基板の裏から表方向およびチップ・エッジからデバイス主面の内部方向を有しているため、この形式のリサーフ構造を３次元リサーフ構造という。なお、デバイスの基本的構成は、セクション１とほぼ同じであるから、以下では、原則として、それと異なる部分のみを説明する（以下のセクションにおいても同じ）。
図１９は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）におけるセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図２０は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）における図１９のＡ−Ａ’断面に対応するデバイス要部断面図である。図２１は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）における図１９のＢ−Ｂ’断面に対応するデバイス要部断面図である。これらに基づいて、本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）を説明する。
図１９から図２１に示すように、半導体チップ２（チップ領域）のデバイス主面１ａ（チップ１の裏面１ｂの反対の面）側から見たレイアウトは、ほぼ矩形（正方形または長方形）のセル領域（セル部）３、それを取り囲むリング状のセル周辺領域、更にその外側でチップ２の端部を構成するリング状のチップ端領域等から構成されている。このセル領域３は、パワーＭＯＳＦＥＴの主要部である線状繰り返しゲート電極９、それを取り囲むようにＮエピタキシャル層１ｅ（ドリフト領域）の表面領域に設けられたＰ型ウエル領域７（Ｐ型ボディ領域）、多数のＰ型カラム６ｉからなるスーパ・ジャンクション構造（すなわち、第1の配向を有する第1のスーパ・ジャンクション構造）等から構成されている。セル周辺領域は、セル領域３の各４辺に隣接する周辺サイド領域４ａ，４ｂ（４ｃ，４ｄ）と、それらの間のチップ２のコーナ部に対応する周辺コーナ領域５ａ，５ｂ（５ｃ，５ｄ）から構成されている。チップ端領域には、チップ端部において不所望なチャネルが形成されないように、リング状のＮ＋チャネル・ストッパ１８、それに接続されたリング状のガード・リング電極１１（アルミニウム系メタル電極）が設けられている。
セル周辺領域の内、周辺サイド領域４ｂおよび周辺コーナ領域５ｂのＮエピタキシャル層１ｅ（ドリフト領域）には、Ｐ型カラム６ｉと同様に、複数のＰ型カラム６ｂが設けられている（すなわち、第1の配向と直交する配向を有する第４および第５のスーパ・ジャンクション構造である）。そして、セル周辺領域の内、これら以外の領域、すなわち、周辺サイド領域４ａのＮエピタキシャル層１ｅ（ドリフト領域）には、セル領域のＰ型カラム６ｉをそのまま延長した複数のＰ型カラムが設けられている（すなわち、第1の配向とほぼ同一の配向を有する第２および第３のスーパ・ジャンクション構造である）。
図１９のＡ−Ａ’断面を示したのが、図２０である。図２０に示すように、Ｎ＋シリコン単結晶基板１ｓ上にＮエピタキシャル層１ｅ（ドリフト領域）が設けられており、それを上下に貫通するようにＰ型カラム６ｉが設けられている。エピタキシャル層１ｅの表面のＰ型ウエル領域７（Ｐ型ボディ領域）内には、Ｎ＋コンタクト領域１５が設けられており、そこにはバリア・メタル等を介してメタル・ソース電極１４が接続されている。Ｐ型ウエル領域７には、それよりも濃度が低いＰ−型表面リサーフ領域８がエクステンションとして設けられており、たとえば、最外周のＰ型カラムの付近まで延在している。Ｎエピタキシャル層１ｅの表面には、フィールド絶縁膜等１６が設けられており、その中にゲート電極９（ゲート・ポリシリコン膜）等が設けられている。チップ端領域には、Ｎ＋チャネル・ストッパ１８、それに接続されたリング状のガード・リング電極１１が設けられているが、これらのほか、チップ・エッジ部のＰ＋ボディコンタクト領域に対応する半導体領域１２は、セル部３の不純物導入時に同時に形成された領域であり、Ｎ＋チャネル・ストッパ１８、ガード・リング電極１１等とともに全体として、チャネル・ストップ等として作用している。
図１９のＢ−Ｂ’断面を示したのが、図２１である。図２１に示すように、ゲート・ポリシリコン膜９の下側には、ゲート絶縁膜１９があり、ゲート電極９の両側のＰ型ボディ領域７の表面にはＮ＋ソース領域２１が設けられている。また、ドリフト領域１ｅを上下に貫通するようにＰ型カラム６ｂが設けられている。
４．本願の各実施の形態の半導体装置のパワーＭＯＳＦＥＴの各デバイス構造における表面リサーフ層の変形例の説明（主に図２２）
各セクションで説明する表面リサーフ層は、各例にとって、必須ではないが、適用すれば、他のリサーフ構造とあいまって、耐圧の低下を防止する効果がある。また、このセクションで説明する分割表面リサーフ層は、他の例で説明する各表面リサーフ層に適用できることは言うまでもない。
図２２は本願の各実施の形態の半導体装置のパワーＭＯＳＦＥＴの各デバイス構造におけるＰ−表面リサーフ層の変形例（階段状）を説明するための図４、図２１等に、ほぼ対応するデバイス要部模式断面図である。これに基づいて、本願の各実施の形態の半導体装置のパワーＭＯＳＦＥＴの各デバイス構造における表面リサーフ層の変形例を説明する。
図２２に示すように、この例の特徴は、Ｐ−型表面リサーフ領域８が複数の領域８ａ，８ｂ，８ｃ（分割Ｐ−型リサーフ領域）に分割されていることである。各分割Ｐ−型リサーフ領域８ａ，８ｂ，８ｃは、電界集中の起き易いチップの端部に近い８ａで８ｂ，８ｃよりも濃度が高く設定されている。また、チップの端部からチップ・エッジ方向にかけてＰ−リサーフ層の拡散層深さを浅く設定することもできる。このようにすることで、単一の表面リサーフ領域の場合と比較して、比較的小さな面積で高い耐圧を保持することができるメリットがある。
５．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例の説明（主に図２３から図２５）
このセクションで説明するコーナ補正構造は、周辺コーナ領域におけるスーパ・ジャンクション構造の対象性の不完全性に基づく、相対的な耐圧の低下を防止するもので、耐圧の特に高いもので必要性が高くなるが、もちろん、必須ではない。ただし、適用することによって、比較的小さなセル周辺領域で比較的高い耐圧を確保できるメリットがある。２次元リサーフ構造は、３次元リサーフ構造と同等の耐圧を確保しようとすると、（空間自由度が小さい分）比較的大きいセル周辺領域面積を必要とする傾向があるので、特に有効である。
図２３は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（単純屈折型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図２４は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（屈折部切断型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図２５は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例（補助Ｐ型カラム型）の図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）における周辺コーナ領域のスーパ・ジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）平面構造の変形例を説明する。
図２３に第1の変形例（単純屈折型）を示す。図２３に示すように、図２と異なり、セル周辺領域における各Ｐ型カラム６がリング状に連結されている。すなわち、周辺サイド領域４ａ，４ｂのＰ型カラム６ａ，６ｂが略Ｌ字状カラム群２０によって相互に連結されている。この構造は、非常に単純であり、プロセス的にも好適であるが、若干、屈折部周辺において、チャージ・バランス（屈折部近傍でＰ型電荷の過剰部分と不足部分が現れる）が乱れる恐れがあり、その点を更に改良したものが、図２４または図２５に示す例である。
図２４に第２の変形例（屈折部切断型）を示す。図２４に示すように、図２３と比較して、屈折部近傍でＰ型カラム６ａ，６ｂが切断されているのが特徴である。この例は、平常が非常に単純でプロセス的にも優れているが、屈折部周辺において、Ｐ型電荷が不足する傾向がある。
図２５に第３の変形例（補助Ｐ型カラム型）を示す。図２５に示すように、図２３と比較して、Ｐ型カラム６ａ，６ｂの屈折部を切り取り（周辺コーナ領域の補助的なＰ型カラムすなわち補助カラム１０）、若干、チップ２の対角線方向にシフトさせたレイアウトとなっている。これにより、チャージ・バランスを良好に保持することができる。
６．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用の説明（主に図２６および図２７）
ここでは、ソース・メタル電極を外側に延長してフィールド・プレートとする例を示したが、セクション８および９で説明するフローティング・フィールド・リングにメタル電極を接続して、それを外側の絶縁膜状に伸ばして、フィールド・プレートにしてもよい。ここで説明するフィールド・プレートは、セクション１，４、５および８の各例に適用できることは言うまでもない。
図２６は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図３等に対応する（図２のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。図２７は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図４等に対応する（図２のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用について説明する。
この例では図２６および図２７に示すように、メタル・ソース電極１４をＰ−型表面リサーフ領域８の上方へ延長することで、その部分をフィールド・プレート２８として利用している。このフィールド・プレート２８は、Ｐ型ウエル領域7の端部近傍における不所望な電界集中を緩和する働きがある。
７．本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用の説明（主に図２８および図２９）
ここでは、ソース・メタル電極を外側に延長してフィールド・プレートとする例を示したが、セクション８および９で説明するフローティング・フィールド・リングにメタル電極を接続して、それを外側の絶縁膜状に伸ばして、フィールド・プレートにしてもよい。ここで説明するフィールド・プレートは、セクション３および９の各例に適用できることは言うまでもない。
図２８は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２０等に対応する（図１９のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。図２９は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２１等に対応する（図１９のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。これらに基づいて、本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用について説明する。
セクション６と同様に、この例では図２８および図２９に示すように、メタル・ソース電極１４をＰ−型表面リサーフ領域８の上方へ延長することで、その部分をフィールド・プレート２８として利用している。このフィールド・プレート２８は、Ｐ型ウエル領域7の端部近傍における不所望な電界集中を緩和する働きがある。
８．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用の説明（主に図３０から図３２）
ここで説明するフィールド・プレートは、セクション１，４、５および６の各例に適用できることは言うまでもない。
図３０は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図２等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図３１は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図３等に対応する（図２のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。図３２は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用についての付加的な説明のための図４等に対応する（図２のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（２次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用について説明する。
この例では図３０から図３２に示すように、セル領域３寄りのＰ型カラム６、６ａ，６ｂ，６ｃ，６ｄにほぼ一致するように、同Ｐ型カラム６やＰ−型表面リサーフ領域８よりも濃度の高いＰ型表面不純物領域２９ａ，２９ｂ，２９ｃ（フローティング・フィールド・リング）を設けることにより、空乏層の伸びを促進して電界集中を分散させるメリットがある。このフローティング・フィールド・リング２９ａ，２９ｂ，２９ｃは、通常、Ｐ型ウエル領域７と同一の不純物領域を用いる。
９．本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用の説明（主に図３３から図３５）
ここで説明するフィールド・プレートは、セクション３および７の各例に適用できることは言うまでもない。
図３３は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図１９等に対応するセル部右上端部を含むチップ・コーナ部ＣＲの拡大平面レイアウト図である。図３４は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２０等に対応する（図１９のＡ−Ａ’断面にほぼ対応する）デバイス要部断面図である。図３５は本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフィールド・プレート（Ｆｉｅｌｄ Ｐｌａｔｅ）の適用についての付加的な説明のための図２１等に対応する（図１９のＢ−Ｂ’断面にほぼ対応する）デバイス要部断面図である。これらに基づいて、本願の他の実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイス構造（３次元リサーフ構造）へのフローティング・フィールド・リング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールド・リミッティング・リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）の適用について説明する。
この例では図３３から図３５に示すように、Ｐ型ウエル領域７の外周に沿うように、同Ｐ型カラム６やＰ−型表面リサーフ領域８よりも濃度の高いＰ型表面不純物領域２９ａ，２９ｂ，２９ｃ（フローティング・フィールド・リング）を設けることにより、空乏層の伸びを促進して電界集中を分散させるメリットがある。このフローティング・フィールド・リング２９ａ，２９ｂ，２９ｃは、通常、Ｐ型ウエル領域７と同一の不純物領域を用いる。
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナー型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパ・ジャンクション構造を有するパワー・デバイス、すなわち、ダイオード、バイポーラ・トランジスタ等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラ・トランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパ・ジャンクション構造の形成法として、主にトレンチ・フィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチ・エピタキシャル方式等も適用できることは言うまでもない。
１ 半導体ウエハ
１ａ ウエハのデバイス面（通常、ソース側）
１ｂ ウエハの裏面（通常、ドレイン側）
１ｅ Ｎエピタキシャル層（ドリフト領域）
１ｓ Ｎ＋シリコン単結晶基板
２ チップ（チップ領域）
３ セル領域（セル部）
４ａ，４ｂ，４ｃ，４ｄ （セル周辺領域の）周辺サイド領域
５ａ，５ｂ，５ｃ，５ｄ （セル周辺領域の）周辺コーナ領域
６、６ａ，６ｂ，６ｃ，６ｄ 周辺サイド領域のＰ型カラム
６ｉ セル領域のＰ型カラム
７ Ｐ型ウエル領域（Ｐ型ボディ領域）
８，８ａ，８ｂ，８ｃ Ｐ−型表面リサーフ領域（分割Ｐ−型リサーフ領域）
９ ゲート電極（ゲート・ポリシリコン膜）
１０ 周辺コーナ領域の補助的なＰ型カラム（補助カラム）
１１ ガード・リング電極
１２ チップ・エッジ部のＰ＋ボディ・コンタクト領域に対応する半導体領域
１４ メタル・ソース電極
１５ Ｐ＋コンタクト領域（Ｐ＋ボディ・コンタクト領域）
１６ フィールド絶縁膜等
１８ チップ・エッジ部のＮ＋ソース・ドレイン領域に対応する半導体領域（Ｎ＋チャネル・ストッパ）
１９ ゲート絶縁膜
２０ 略Ｌ字状カラム群
２１ Ｎ＋ソース領域
２２ Ｐ−型リサーフ領域導入用レジスト膜
２３ Ｐ型ウエル領域導入用レジスト膜
２４ Ｎ＋ソース領域導入用レジスト膜
２５ 層間絶縁膜
２６ ソース・コンタクト・ホール開口用レジスト膜
２７ ソース・コンタクト・ホール
２８ フィールド・プレート部
２９ａ，２９ｂ，２９ｃ フローティング・フィールド・リング（フィールド・リミッティング・リング）
３１ Ｐ型カラム用トレンチ形成用ハード・マスク膜
３２ Ｐ型カラム用トレンチ
３３ Ｐ型埋め込みエピタキシャル層
ＣＲ セル部右上端部を含むチップ・コーナ部

Claims (11)

  1. 第１端辺、前記第１端辺と対向する第２端辺、第３端辺および前記第３端辺と対向する第４端辺を有する半導体基板と、
    前記半導体基板の第１主面に設けられたパワーＭＯＳＦＥＴのソース電極と、
    前記第１主面と反対側である前記半導体基板の第２主面に設けられた前記パワーＭＯＳＦＥＴのドレイン電極と、
    前記第１主面上に設けられたセル領域と、
    前記セル領域と前記第１端辺の間に設けられた第１周辺サイド領域と、
    前記セル領域と前記第２端辺の間に設けられた第２周辺サイド領域と、
    前記セル領域と前記第３端辺の間に設けられた第３周辺サイド領域と、
    前記セル領域と前記第４端辺の間に設けられた第４周辺サイド領域と、
    前記半導体基板に形成され、且つ、前記セル領域および前記第１〜４周辺サイド領域に設けられた第１導電型のドリフト領域と、
    前記第１周辺サイド領域の前記ドリフト領域に形成され、前記第３端辺から前記第４端辺に向かう第１方向に延在し、且つ、前記第１導電型と反対の第２導電型で構成された複数の第１カラムと、
    前記第２周辺サイド領域の前記ドリフト領域に形成され、前記第１方向に延在し、且つ、前記第２導電型で構成された複数の第２カラムと、
    前記第３周辺サイド領域の前記ドリフト領域に形成され、前記第１端辺から前記第２端辺に向かう第２方向に延在し、且つ、前記第２導電型で構成された複数の第３カラムと、
    前記第４周辺サイド領域の前記ドリフト領域に形成され、前記第２方向に延在し、且つ、前記第２導電型で構成された複数の第４カラムと、
    前記セル領域の前記ドリフト領域に形成され、前記第１方向に延在し、且つ、前記第２導電型で構成された複数の第５カラムとを有し、
    前記第１周辺サイド領域、前記第２周辺サイド領域および前記セル領域と前記第３端辺の間には、前記第３周辺サイド領域が設けられており、
    前記第１周辺サイド領域、前記第２周辺サイド領域および前記セル領域と前記第４端辺の間には、前記第４周辺サイド領域が設けられており、
    前記セル領域において、前記第１主面側の前記ドリフト領域の表面および前記第５カラムの表面には、前記第２導電型のウェル領域が形成されており、
    前記ウェル領域には前記ソース電極と電気的に接続する前記第１導電型のソース領域が形成されており、
    前記第１〜４周辺サイド領域において、前記第１主面側の前記ドリフト領域の表面および前記第１〜４カラムの表面には、前記セル領域を囲むように、前記ウェル領域と電気的に接続する前記第２導電型のリサーフ領域が設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記複数の第１〜５カラムはそれぞれ一体化されておらず、前記ドリフト領域によって物理的に分離されている。
  3. 請求項１または２の何れか１項に記載の半導体装置において、前記第１〜４端辺と前記リサーフ領域との間には、前記第１〜４周辺サイド領域を囲むように、前記ソース電極と同層のガードリング電極が形成されている。
  4. 請求項１〜３の何れか１項に記載の半導体装置において、前記リサーフ領域の不純物濃度は、前記ウェル領域の不純物濃度よりも低い。
  5. 請求項１〜４の何れか１項に記載の半導体装置において、前記リサーフ領域の接合深さは、前記ウェル領域の接合深さよりも浅い。
  6. 請求項１〜５の何れか１項に記載の半導体装置において、前記リサーフ領域の上方には、前記ソース電極と同電位のフィールド・プレートが形成されている。
  7. 請求項１〜６の何れか１項に記載の半導体装置において、前記リサーフ領域、前記ドリフト領域および前記第１〜４カラムと接する位置に、前記リサーフ領域よりも不純物濃度の高く、且つ、前記第２導電型の不純物領域が形成されている。
  8. 請求項７に記載の半導体装置において、前記不純物領域の接合深さは、前記リサーフ領域の接合深さよりも深い。
  9. 請求項７または８の何れか１項に記載の半導体装置において、前記不純物領域は、前記複数の第１〜４カラム毎に、複数形成されている。
  10. 請求項１〜９の何れか１項に記載の半導体装置において、前記第１導電型はＮ型であり、前記第２導電型はＰ型である。
  11. 請求項１〜１０の何れか１項に記載の半導体装置において、前記複数の第１〜第５カラムの各々は、前記ドリフト領域に形成されたトレンチ内にエピタキシャル層が埋め込まれることで構成されている。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964342A (ja) * 1995-08-22 1997-03-07 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2003101039A (ja) * 2001-07-17 2003-04-04 Toshiba Corp 高耐圧半導体装置
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006202837A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 電力用半導体装置およびその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2008294028A (ja) * 2007-05-22 2008-12-04 Toshiba Corp 半導体装置
WO2009039441A1 (en) * 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP2009530829A (ja) * 2006-03-13 2009-08-27 フェアチャイルド・セミコンダクター・コーポレーション チャージバランスパワーデバイスの外周デザイン

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964342A (ja) * 1995-08-22 1997-03-07 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
JP2002280555A (ja) * 2001-03-15 2002-09-27 Fuji Electric Co Ltd 半導体装置
JP2003101039A (ja) * 2001-07-17 2003-04-04 Toshiba Corp 高耐圧半導体装置
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006202837A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 電力用半導体装置およびその製造方法
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2009530829A (ja) * 2006-03-13 2009-08-27 フェアチャイルド・セミコンダクター・コーポレーション チャージバランスパワーデバイスの外周デザイン
JP2008294028A (ja) * 2007-05-22 2008-12-04 Toshiba Corp 半導体装置
WO2009039441A1 (en) * 2007-09-21 2009-03-26 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture

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