JP2014154173A - ランタイムにfpgaの信号値にランダムにアクセスするための方法、データ処理装置、コンピュータプログラム、ディジタル記憶媒体及びfpgaビルドの実施方法 - Google Patents
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Abstract
【解決手段】FPGAハードウェア・コンフィギュレーション(24)をFPGA(5)にロードするステップと、FPGA(5)において、FPGAハードウェア・コンフィギュレーション(24)を実施するステップと、FPGA(5)の信号値を要求するステップと、FPGA(5)の機能レベル(6)から、FPGA(5)のコンフィギュレーションレベル(7)におけるコンフィギュレーションメモリ(8)に状態データを伝送するステップと、状態データをコンフィギュレーションメモリ(8)からリードバックデータとして読み出すステップと、リードバックデータから前記信号値を検出するステップとを備えている。
【選択図】図1
Description
Claims (17)
- ランタイムにFPGA(5)の信号値にアクセスするための方法において、
FPGAハードウェア・コンフィギュレーション(24)を前記FPGA(5)にロードするステップと、
前記FPGA(5)において、前記FPGAハードウェア・コンフィギュレーション(24)を実施するステップと、
前記FPGA(5)の信号値を要求するステップと、
前記FPGA(5)の機能レベル(6)から、前記FPGA(5)のコンフィギュレーションレベル(7)におけるコンフィギュレーションメモリ(8)に状態データを伝送するステップと、
前記状態データを前記コンフィギュレーションメモリ(8)からリードバックデータとして読み出すステップと、
前記リードバックデータから前記信号値を検出するステップと、
を備えていることを特徴とする、方法。 - 前記リードバックデータから前記信号値を検出するステップは、前記リードバックデータを少なくとも一つのレジスタ値にコピーすることを含む、請求項1に記載の方法。
- 前記リードバックデータから前記信号値を検出するステップは、少なくとも一つのレジスタ値から前記信号値を検出することを含む、請求項1又は2に記載の方法。
- 前記コンフィギュレーションメモリ(8)から前記状態データをリードバックデータとして読み出すステップは、前記信号値を検出するために必要とされる前記コンフィギュレーションメモリの領域を求めるステップと、前記コンフィギュレーションメモリ(8)の前記必要とされる領域の状態データをリードバックデータとして読み出すステップとを含む、請求項1乃至3のいずれか一項に記載の方法。
- 状態データを前記FPGA(5)の機能レベル(6)から前記FPGA(5)のコンフィギュレーションレベル(7)におけるコンフィギュレーションメモリ(8)に伝送するステップは、前記信号値を検出するために必要とされる前記状態データの複数の部分を求めるステップと、前記状態データの前記部分をコンフィギュレーションメモリ(8)において保護するステップとを含む、請求項1乃至4のいずれか一項に記載の方法。
- 前記FPGA(5)の信号値を要求するステップは、利用可能な信号値のリストを提供するステップと、前記リストから信号値を選択するステップとを含む、請求項1乃至5のいずれか一項に記載の方法。
- 付加的なステップ、即ち、
前記FPGA(5)に伝送するための信号値を設定するステップと、
前記信号値からライトバックデータを検出するステップと、
前記ライトバックデータを状態データとして前記FPGA(5)の前記コンフィギュレーションメモリ(8)に書き込むステップと、
前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に伝送するステップと、
を備えている、請求項1乃至6のいずれか一項に記載の方法。 - ハードウェア記述言語でのFPGAモデル(20)に基づくFPGAビルドの実施方法において、
FPGAハードウェア・コンフィギュレーション(24)を作成するステップと、
前記FPGAハードウェア・コンフィギュレーション(24)に基づき、少なくとも一つの信号値の状態データに関するコンフィギュレーションメモリ(8)の記憶ロケーション(9)を求めるステップと、
ランタイムにアクセス可能な信号値と、該信号値に対応する記憶ロケーション(9)とを有するリストを作成するステップと、
を備えていることを特徴とする、方法。 - 読み出し可能な信号値と、該信号値に対応する記憶ロケーション(9)とを有しているリストを作成するステップは、前記信号値を形成するために、複数の記憶ロケーション(9)の結合状態を求めるステップを含む、請求項8に記載の方法。
- 信号値を検出するためにFPGAコード(44)を生成する付加的なステップを備えており、
前記FPGAコード(44)は、前記状態データを前記コンフィギュレーションメモリ(8)からリードバックデータとして読み出すこと、並びに、読み出し可能な信号値と、該信号値に対応する記憶ロケーション(9)とを有している前記リストに基づき、前記リードバックデータから前記信号値を検出することを含む、請求項9に記載の方法。 - 一つの信号値に関する複数の状態データを有している複数の記憶ロケーション(9)を、前記FPGA(5)の一つのリードバック列に配置することにより、前記FPGAハードウェア・コンフィギュレーションを最適化する付加的なステップを備えている、請求項8乃至10のいずれか一項に記載の方法。
- 一つの信号値に関する複数の状態を有している複数の記憶ロケーション(9)を、前記FPGA(5)の隣接する複数の領域内に配置することにより、前記FPGAハードウェア・コンフィギュレーションを最適化する付加的なステップを備えている、請求項8乃至11のいずれか一項に記載の方法。
- 状態データを提供するための複数の論理ブロックの出力端に複数の記憶ロケーション(9)を追加する付加的なステップを備えている、請求項8乃至12のいずれか一項に記載の方法。
- プロセッサユニット及びFPGAを備えている、請求項1乃至7のいずれか一項に記載の方法を実施する、データ処理装置(3)。
- 前記FPGA(5)はザイリンクスのFPGAである、請求項14に記載のデータ処理装置(3)。
- 適切なデータ処理装置(3)にロード及び実行された後に、請求項1乃至7のいずれか一項に記載の方法のステップを実施する、コンピュータにより実現される命令を備えているコンピュータプログラム。
- 請求項1乃至7のいずれか一項に記載の方法がプログラミング可能なデータ処理装置(3)において実施されるように、前記データ処理装置(3)と協働することができる電子的に読み出し可能な制御信号を備えているディジタル記憶媒体。
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