JP6436916B2 - ランタイムにfpgaの信号値を変更するための方法、当該方法を実施するためのデータ処理装置、コンピュータプログラムおよびディジタル記憶媒体 - Google Patents
ランタイムにfpgaの信号値を変更するための方法、当該方法を実施するためのデータ処理装置、コンピュータプログラムおよびディジタル記憶媒体 Download PDFInfo
- Publication number
- JP6436916B2 JP6436916B2 JP2015556530A JP2015556530A JP6436916B2 JP 6436916 B2 JP6436916 B2 JP 6436916B2 JP 2015556530 A JP2015556530 A JP 2015556530A JP 2015556530 A JP2015556530 A JP 2015556530A JP 6436916 B2 JP6436916 B2 JP 6436916B2
- Authority
- JP
- Japan
- Prior art keywords
- fpga
- signal value
- data
- signal
- configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 83
- 238000012545 processing Methods 0.000 title claims description 30
- 238000004590 computer program Methods 0.000 title claims description 6
- 230000008859 change Effects 0.000 claims description 33
- 238000013507 mapping Methods 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 19
- 230000006870 function Effects 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 16
- 238000004088 simulation Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 230000006978 adaptation Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 230000035484 reaction time Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Stored Programmes (AREA)
- Devices For Executing Special Programs (AREA)
Description
2 制御コンピュータ
3 リアルタイムシステム、データ処理装置
4 計算ノード
5 FPGA
6 機能レベル
7 コンフィギュレーションレベル
8 コンフィギュレーションメモリ
9 記憶位置
10 FPGAボード
11 インタフェース
12 コントローラ
13 FPGA変数マッピングファイル
20 FPGAモデル
21 CPUモデル
22 FPGAビルド
23 ロジックアロケーションファイル
24 FPGAハードウェアコンフィギュレーション
26 CPUビルド
27 アプリケーション
28 CPUトレースファイルジェネレータ
29 CPUトレースファイル
30 FPGAトレースファイルジェネレータ
31 FPGAトレースファイル
32 トレースファイルマージャ
33 完全なトレースファイル
40 ブロック線図
41 Model.iniファイル
42 Xilinx社のSystem Generator
43 リードバックファイルの生成
44 FPGAコード、リードバックアプリケーション
45 リードバックアプリケーションのソース
50 制御ソフトウェア、ControlDesk
51 データ取得サービス
60 レジスタ
61 ルックアップテーブル
62 マルチプレクサ
63 スイッチボックス
70 信号XMLモデル
71 マッピングファイルジェネレータ
Claims (14)
- ランタイムにFPGA(5)の信号値を変更するための方法において、
少なくとも一つの信号値を有するFPGAハードウェアコンフィギュレーション(24)を前記FPGA(5)にロードするステップと、
前記FPGAハードウェアコンフィギュレーション(24)を前記FPGA(5)において実行するステップと、
前記FPGA(5)に伝送するための信号値をセットするステップと、
前記信号値からライトバックデータを決定するステップであって、前記信号値からライトバックデータを決定するステップは、前記ライトバックデータへの前記信号値のマッピングを含んでいる、ステップと、
前記ライトバックデータを状態データとして前記FPGA(5)のコンフィギュレーションメモリ(8)に書き込むステップと、
前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の機能レベルに伝送するステップと、
を備えており、
前記FPGA(5)のコンフィギュレーションメモリ(8)に書き込むステップの際に、前記FPGA(5)の動的なパーシャルリコンフィギュレーションを行うことにより、前記マッピングされた信号値を変更する、ことを特徴とする、方法。 - 前記方法は、前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に伝送する前に、状態データを前記FPGA(5)の前記機能レベル(6)から前記FPGA(5)のコンフィギュレーションレベル(7)における前記コンフィギュレーションメモリ(8)に伝送する付加的なステップを備えている、請求項1に記載の方法。
- 前記ライトバックデータを状態データとして前記FPGA(5)のコンフィギュレーションメモリ(8)に書き込むステップは、前記信号値を変更するために必要とされる、前記コンフィギュレーションメモリ(8)の領域を求めること、及び、前記コンフィギュレーションメモリ(8)の前記必要とされる領域の状態データをライトバックデータとして書き込むことを含んでいる、請求項1又は2に記載の方法。
- 前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に伝送するステップは、前記状態データを書き込むために必要とされる、前記FPGA(5)の前記機能レベル(6)の部分を求めること、及び、前記状態データの当該部分を前記機能レベル(6)に伝送することを含んでいる、請求項1乃至3のいずれか一項に記載の方法。
- 前記信号値を変更するために必要とされる、前記コンフィギュレーションメモリ(8)の領域を求めること、及び/又は、前記状態データの書き込みに必要とされる、前記FPGA(5)の前記機能レベル(6)の部分を求めることは、識別番号を介して各領域を識別することを含んでいる、請求項1乃至4のいずれか一項に記載の方法。
- 前記FPGA(5)に伝送するための前記信号値をセットするステップは、利用可能な信号値のリストを準備すること、及び、該リストから信号値を選択することを含んでいる、請求項1乃至5のいずれか一項に記載の方法。
- 前記FPGAハードウェアコンフィギュレーション(24)を前記FPGA(5)において実行するステップは、前記FPGAハードウェアコンフィギュレーション(24)をリアルタイムアプリケーションとして実行することを含んでおり、
FPGA(5)の信号値を変更するための前記方法を、前記リアルタイムアプリケーションのランタイムに実施する、請求項1乃至6のいずれか一項に記載の方法。 - 前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に伝送するステップは、リセット信号を前記FPGA(5)に送信することを含んでいる、請求項1乃至7のいずれか一項に記載の方法。
- リセット信号を前記FPGA(5)に送信するステップは、前記状態データを前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に部分的に伝送するためのリセット信号を送信することを含んでいる、請求項8に記載の方法。
- 複数の信号値を有する前記FPGAハードウェアコンフィギュレーション(24)を作成するステップであって、前記複数の信号値の状態データの記憶位置は前記コンフィギュレーションメモリ(8)内で互いに隣接している、ステップと、
前記FPGAハードウェアコンフィギュレーション(24)に基づき、前記複数の信号値の状態データのための、前記コンフィギュレーションメモリ(8)内の記憶位置(9)を求めるステップと、
ランタイムにアクセス可能及び/又は変更可能な信号値及び該信号値の記憶位置(9)のリストを作成するステップと、
をさらに備えていることを特徴とする、請求項1に記載の方法。 - 前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)に状態データを伝送するためのリセット信号を実装する付加的なステップを備えており、
状態データの前記コンフィギュレーションメモリ(8)から前記FPGA(5)の前記機能レベル(6)への伝送は、複数の前記信号値を有する前記FPGAハードウェアコンフィギュレーション(24)の前記隣接する記憶位置から前記状態データを部分的に伝送することを含んでいる、請求項10に記載の方法。 - プロセッサユニット及びFPGAを備えており、且つ、請求項1乃至9のいずれか一項に記載の方法を実施するように構成されているデータ処理装置(3)。
- 適切なデータ処理装置(3)におけるロード及び実行後に、請求項1乃至9のいずれか一項に記載の方法の各ステップを実行させる、コンピュータ実行命令を有しているコンピュータプログラム。
- 請求項1乃至9のいずれか一項に記載の方法がプログラミング可能なデータ処理装置(3)において実施されるように、該データ処理装置(3)と協働することができる、電子的に読み出し可能な制御信号を有しているディジタル記憶媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE201310101300 DE102013101300A1 (de) | 2013-02-11 | 2013-02-11 | Wahlfreier Zugriff auf Signalwerte eines FPGA zur Laufzeit |
DE102013101300.7 | 2013-02-11 | ||
EP13154741.6A EP2765528B1 (de) | 2013-02-11 | 2013-02-11 | Wahlfreier Zugriff auf Signalwerte eines FPGA zur Laufzeit |
EP13154741.6 | 2013-02-11 | ||
PCT/EP2014/052625 WO2014122320A2 (de) | 2013-02-11 | 2014-02-11 | Verändern eines signalwerts eines fpga zur laufzeit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016517191A JP2016517191A (ja) | 2016-06-09 |
JP6436916B2 true JP6436916B2 (ja) | 2018-12-12 |
Family
ID=50073193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015556530A Active JP6436916B2 (ja) | 2013-02-11 | 2014-02-11 | ランタイムにfpgaの信号値を変更するための方法、当該方法を実施するためのデータ処理装置、コンピュータプログラムおよびディジタル記憶媒体 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10311193B2 (ja) |
EP (1) | EP2954440B1 (ja) |
JP (1) | JP6436916B2 (ja) |
CN (1) | CN104981807B (ja) |
WO (1) | WO2014122320A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3001318A1 (de) | 2014-09-24 | 2016-03-30 | dSPACE digital signal processing and control engineering GmbH | Bestimmung von Signalen für Readback aus FPGA |
US9503094B1 (en) | 2015-10-05 | 2016-11-22 | Altera Corporation | Programmable logic device virtualization |
US9904543B2 (en) * | 2015-10-26 | 2018-02-27 | Hewlett-Packard Development Company, L.P. | Setting a build indicator to enable or disable a feature |
EP3244326B1 (de) * | 2016-05-10 | 2021-07-07 | dSPACE digital signal processing and control engineering GmbH | Verfahren zum erstellen einer fpga-netzliste |
CN110795024B (zh) * | 2019-10-12 | 2021-03-26 | 北京四方继保自动化股份有限公司 | 一种基于xml的保护设备通用人机交互系统及方法 |
JP2021196331A (ja) * | 2020-06-18 | 2021-12-27 | ルネサスエレクトロニクス株式会社 | 評価装置 |
CN112949235B (zh) * | 2021-04-16 | 2022-07-12 | 山东高云半导体科技有限公司 | 电子设备的配置方法、装置、处理器及存储介质 |
EP4375869A1 (de) * | 2022-11-25 | 2024-05-29 | dSPACE GmbH | Verfahren zum erstellen und bereitstellen eines fpga build results eines fpga-modells |
US12039298B2 (en) * | 2022-12-05 | 2024-07-16 | Dspace Gmbh | Method for configuring model components of a system model |
CN116187241B (zh) * | 2023-05-04 | 2023-08-11 | 中科亿海微电子科技(苏州)有限公司 | 一种fpga配置电路架构、配置方法、存储介质和电子设备 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5425036A (en) | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
US6292762B1 (en) | 1998-07-13 | 2001-09-18 | Compaq Computer Corporation | Method for determining a random permutation of variables by applying a test function |
US20060117274A1 (en) | 1998-08-31 | 2006-06-01 | Tseng Ping-Sheng | Behavior processor system and method |
US7240303B1 (en) | 1999-11-30 | 2007-07-03 | Synplicity, Inc. | Hardware/software co-debugging in a hardware description language |
US6453456B1 (en) | 2000-03-22 | 2002-09-17 | Xilinx, Inc. | System and method for interactive implementation and testing of logic cores on a programmable logic device |
US6373779B1 (en) * | 2000-05-19 | 2002-04-16 | Xilinx, Inc. | Block RAM having multiple configurable write modes for use in a field programmable gate array |
US6535043B2 (en) | 2000-05-26 | 2003-03-18 | Lattice Semiconductor Corp | Clock signal selection system, method of generating a clock signal and programmable clock manager including same |
US6931543B1 (en) * | 2000-11-28 | 2005-08-16 | Xilinx, Inc. | Programmable logic device with decryption algorithm and decryption key |
US6922665B1 (en) | 2001-01-08 | 2005-07-26 | Xilinx, Inc. | Method and system for device-level simulation of a circuit design for a programmable logic device |
US20030105620A1 (en) | 2001-01-29 | 2003-06-05 | Matt Bowen | System, method and article of manufacture for interface constructs in a programming language capable of programming hardware architetures |
US7827510B1 (en) | 2002-06-07 | 2010-11-02 | Synopsys, Inc. | Enhanced hardware debugging with embedded FPGAS in a hardware description language |
US20050209840A1 (en) | 2004-01-09 | 2005-09-22 | Mikhail Baklashov | Method and apparatus for functional language temporal extensions, dynamic modeling, and verification in a system-level simulation environment |
US7689726B1 (en) * | 2004-10-01 | 2010-03-30 | Xilinx, Inc. | Bootable integrated circuit device for readback encoding of configuration data |
US7353162B2 (en) | 2005-02-11 | 2008-04-01 | S2C, Inc. | Scalable reconfigurable prototyping system and method |
US7546572B1 (en) | 2005-09-20 | 2009-06-09 | Xilinx, Inc. | Shared memory interface in a programmable logic device using partial reconfiguration |
WO2007082730A1 (de) | 2006-01-18 | 2007-07-26 | Pact Xpp Technologies Ag | Hardwaredefinitionsverfahren |
US8234457B2 (en) * | 2006-06-30 | 2012-07-31 | Seagate Technology Llc | Dynamic adaptive flushing of cached data |
US7900168B2 (en) | 2007-07-12 | 2011-03-01 | The Mathworks, Inc. | Customizable synthesis of tunable parameters for code generation |
JP2009031933A (ja) | 2007-07-25 | 2009-02-12 | S2C Inc | スケーラブル再構成可能型プロトタイプシステムと方法 |
US8352229B1 (en) | 2009-01-26 | 2013-01-08 | Xilinx, Inc. | Reloadable just-in-time compilation simulation engine for high level modeling systems |
CN101493809B (zh) * | 2009-03-03 | 2010-09-08 | 哈尔滨工业大学 | 一种基于fpga的多核心星载计算机 |
CN102332307B (zh) * | 2011-07-28 | 2015-08-05 | 中国空间技术研究院 | Sram型fpga单粒子效应试验系统及方法 |
US20130046912A1 (en) | 2011-08-18 | 2013-02-21 | Maxeler Technologies, Ltd. | Methods of monitoring operation of programmable logic |
US8739089B2 (en) * | 2011-08-29 | 2014-05-27 | Synopsys, Inc. | Systems and methods for increasing debugging visibility of prototyping systems |
CN102520333A (zh) * | 2011-12-15 | 2012-06-27 | 北京航空航天大学 | 一种对空间应用数字信号处理器进行单粒子翻转效应模拟的装置 |
CN102636744B (zh) * | 2012-04-24 | 2014-06-11 | 中国科学院空间科学与应用研究中心 | 一种检测fpga单粒子效应与其时序特性关系的装置及方法 |
-
2014
- 2014-02-11 WO PCT/EP2014/052625 patent/WO2014122320A2/de active Application Filing
- 2014-02-11 CN CN201480008273.9A patent/CN104981807B/zh active Active
- 2014-02-11 EP EP14703849.1A patent/EP2954440B1/de active Active
- 2014-02-11 JP JP2015556530A patent/JP6436916B2/ja active Active
-
2015
- 2015-08-11 US US14/823,197 patent/US10311193B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
WO2014122320A2 (de) | 2014-08-14 |
WO2014122320A3 (de) | 2015-01-15 |
US10311193B2 (en) | 2019-06-04 |
EP2954440A2 (de) | 2015-12-16 |
JP2016517191A (ja) | 2016-06-09 |
CN104981807B (zh) | 2019-04-23 |
EP2954440B1 (de) | 2022-01-12 |
US20150347669A1 (en) | 2015-12-03 |
CN104981807A (zh) | 2015-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6436916B2 (ja) | ランタイムにfpgaの信号値を変更するための方法、当該方法を実施するためのデータ処理装置、コンピュータプログラムおよびディジタル記憶媒体 | |
JP6448195B2 (ja) | ランタイムにfpgaの信号値にランダムにアクセスするための方法、データ処理装置、コンピュータプログラム、ディジタル記憶媒体及びfpgaビルドの実施方法 | |
US7707019B1 (en) | Command buffering for hardware co-simulation | |
US10394989B2 (en) | Method for creating an FPGA netlist | |
US9529946B1 (en) | Performance estimation using configurable hardware emulation | |
US9929734B2 (en) | Method for changing the configuration of a programmable logic module | |
Gong et al. | ReSim: A reusable library for RTL simulation of dynamic partial reconfiguration | |
Han et al. | TinySPICE: A parallel SPICE simulator on GPU for massively repeated small circuit simulations | |
US10318687B2 (en) | Implementing a constant in FPGA code | |
Givargis et al. | Parameterized system design | |
Schallenberg et al. | OSSS+ R: A framework for application level modelling and synthesis of reconfigurable systems | |
Gong et al. | Functional Verification of Dynamically Reconfigurable FPGA-based Systems | |
US9898563B2 (en) | Modeling memory in emulation based on cache | |
Kourfali et al. | An integrated on-silicon verification method for FPGA overlays | |
US20160085519A1 (en) | Determination of signals for readback from fpga | |
JP2006309667A (ja) | 動作合成検証装置及び方法 | |
US20190138310A1 (en) | Method for reading out variables from an fpga | |
Wu et al. | A hardware platform for exploring predictable cache coherence protocols for real-time multicores | |
Caba et al. | Rapid prototyping and verification of hardware modules generated using hls | |
Preußer et al. | The portable open-source ip core and utility library poc | |
US9608871B1 (en) | Intellectual property cores with traffic scenario data | |
US11151294B1 (en) | Emulated register access in hybrid emulation | |
Gong et al. | Modeling Reconfiguration | |
US9990452B2 (en) | Low power corruption of memory in emulation | |
US8495539B1 (en) | Scheduling processes in simulation of a circuit design |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181015 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181113 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6436916 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |