JP2014150241A - Semiconductor nonvolatile memory and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、電気的書き換え可能な半導体不揮発性メモリに関する。 The present invention relates to an electrically rewritable semiconductor nonvolatile memory.
従来の半導体不揮発性メモリについて図5を用いて説明する。図5は従来の半導体不揮発性メモリの製造工程別断面図である。ここで、図中左半分は、マスク合わせの基準になるアライメントキーが配置されるアライメントキー領域を示す。図中右半分は、半導体不揮発性メモリが配置されるメモリ領域を示す。 A conventional semiconductor nonvolatile memory will be described with reference to FIG. FIG. 5 is a cross-sectional view of a conventional semiconductor nonvolatile memory according to manufacturing process. Here, the left half in the figure shows an alignment key area in which an alignment key serving as a mask alignment reference is arranged. The right half of the figure shows a memory area in which a semiconductor nonvolatile memory is arranged.
まず、図5の(A)に示すように、半導体基板31の上に酸化膜32が形成され、その後、酸化膜32の上に窒化膜33が形成される。次に、図5の(B)に示すように、リソグラフィー法及びエッチング法により、酸化膜32及び窒化膜33はパターニングされ、所望の形状となる。次に、図5の(C)に示すように、パターニングされた窒化膜33をマスクとして、半導体基板31を熱酸化し、LOCOS(Local Oxidation of Silicon)酸化膜34が形成される。次に、図5の(D)に示すように、窒化膜33が除去される。このとき、アライメントキー領域では、酸化膜32とLOCOS34との段差を利用するアライメントキーが形成される。また、メモリ領域では、半導体不揮発性メモリにおけるフローティングゲートの下のアクティブ領域が形成される。なお、酸化膜32はLOCOS酸化膜34の形成後に、新たに、形成されることもある。
First, as shown in FIG. 5A, the
次に、図5の(E)に示すように、アライメントキーを用いたマスク合わせの後、半導体不揮発性メモリのドレイン領域35が半導体基板31の表面に形成される。次に、図5の(F)に示すように、アライメントキーを用いたマスク合わせの後、半導体不揮発性メモリのトンネル窓36が酸化膜32に形成される(例えば、特許文献1参照)。
Next, as shown in FIG. 5E, after the mask alignment using the alignment key, the
従来の技術では、ドレイン領域35及びトンネル窓36はそれぞれアライメントキーを用いて位置が決定され形成されるので、ドレイン領域35とトンネル窓36との配置関係はアライメントキーを介する間接的な関係である。そのため、ドレイン領域35とトンネル窓36とのアライメントずれが発生する可能性がある。
In the conventional technique, the
ここで、半導体不揮発性メモリのチップサイズを縮めるには、ドレイン領域35の平面的な面積を小さく形成することにより、チップサイズをシュリンクする。すると、トンネル窓36に対するドレイン領域35の食み出し量37が少なくなるので、前述のアライメントずれにより、トンネル窓36がドレイン領域35から外れてしまう危険性が高くなる。トンネル窓36の一部でもドレイン領域35から外れると、フローティングゲートへの電荷の注入量やフローティングゲートからの電荷の引き抜き量が変わり、半導体不揮発性メモリの書き換え特性が不安定になってしまう。
Here, in order to reduce the chip size of the semiconductor nonvolatile memory, the chip size is shrunk by forming the
本発明は、上記課題に鑑みてなされ、チップサイズのシュリンク(縮小)と安定した書き換え特性とが両立できる半導体不揮発性メモリを提供する。 The present invention has been made in view of the above problems, and provides a semiconductor nonvolatile memory capable of achieving both chip size shrink (reduction) and stable rewriting characteristics.
本発明は、上記課題を解決するため、半導体基板の表面に、間隔をおいて設けられるソース領域及びドレイン側トンネルドレイン領域と、前記半導体基板の表面に、前記ソース領域と前記ドレイン側トンネルドレイン領域との間で、前記ドレイン側トンネルドレイン領域と重なるよう設けられるセカンドトンネルドレイン領域と、前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域のイオン注入用マスクとして機能するトンネル窓を有し、前記半導体基板の上に設けられるフローティングゲート絶縁膜と、前記トンネル窓で露出する前記半導体基板の上に設けられるトンネル絶縁膜と、前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられるフローティングゲートと、前記フローティングゲートの上に設けられるコントロールゲート絶縁膜と、前記コントロールゲート絶縁膜の上に設けられるコントロールゲートと、を備えることを特徴とする半導体不揮発性メモリとする。 In order to solve the above problems, the present invention provides a source region and a drain side tunnel drain region which are provided at intervals on the surface of a semiconductor substrate, and the source region and the drain side tunnel drain region on the surface of the semiconductor substrate. A second tunnel drain region provided so as to overlap the drain-side tunnel drain region, and a tunnel window located on the second tunnel drain region and functioning as an ion implantation mask for the second tunnel drain region. And a floating gate insulating film provided on the semiconductor substrate, a tunnel insulating film provided on the semiconductor substrate exposed at the tunnel window, and provided on the floating gate insulating film and the tunnel insulating film. A floating gate and the floatin A control gate insulating film provided on the gate, a semiconductor nonvolatile memory, characterized in that it comprises a control gate provided on the control gate insulating film.
本発明によれば、アライメントずれにより、トンネル窓の一部もしくは全部がドレイン側トンネルドレイン領域から外れても、トンネル窓がセカンドトンネルドレイン領域のイオン注入用マスクとして機能するので、トンネル窓とセカンドトンネルドレイン領域とのアライメントずれは発生せず(セルフアラインあるいは自己整合的と言う)、トンネル窓はセカンドトンネルドレイン領域から外れない。 According to the present invention, the tunnel window functions as an ion implantation mask for the second tunnel drain region even if a part or all of the tunnel window is removed from the drain side tunnel drain region due to misalignment. Misalignment with the drain region does not occur (referred to as self-alignment or self-alignment), and the tunnel window does not deviate from the second tunnel drain region.
つまり、チップサイズのシュリンクのためにトンネル窓に対するドレイン側トンネルドレイン領域の食み出し量が少なく形成されても、トンネル窓はセカンドトンネルドレイン領域から外れることはないため、半導体不揮発性メモリの書き換特性が不安定になることはない。 In other words, even if the amount of protrusion of the drain-side tunnel drain region with respect to the tunnel window is reduced due to chip size shrinkage, the tunnel window does not deviate from the second tunnel drain region. The characteristic does not become unstable.
よって、半導体不揮発性メモリは、チップサイズシュリンクおよび安定した書き換え特性と両立できる。 Therefore, the semiconductor nonvolatile memory can be compatible with chip size shrink and stable rewriting characteristics.
以下、本発明に係る半導体不揮発性メモリの実施形態について、図面を参照して説明する。図1〜3は、第1の実施例に係る半導体不揮発性メモリの製造工程別断面図である。 Hereinafter, embodiments of a semiconductor nonvolatile memory according to the present invention will be described with reference to the drawings. 1 to 3 are cross-sectional views showing the manufacturing process of the semiconductor nonvolatile memory according to the first embodiment.
まず、図1の(A)に示すように、P型の半導体基板10を用意する。続いて、図1の(B)に示すように、フォトリソグラフィ法及びイオン注入により、半導体基板10の表面に、半導体不揮発性メモリのチャネル領域を挟む位置に、ドレイン側トンネルドレイン領域11及びソース側トンネルドレイン領域12を形成する。そして、図1の(C)に示すように、熱酸化あるいはCVD(Chemical Vapor Deposition)法により、半導体基板10の上にフローティングゲート絶縁膜13を成膜する。
First, as shown in FIG. 1A, a P-
次に、図2の(D)に示すように、フォトリソグラフィ法及びエッチングにより、フローティングゲート絶縁膜13の一部を除去し、トンネル窓14をフローティングゲート絶縁膜13に形成する。この時、ドレイン側トンネルドレイン領域11と半導体基板10のチャネル領域との境目が、トンネル窓14から露出している。こうしておいて、図2の(E)に示すように、トンネル窓14をマスクとするイオン注入により、セカンドトンネルドレイン領域15をセルフアラインとなるようトンネル窓14の下の半導体基板10の表面に形成する。この時、セカンドトンネルドレイン領域15とドレイン側トンネルドレイン領域11とは、重なっている。セカンドトンネルドレイン領域15は、ドレイン側トンネルドレイン領域11に比べ、高い不純物濃度を有するように形成することが好ましい。こうすることで、セカンドトンネルドレイン領域15とドレイン側トンネルドレイン領域11との重なり方がばらついても、セカンドトンネルドレイン領域15の不純物濃度が支配的となり、電荷注入時のトンネル絶縁膜直下のセカンドトンネルドレイン領域に形成される空乏層の幅が均一となり、セカンドトンネルドレイン領域15上のトンネル窓14に形成されるトンネル絶縁膜を介して流れるトンネル電流のばらつきを抑えることが可能となる。この結果メモリセル間のばらつきを抑えることが可能となる。この後、図2の(F)に示すように、熱酸化やCVD法により、トンネル絶縁膜16をトンネル窓14で露出する半導体基板10の上に成膜する。
Next, as shown in FIG. 2D, a part of the floating
さらに、図3の(G)に示すように、トンネル絶縁膜16およびフローティングゲート絶縁膜13を覆うフローティングゲート17を設け、続いてフローティングゲート17の周囲にコントロールゲート絶縁膜18を設け、さらにコントロールゲート絶縁膜18を介してフローティングゲート17の上に重なるコントロールゲート19を順次設ける。そして、図3の(H)に示すように、コントロールゲート19をマスクとするイオン注入により、コントロールゲート19のチャネル領域を挟む両側にドレイン領域20及びソース領域21を半導体基板10の表面にそれぞれ形成する。
Further, as shown in FIG. 3G, a floating
このように、半導体不揮発性メモリにおいて、図3の(H)に示すように、ソース領域21及びドレイン領域20は、半導体基板10の表面に、間隔をおいて配置され、ソース側トンネルドレイン領域12及びドレイン側トンネルドレイン領域11は、半導体基板10の表面に、間隔をおいて設けられる。ソース側トンネルドレイン領域12及びドレイン側トンネルドレイン領域11は、それぞれソース領域21及びドレイン領域20のチャネル領域側に接する。ソース側トンネルドレイン領域12及びソース領域21の両方が、半導体不揮発性メモリのソース領域となっている。セカンドトンネルドレイン領域15は、半導体基板10の表面であって、ドレイン側トンネルドレイン領域11のチャネル領域側に、ドレイン側トンネルドレイン領域11と少なくとも一部が重なるよう設けられる。フローティングゲート絶縁膜13は、セカンドトンネルドレイン領域15の上に位置しており、セカンドトンネルドレイン領域15のイオン注入用マスクとして機能するトンネル窓14を有し、半導体基板10の上に設けられる。トンネル絶縁膜16は、トンネル窓14で露出する半導体基板10の上に設けられる。フローティングゲート17は、フローティングゲート絶縁膜13及びトンネル絶縁膜16の上に設けられる。コントロールゲート絶縁膜18は、フローティングゲート17の上に設けられる。コントロールゲート19は、コントロールゲート絶縁膜18の上に設けられる。
As described above, in the semiconductor nonvolatile memory, as shown in FIG. 3H, the
ここで、コントロールゲート19の電圧とドレイン領域20の電圧との電圧差が、例えば、約15ボルトになるように制御する。すると、コントロールゲート19と容量結合するフローティングゲート17とセカンドトンネルドレイン領域15との間で、トンネル電流が流れる。このトンネル電流により、トンネル窓14のトンネル絶縁膜16を介し、電荷がフローティングゲート17へ注入される書き込み、および電荷がフローティングゲート17から引き抜かれる消去を行うことになる。こうしてフローティングゲート17の電荷量が変化すると、フローティングゲート17は半導体不揮発性メモリのチャネル領域の上に存在し、その電位を決定するので、見かけ上チャネル領域のコンダクタンスが変化し、半導体不揮発性メモリの閾値電圧が変化することになる。
Here, the voltage difference between the voltage of the
フローティングゲート17は、その周囲から電気的に絶縁されているので、その内部に電荷を長時間に渡って蓄えることができる。つまり、半導体不揮発性メモリの閾値電圧は、長時間に渡って維持される。従って、半導体不揮発性メモリは、閾値電圧(の大小)を情報として不揮発性で記憶することができる。
Since the floating
なお、上記の説明では、トンネル窓14の一部が、平面上、ドレイン側トンネルドレイン領域11と重なっていた。しかし、図4に示すように、トンネル窓14の全部が、平面上、ドレイン側トンネルドレイン領域11aと重なっても良い。
In the above description, a part of the
上記の記載において、ドレイン側トンネルドレイン領域11は、トンネル電流に寄与することにより、その名を付した。一方、ソース側トンネルドレイン領域12は、トンネル電流には寄与しないが、ドレイン側トンネルドレイン領域11と同じイオン注入用マスクを用いて形成されることにより、その名を付している。なお、本発明は、ドレイン側トンネルドレイン領域11とソース側トンネルドレイン領域12とが同じイオン注入用マスクを用いて形成される半導体不揮発性メモリに、限定されるものではない。
In the above description, the drain side
また、実施例では半導体不揮発性メモリのソース領域はソース側トンネルドレイン領域12及びソース領域21の両方から構成されているが、ソース領域21を適宜省くことが可能である。この場合ソース側トンネルドレイン領域12に配線接続のためのコンタクト領域を直接設ければ良く、実施は容易である。
In the embodiment, the source region of the semiconductor nonvolatile memory is composed of both the source-side
他方ソース側トンネルドレイン領域12を省くことも可能であるが、若干の工夫が必要であり、第2の実施例として以下で説明する。
On the other hand, it is possible to omit the source-side
図6は第2の実施例であり、ひとつの拡散領域によりソース領域23が形成された半導体不揮発メモリを示している。本実施例ではソース領域23はドレイン領域20と同時に形成する。このためにはフローティングゲート17の端に接するようにソース領域23を形成する必要がある。本実施例ではフローティングデートとコントロールゲートを重ねて一度にエッチングすることで、ソース側にフローティングデートとコントロールゲートの垂直な断面が出るようにしている。このようにしておけば、ソース領域23をフローティングデートおよびコントロールゲートにセルフアラインに形成することが可能となる。こうすることでチャネル長に沿う方向の半導体不揮発メモリの長さを縮めることが可能となり、セルの面積を少なくできるという効果を有する。その他の部分については図3の(H)と同じ構成を有している。
FIG. 6 shows a second embodiment, which shows a semiconductor nonvolatile memory in which a
図7は第3の実施例であり、コントロールゲート19がフローティングゲート17をドレイン側とソース側の両方で覆う形状になっているが、フローティングゲート17とセルフアラインにソース領域22が形成された半導体不揮発メモリを示している。この形状とするにはソース領域22はドレイン側トンネルドレイン領域11とは同時に形成することはできず、フローティングゲート17を形成した後で、ソース領域22を個別に形成する必要がある。こうすることで、第1の実施例においてはソース側トンネルドレイン領域12とフローティングゲート電極17とが確実に重なるように位置ずれを見込む必要が生じるが、本実施例においてはフローティングゲート17とセルフアラインにソース領域22が形成されるので、位置ずれを見込む必要は生じない。その他の部分については図3の(H)と同じ構成を有している。
FIG. 7 shows a third embodiment in which the
図8は第4の実施例であり、ソース領域23だけでなくドレイン領域20もフローティングゲート17およびコントロールゲート19の端に接してセルフアラインに形成された半導体不揮発メモリを示している。本実施例においては、トンネル絶縁膜16を形成するためのトンネル窓14の淵となるドレイン側のフローティングゲート17のチャネル長方向の長さLFGDを許される範囲で十分に小さくすることで、ドレイン領域20とセカンドトンネルドレイン領域15とを接近させることが可能となる。しかし、フローティングゲートのドレイン側の端部がひさし状にせり出しているので、通常はドレイン領域20とセカンドトンネルドレイン領域15とは直接に接触しない。そこで、ドレイン側トンネルドレイン領域11をドレイン領域20とセカンドトンネルドレイン領域15とが確実につながるように配置してある。このような構成とすることで、チャネル長に沿う方向の半導体不揮発メモリの長さをさらに縮めることが可能となり、セルの面積を少なくできるという効果を奏する。
FIG. 8 shows a fourth embodiment, which shows a semiconductor nonvolatile memory in which not only the
一方、ドレイン領域20あるいはセカンドトンネルドレイン領域15を形成する際の不純物をイオン注入により拡散する場合の条件によっては、ドレイン領域20とセカンドトンネルドレイン領域15とは直接に接触し、重なりを有することでドレイン側トンネルドレイン領域11を省くことが可能となる。この状態を示したのが図9である。
On the other hand, depending on the conditions for diffusing the impurities in forming the
図9は第5の実施例であり、図8に示した第4の実施例と比べると、ドレイン領域20とセカンドトンネルドレイン領域15とが直接に接しており、重なりを有しているので、ドレイン側トンネルドレイン領域11を有していない。ドレイン側トンネルドレイン領域11を有していなくても、ドレイン領域20とセカンドトンネルドレイン領域15とを直接に接触させるための方法として、例えば、これらの不純物領域を形成する際のイオン注入において注入時の仰角を小さくした斜めイオン注入を用いることが可能である。斜めイオン注入では半導体基板の表面に沿う横方向の拡散長が大きくなるので、ドレイン領域20とセカンドトンネルドレイン領域15とを直接に接触させることが可能となる。このような構造とすることで、半導体不揮発メモリのチャネル長方向の大きさを一層縮小することが可能となり、高集積の不揮発性メモリを含む半導体装置を構成する場合に有利となる。その他の部分に関しては図8に示した第4の実施例と同じ構成としてある。
FIG. 9 shows a fifth embodiment. Compared with the fourth embodiment shown in FIG. 8, the
10 半導体基板
11 ドレイン側トンネルドレイン領域
12 ソース側トンネルドレイン領域
13 フローティングゲート絶縁膜
14 トンネル窓
15 セカンドトンネルドレイン領域
16 トンネル絶縁膜
17 フローティングゲート
18 コントロールゲート絶縁膜
19 コントロールゲート
20 ドレイン領域
21、22、23 ソース領域
DESCRIPTION OF
Claims (6)
前記半導体基板の表面に、間隔をおいて設けられたソース領域及びドレイン側トンネルドレイン領域と、
前記半導体基板の表面に、前記ソース領域と前記ドレイン側トンネルドレイン領域との間で、前記ドレイン側トンネルドレイン領域と重なるよう設けられたセカンドトンネルドレイン領域と、
前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域を自己整合的に定めているトンネル窓を有する、前記半導体基板の上に設けられたフローティングゲート絶縁膜と、
前記トンネル窓において露出する前記半導体基板の上に設けられたトンネル絶縁膜と、
前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられたフローティングゲートと、
前記フローティングゲートの上に設けられたコントロールゲート絶縁膜と、
前記コントロールゲート絶縁膜の上に設けられたコントロールゲートと、
を備えることを特徴とする半導体不揮発性メモリ。 A semiconductor substrate;
On the surface of the semiconductor substrate, a source region and a drain side tunnel drain region provided at intervals,
A second tunnel drain region provided on the surface of the semiconductor substrate so as to overlap the drain side tunnel drain region between the source region and the drain side tunnel drain region;
A floating gate insulating film provided on the semiconductor substrate, having a tunnel window located on the second tunnel drain region and defining the second tunnel drain region in a self-aligning manner;
A tunnel insulating film provided on the semiconductor substrate exposed in the tunnel window;
A floating gate provided on the floating gate insulating film and the tunnel insulating film;
A control gate insulating film provided on the floating gate;
A control gate provided on the control gate insulating film;
A semiconductor non-volatile memory comprising:
前記半導体基板の表面に、間隔をおいて設けられたソース領域及びドレイン領域と、
前記ドレイン領域と前記ソース領域の間に設けられた、前記ドレイン領域と直接に接して重なりを有するセカンドトンネルドレイン領域と、
前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域を自己整合的に定めているトンネル窓を有する、前記半導体基板の上に設けられたフローティングゲート絶縁膜と、
前記トンネル窓において露出する前記半導体基板の上に設けられたトンネル絶縁膜と、
前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられたフローティングゲートと、
前記フローティングゲートの上に設けられたコントロールゲート絶縁膜と、
前記コントロールゲート絶縁膜の上に設けられたコントロールゲートと、
を備え、
前記ソース領域および前記ドレイン領域は、共に前記フローティングゲートに対し、自己整合的に設けられていることを特徴とする半導体不揮発性メモリ。 A semiconductor substrate;
A source region and a drain region provided on the surface of the semiconductor substrate at intervals;
A second tunnel drain region provided between the drain region and the source region and having an overlap in direct contact with the drain region;
A floating gate insulating film provided on the semiconductor substrate, having a tunnel window located on the second tunnel drain region and defining the second tunnel drain region in a self-aligning manner;
A tunnel insulating film provided on the semiconductor substrate exposed in the tunnel window;
A floating gate provided on the floating gate insulating film and the tunnel insulating film;
A control gate insulating film provided on the floating gate;
A control gate provided on the control gate insulating film;
With
Both the source region and the drain region are provided in a self-aligned manner with respect to the floating gate.
用意された前記半導体基板の表面にドレイン側トンネルドレイン領域を形成する工程と、
前記ドレイン側トンネルドレイン領域の表面および前記半導体基板の表面にフローティングゲート絶縁膜を形成する工程と、
前記フローティングゲート絶縁膜のうち、前記ドレイン側トンネルドレイン領域と前記半導体基板のチャネル領域との境目の上に位置している部分に、前記境目が露出するようにトンネル窓を形成する工程と、
前記トンネル窓をマスクとして不純物を導入し、前記トンネル窓の下の前記半導体基板の表面にセカンドトンネルドレイン領域を形成する工程と、
前記セカンドトンネルドレイン領域の表面にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜および前記チャネル領域の上の前記フローティングゲート絶縁膜の上にフローティングゲートを設ける工程と、
前記フローティングゲートの周囲にコントロールゲート絶縁膜を形成する工程と、
前記コントロールゲート絶縁膜を介して、前記フローティングゲートの上にコントロールゲートを設ける工程と、
前記コントロールゲートをマスクとして、前記コントロールゲートの両側にドレイン領域およびソース領域を形成する工程と、
を有する半導体不揮発性メモリの製造方法。 Preparing a semiconductor substrate; and
Forming a drain-side tunnel drain region on the surface of the prepared semiconductor substrate;
Forming a floating gate insulating film on the surface of the drain side tunnel drain region and the surface of the semiconductor substrate;
Forming a tunnel window in a portion of the floating gate insulating film located above the boundary between the drain-side tunnel drain region and the channel region of the semiconductor substrate so that the boundary is exposed;
Introducing a impurity using the tunnel window as a mask, and forming a second tunnel drain region on the surface of the semiconductor substrate under the tunnel window;
Forming a tunnel insulating film on the surface of the second tunnel drain region;
Providing a floating gate on the tunnel insulating film and the floating gate insulating film on the channel region;
Forming a control gate insulating film around the floating gate;
Providing a control gate on the floating gate via the control gate insulating film;
Forming a drain region and a source region on both sides of the control gate using the control gate as a mask;
A method for manufacturing a semiconductor non-volatile memory.
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