JP2014146223A

JP2014146223A - 車両用マイクロコンピュータ装置

Info

Publication number: JP2014146223A
Application number: JP2013015048A
Authority: JP
Inventors: Hiroyuki Hida; 裕之肥田; Kenji Takahashi; 健治高橋
Original assignee: Daihatsu Motor Co Ltd
Current assignee: Daihatsu Motor Co Ltd
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14

Abstract

【課題】ＣＰＵの動作の異常が発生した原因を容易に解析できる、車両用マイクロコンピュータ装置を提供する。
【解決手段】ＣＰＵ２により、ＲＯＭ３に記憶されている命令群Ａ，Ｂが処理され、その処理の結果が出力される。命令群Ａが処理された結果、ＣＰＵ２の動作の異常が検出された場合には、ＣＰＵ２により、別の命令群Ｂが処理されて、その処理の結果が出力される。この出力された結果から、ＣＰＵ２による命令群Ａの処理中に異常が発生したことを容易に把握することができる。命令群Ｂが処理された結果、ＣＰＵ２の動作の異常が検出された場合には、ＣＰＵ２により、別の命令群Ａが処理されて、その処理の結果が出力される。この出力された結果から、ＣＰＵ２による命令群Ｂの処理中に異常が発生したことを容易に把握することができる。
【選択図】図１

Description

本発明は、車両用マイクロコンピュータ装置に関する。

自動車などの車両には、各部の制御のために、マイクロコンピュータを備えるＥＣＵ（電子制御ユニット）が搭載されている。

マイクロコンピュータには、ＣＰＵと、ＣＰＵによって処理（実行）される命令（プログラム）を記憶するメモリとが備えられている。ＣＰＵの動作中（命令の処理中）に、暴走などの異常が発生すると、車両の各部の制御が不能または不安定になる。そのため、ＣＰＵの動作に異常が発生した場合には、ＣＰＵによる処理がリセットされて、ＣＰＵの動作が停止される。

特開平１１−２４９６２号公報

ところが、その場合に、外部からはＣＰＵの動作が停止したことしか確認できないため、ＣＰＵの動作に異常が発生した原因の解析に時間がかかるという問題がある。

本発明の目的は、ＣＰＵの動作の異常が発生した原因を容易に解析できる、車両用マイクロコンピュータ装置を提供することである。

前記の目的を達成するため、本発明に係る車両用マイクロコンピュータ装置は、同じ結果が得られる複数の命令群を記憶した記憶手段と、前記記憶手段に記憶されている命令群を処理し、その処理の結果を出力するＣＰＵとを備え、前記ＣＰＵは、前記記憶手段に記憶されている所定の命令群を処理した結果、異常を検出した場合には、前記記憶手段に記憶されている前記所定の命令群とは別の命令群を処理し、その処理の結果を出力する。

この構成によれば、ＣＰＵにより、記憶手段に記憶されている命令群が処理され、その処理の結果が出力される。記憶手段に記憶されている複数の命令群は、それらの処理の結果が同じになるように作成されている。所定の命令群が処理された結果、処理（ＣＰＵの動作）の異常が検出された場合には、別の命令群が処理されて、その処理の結果が出力される。この出力された結果から、ＣＰＵによる所定の命令群の処理中に異常が発生したことを容易に把握することができ、ＣＰＵの動作の異常が発生した原因を容易に解析することができる。その結果、ＣＰＵの動作の異常が発生した原因の解析に要する時間を短縮することができる。

本発明によれば、ＣＰＵの動作の異常が発生した原因を容易に解析することができる。その結果、ＣＰＵの動作の異常が発生した原因の解析に要する時間を短縮することができる。

本発明の一実施形態に係るＥＣＵの構成を示すブロック図である。第１異常検出処理の流れを示すフローチャートである。第２異常検出処理の流れを示すフローチャートである。

以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。

図１は、本発明の一実施形態に係るＥＣＵの構成を示すブロック図である。

ＥＣＵ（電子制御ユニット）１は、自動車などの車両に、その車両の各部の制御のために搭載される。交差点などでの停車時にエンジンを自動的に停止させるアイドルストップ機能を有する車両にＥＣＵ１が搭載される場合、ＥＣＵ１は、そのアイドルストップ機能のための制御を実行するアイドルストップＥＣＵであってもよい。

ＥＣＵ１は、ＣＰＵ２、ＲＯＭ３およびＲＡＭ４を含む構成のマイクロコンピュータを備えている。ＲＯＭ３には、ＣＰＵ２によって処理される命令群Ａおよび命令群Ｂが記憶されている。ＲＡＭ４は、ＣＰＵ２による命令群Ａおよび命令群Ｂの処理時にワークエリアとして使用される。また、ＲＡＭ４には、ＣＰＵ２により、命令群Ａおよび命令群Ｂの処理の結果が書き込まれる。ＲＡＭ４は、ＥＣＵ１の動作の停止後もデータを保持可能なバックアップ機能を有している。

命令群Ａには、たとえば、ＲＡＭ４に保持されているデータ群の一部のデータを別のデータに書き換える命令ＯＡ１、第１数に第２数を乗じて得られる値を求める命令ＯＡ２、第３数と第４数との加算値から第５数を減じて得られる値を求める命令ＯＡ３が含まれる。

命令群Ｂには、命令群Ａに含まれる命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果と同じ結果が得られる命令ＯＢ１，ＯＢ２，ＯＢ３が含まれる。すなわち、命令群Ｂには、命令ＯＡ１の対象であるデータ群の全体をＲＡＭ４から読み出して、データ群の一部を別のデータに書き換え、その書換後のデータ群の全体をＲＡＭ４に格納する命令ＯＢ１、命令ＯＡ１で使用される第１数に第２数の十の位以上の位の数を乗じ、その乗算値と第１数に第２数の一の位の数を乗じた値との加算値を求める命令ＯＢ２、命令ＯＡ３で使用される第３数から第５数を減じて得られる値と第４数との加算値を求める命令ＯＢ３が含まれる。

図２は、第１異常検出処理の流れを示すフローチャートである。

第１異常検出処理は、命令群Ａの処理（実行）中における異常発生の有無を検出するための処理である。

第１異常検出処理では、まず、ＣＰＵ２により、命令群Ａに含まれる命令ＯＡ１，ＯＡ２，ＯＡ３が順に処理（実行）される（ステップＳ１）。

次に、命令群Ａに含まれる各命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果が正常であるか否かが確認される（ステップＳ２）。

各命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果がすべて正常であれば（ステップＳ３のＹＥＳ）、ＣＰＵ２により、命令群Ａを処理した結果を用いた制御が開始されて（ステップＳ４）、第１異常検出処理が終了される。

各命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果に１つでも異常があれば（ステップＳ３のＮＯ）、ＣＰＵ２により、命令群Ｂの各命令ＯＢ１，ＯＢ２，ＯＢ３が処理されて、その処理結果がＲＡＭ４に保存される（ステップＳ５）。

各命令ＯＢ１，ＯＢ２，ＯＢ３の処理結果がＲＡＭ４に保存されると、ＣＰＵ２の動作が停止されて（ステップＳ６）、第１異常検出処理が終了される。

図３は、第２異常検出処理の流れを示すフローチャートである。

第２異常検出処理は、命令群Ｂの処理（実行）中における異常発生の有無を検出するための処理である。

第２異常検出処理では、まず、ＣＰＵ２により、命令群Ｂに含まれる命令ＯＢ１，ＯＢ２，ＯＢ３が順に処理（実行）される（ステップＳ１１）。

次に、命令群Ｂに含まれる各命令ＯＢ１，ＯＢ２，ＯＢ３の処理の結果が正常であるか否かが確認される（ステップＳ１２）。

各命令ＯＢ１，ＯＢ２，ＯＢ３の処理の結果がすべて正常であれば（ステップＳ１３のＹＥＳ）、ＣＰＵ２により、命令群Ｂを処理した結果を用いた制御が開始されて（ステップＳ１４）、第２異常検出処理が終了される。

各命令ＯＢ１，ＯＢ２，ＯＢ３の処理の結果に１つでも異常があれば（ステップＳ１３のＮＯ）、ＣＰＵ２により、命令群Ａの各命令ＯＡ１，ＯＡ２，ＯＡ３が処理されて、その処理結果がＲＡＭ４に保存される（ステップＳ１５）。

各命令ＯＡ１，ＯＡ２，ＯＡ３の処理結果がＲＡＭ４に保存されると、ＣＰＵ２の動作が停止されて（ステップＳ１６）、第２異常検出処理が終了される。

以上のように、ＣＰＵ２により、ＲＯＭ３に記憶されている命令群Ａ，Ｂが処理され、その処理の結果が出力される。ＣＰＵ２の動作が正常であるときには、命令群Ａに含まれる各命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果と命令群Ｂに含まれる各命令ＯＢ１，ＯＢ２，ＯＢ３の処理の結果とが同一になる。

命令群Ａが処理された結果、処理（ＣＰＵ２の動作）の異常が検出された場合には、ＣＰＵ２により、別の命令群Ｂが処理されて、その処理の結果が出力される。この出力された結果から、ＣＰＵ２による命令群Ａの処理中に異常が発生したことを容易に把握することができ、ＣＰＵ２の動作の異常が発生した原因を容易に解析することができる。その結果、ＣＰＵ２の動作の異常が発生した原因の解析に要する時間を短縮することができる。

命令群Ｂが処理された結果、処理（ＣＰＵ２の動作）の異常が検出された場合には、ＣＰＵ２により、別の命令群Ａが処理されて、その処理の結果が出力される。この出力された結果から、ＣＰＵ２による命令群Ｂの処理中に異常が発生したことを容易に把握することができ、ＣＰＵ２の動作の異常が発生した原因を容易に解析することができる。その結果、ＣＰＵ２の動作の異常が発生した原因の解析に要する時間を短縮することができる。

また、ＣＰＵ２の動作に異常が発生した場合に、ＣＰＵ２の動作が直ちに停止されるので、ＥＣＵ１による車両の各部の制御が不能または不安定になることを防止できる。

また、ＣＰＵ２の動作が正常であるときには、命令群Ａに含まれる各命令ＯＡ１，ＯＡ２，ＯＡ３の処理の結果と命令群Ｂに含まれる各命令ＯＢ１，ＯＢ２，ＯＢ３の処理の結果とが同一になる。そのため、命令群Ａ，Ｂの一方の処理中にＣＰＵ２の動作に異常が生じても、ＣＰＵ２により、その他方の処理結果を用いた制御を実行することもできる。この場合、ＣＰＵ２の動作に異常が発生した場合に、車両の安全を確保しつつ、車両をサービス工場まで走行させることができる。

以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。

ＲＡＭ４がバックアップ機能を有しているとしたが、ＲＡＭ４がバックアップ機能を有さずに、そのＲＡＭ４に加えて、ＥＣＵ１の動作の停止後もデータを保持するために、ＥＥＰＲＯＭなどの書換可能な不揮発性メモリが備えられてもよい。

その他、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ＥＣＵ（車両用マイクロコンピュータ装置）
２ＣＰＵ
３ＲＯＭ（記憶手段）

Claims

同じ結果が得られる複数の命令群を記憶した記憶手段と、
前記記憶手段に記憶されている命令群を処理し、その処理の結果を出力するＣＰＵとを備え、
前記ＣＰＵは、前記記憶手段に記憶されている所定の命令群を処理した結果、異常を検出した場合には、前記記憶手段に記憶されている前記所定の命令群とは別の命令群を処理し、その処理の結果を出力する、車両用マイクロコンピュータ装置。