JP2014137795A - Duplex programmable controller and synchronization method therefor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a duplex programmable controller and a synchronization method therefor which suppress an increase of program execution time due to an increase of synchronization time.SOLUTION: The duplex programmable controller comprises: a first control system CPU unit 11a in which a first CPU, a first program counter 16a and a first transmission and reception buffer 13a are provided; a second standby system CPU unit 11b in which a second CPU, a second program counter 16b, a second transmission and reception buffer 13b, and a comparison unit 17b are provided; and a two-way communication path 20 which transmits synchronization information from the first transmission and reception buffer 13a to the second transmission and reception buffer 13b. The second CPU unit 11b executes a synchronization program on the basis of a comparison result made by the comparison unit 17b comparing the synchronization information stored in the second transmission and reception buffer 13b with a value output by the second program counter 16b.

Description

この発明は、監視制御システムなどにおいて、ＣＰＵユニットの異常発生時等に系の切替を行う二重化プログラマブルコントローラに関するものである。   The present invention relates to a duplex programmable controller that performs system switching when an abnormality occurs in a CPU unit in a monitoring control system or the like.

二重化プログラマブルコントローラは、互いに並列に動作可能な２系統のＣＰＵユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を有するもので、システムダウンにより甚大な損害を生ずるような高度の信頼性を要求されるプロセス制御等の用途に広く使用されている。   The dual programmable controller has two CPU units (Central Processing Units) that can operate in parallel with each other, and is used for processes such as process control that require a high degree of reliability that causes serious damage due to system down. Widely used.

二重化プログラマブルコントローラは２系統のＣＰＵユニットのうち、第１のＣＰＵユニットが制御系に、第２のＣＰＵユニットが待機系に設定され、制御系の第１のＣＰＵユニットに異常が発生した場合には、待機系の第２のＣＰＵユニットが制御系に自動的に切り替えられてシステムダウンを防止し、自動的にシステムを継続する機能を備えている。   In the dual programmable controller, when the first CPU unit is set to the control system and the second CPU unit is set to the standby system among the two CPU units, an abnormality occurs in the first CPU unit of the control system. The second CPU unit of the standby system is automatically switched to the control system to prevent the system from going down, and has a function of automatically continuing the system.

二重化プログラマブルコントローラでは、第１のＣＰＵユニットと第２のＣＰＵユニットとが互いに同一プログラムを同一内容で実行することを保証する同期化を行う必要がある。プログラムを実行している途中に、外部からの割込みイベントを実行する割込み命令があった場合、制御系と待機系で割込みイベント結果を反映した同一プログラムを実行するためには、制御系と待機系がそれぞれ外部にアクセスするタイミングのずれが発生していないことを確認する必要がある。つまり、実行中のプログラムのプログラムカウンタが異なる時点で割込みイベントを実行し、制御系と待機系で異なるプログラム結果が得られてしまうことを防ぐために、割込みイベントを実行するタイミングとなるプログラムカウンタを確認し、制御系と待機系を同一のプログラムカウンタに合わせて外部からの割込み命令を実行する必要がある。   In the duplex programmable controller, it is necessary to perform synchronization to ensure that the first CPU unit and the second CPU unit execute the same program with the same contents. If there is an interrupt instruction that executes an interrupt event from the outside during program execution, the control system and standby system must be executed in order to execute the same program that reflects the interrupt event result in the control system and standby system. It is necessary to confirm that there is no deviation in the timing of accessing the outside. In other words, the interrupt counter is executed when the program counter of the program being executed is different, and the program counter that is the timing to execute the interrupt event is checked in order to prevent different program results from being obtained in the control system and standby system. However, it is necessary to execute an interrupt instruction from the outside in accordance with the same program counter in the control system and the standby system.

そのため、従来の二重化プログラマブルコントローラでは、外部から割込み命令があった際に、第１のＣＰＵユニットと第２のＣＰＵユニットに対して、割込み命令が同じプログラムカウンタで発生したかを確認し、同じでない場合にはプログラムカウンタを同一にしてから、それぞれ外部から割込み命令に対応した割込みイベントを実行している（例えば、特許文献１参照）。   Therefore, in the conventional dual programmable controller, when there is an interrupt instruction from the outside, the first CPU unit and the second CPU unit are checked whether the interrupt instruction is generated by the same program counter and are not the same. In some cases, the same program counter is used, and then an interrupt event corresponding to the interrupt instruction is executed from the outside (see, for example, Patent Document 1).

つまり、外部からの割込み命令が発生する度に実行中のプログラムを中断し、第１のＣＰＵユニットと第２のＣＰＵユニットで同じ割込みイベントが同じタイミングで実行されることを確認してから割込みイベントを実行した後、プログラムを再開する。このようにすることによって、従来の二重化プログラマブルコントローラでは、第１のＣＰＵユニットと第２のＣＰＵユニットを同一内容でプログラムを実行することを保証する同期化を行っている。   In other words, every time an external interrupt instruction is generated, the program being executed is interrupted, and after confirming that the same interrupt event is executed at the same timing in the first CPU unit and the second CPU unit, the interrupt event After executing, restart the program. By doing so, in the conventional duplex programmable controller, the first CPU unit and the second CPU unit are synchronized to ensure that the program is executed with the same contents.

特表２００６−５１２６３４号公報JP-T-2006-512634

従来の二重化プログラマブルコントローラでは、外部からの割込み命令が発生するたびに第１のＣＰＵユニットと第２のＣＰＵユニットの両方がプログラムを中断して同期化を行う。つまり、第１のＣＰＵユニットと第２のＣＰＵユニットで同じ割込みイベントが同じプログラムカウンタで実行されることを確認する間、第１のＣＰＵユニットと第２のＣＰＵユニットの両方がプログラムを中断する時間が発生する。ＣＰＵユニット処理能力向上によるコントローラの大容量化に伴い、プログラムの処理時間は大幅に短縮できるにも関わらず、第１のＣＰＵユニットから第２のＣＰＵユニットにネットワークを介して同期化処理に必要な同期化情報を通信するための時間が増加している。そのため、第１のＣＰＵユニットと第２のＣＰＵユニットの両方がプログラムを中断する時間が増加し、プログラム実行時間が長くなるという問題があった。   In the conventional duplex programmable controller, each time an external interrupt command is generated, both the first CPU unit and the second CPU unit interrupt the program and perform synchronization. That is, the time during which both the first CPU unit and the second CPU unit interrupt the program while confirming that the same interrupt event is executed by the same program counter in the first CPU unit and the second CPU unit. Occurs. Although the processing time of the program can be greatly shortened as the capacity of the controller is increased by improving the CPU processing capacity, it is necessary for the synchronization processing from the first CPU unit to the second CPU unit via the network. Time to communicate synchronization information is increasing. For this reason, there is a problem that the time for both the first CPU unit and the second CPU unit to interrupt the program increases and the program execution time becomes long.

この発明は、上記のような問題点を解決するためになされたものであり、同期化情報を通信するための時間の増大によるプログラム実行時間の増加を抑制した、二重化プログラムコントローラ及びその同期化方法を提供することを目的とする。   The present invention has been made in order to solve the above-described problems, and a duplicated program controller and a synchronization method thereof that suppress an increase in program execution time due to an increase in time for communicating synchronization information. The purpose is to provide.

この発明に係る二重化プログラマブルコントローラは、第１のプログラムカウンタと、第１のプログラムカウンタの値に基づいて制御プログラムを実行する第１のＣＰＵと、制御プログラムの実行内容を第１のプログラムカウンタの値と対応付けて同期化情報として格納する第１の送受信バッファと、が設けられた第１のＣＰＵユニットと、第２のプログラムカウンタと、第２のプログラムカウンタの値に基づいて同期化プログラムを実行する第２のＣＰＵと、第１の送受信バッファから送信された同期化情報を格納する第２の送受信バッファと、第２のプログラムカウンタの値と第２の送受信バッファに格納された同期化情報とを比較する比較部と、が設けられた第２のＣＰＵユニットと、第１の送受信バッファから第２の送受信バッファに同期化情報を送信する通信路と、を備える。さらに、第２のＣＰＵは、第２の比較部による比較結果に基づいた同期化プログラムを実行することを特徴とする。   The duplex programmable controller according to the present invention includes a first program counter, a first CPU that executes a control program based on a value of the first program counter, and the execution contents of the control program as a value of the first program counter. A first transmission / reception buffer that stores the synchronization information in association with the first CPU unit, the second program counter, and the synchronization program based on the value of the second program counter A second CPU for storing, a second transmission / reception buffer for storing synchronization information transmitted from the first transmission / reception buffer, a value of a second program counter, and the synchronization information stored in the second transmission / reception buffer, A second CPU unit provided with a comparison unit, and a first transmission / reception buffer to a second transmission / reception buffer. And a communication path for transmitting synchronization information. Furthermore, the second CPU executes a synchronization program based on a comparison result by the second comparison unit.

この発明によれば、制御系の第１のＣＰＵユニットが実行した内容を同期化情報として第１の送受信バッファから待機系の第２のＣＰＵユニットに設けられた第２の送受信バッファに送信し、第２のＣＰＵユニットは同期化情報に基づいた同期化プログラムを実行するので、第２のＣＰＵユニットは第１のＣＰＵユニットと同一内容のプログラムを追随して実行でき、同期化が行える。つまり、第２のＣＰＵユニットは、第１のＣＰＵユニットが実行した内容であり、外部割込み命令を反映した同期化情報に基づいた同期化プログラムを実行できるので、外部割込み命令が発生するたびに同期化のための通信時間を必要とせず、プログラム実行時間を短縮することができるという効果が得られる。   According to this invention, the contents executed by the first CPU unit of the control system are transmitted as synchronization information from the first transmission / reception buffer to the second transmission / reception buffer provided in the second CPU unit of the standby system, Since the second CPU unit executes the synchronization program based on the synchronization information, the second CPU unit can follow the program having the same contents as the first CPU unit and can perform synchronization. In other words, the second CPU unit is the content executed by the first CPU unit and can execute a synchronization program based on the synchronization information reflecting the external interrupt instruction. Therefore, the second CPU unit is synchronized every time an external interrupt instruction is generated. Therefore, there is an effect that the program execution time can be shortened without requiring communication time for making the program.

この発明の実施の形態１に係る二重化プログラマブルコントローラの構成を示すブロック図である。It is a block diagram which shows the structure of the duplex programmable controller which concerns on Embodiment 1 of this invention. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、プログラムを実行する際の動作を示すタイムチャートである。4 is a time chart showing an operation when a program is executed in the duplex programmable controller according to the first embodiment of the present invention. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、制御系の第１のＣＰＵユニットが同期対象命令を実行する際に同期化情報を第１の送受信バッファに格納した時の例を説明するためのブロック図である。In the duplex programmable controller according to the first embodiment of the present invention, an example when the synchronization information is stored in the first transmission / reception buffer when the first CPU unit of the control system executes the instruction to be synchronized is described. FIG. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、制御系の第１のＣＰＵユニットが外部割込み命令を実行する際に同期化情報を第１の送受信バッファに格納した時の例を説明するためのブロック図である。In the duplex programmable controller according to the first embodiment of the present invention, an example when the synchronization information is stored in the first transmission / reception buffer when the first CPU unit of the control system executes the external interrupt instruction is described. FIG. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、制御系の第１のＣＰＵユニットが同期タイマ割込みを実行する際に同期化情報を第１の送受信バッファに格納した時の例を説明するためのブロック図である。In the duplex programmable controller according to the first embodiment of the present invention, an example when the synchronization information is stored in the first transmission / reception buffer when the first CPU unit of the control system executes the synchronization timer interrupt will be described. FIG. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、待機系の第２のＣＰＵユニットが同期化情報に基づいて行う待機系処理を説明するためのブロック図を示す。In the duplex programmable controller which concerns on Embodiment 1 of this invention, the block diagram for demonstrating the standby-system process which 2nd CPU unit of a standby system performs based on synchronization information is shown. この発明の実施の形態１に係る二重化プログラマブルコントローラにおいて、制御系ＣＰＵユニットの故障による系切替方法を説明するタイムチャートである。5 is a time chart for explaining a system switching method due to a failure of a control system CPU unit in the duplex programmable controller according to the first embodiment of the present invention. この発明の実施の形態２に係る二重化プログラマブルコントローラにおいて、系切替命令による系切替方法を説明するタイムチャートである。In the duplex programmable controller which concerns on Embodiment 2 of this invention, it is a time chart explaining the system switching method by a system switching command.

実施の形態１．
図１は、この発明の実施の形態１における二重化プログラマブルコントローラの構成を示すブロック図である。本実施の形態の二重化プログラマブルコントローラは、同一の制御プログラムであるプログラム５０（図１には図示せず図２で示す）を実行するための、制御系である第１のコントローラ１０ａと待機系である第２のコントローラ１０ｂとを備える。つまり、本実施の形態の図１では、第１のコントローラ１０ａが制御系として、第２のコントローラ１０ｂが待機系としてそれぞれ機能している状態を示している。第１のコントローラ１０ａは、第１のＣＰＵユニット１１ａと第１の通信ユニット１２ａとからなり、第２のコントローラ１０ｂは、第２のＣＰＵユニット１１ｂと第２の通信ユニット１２ｂとからなる。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a duplex programmable controller according to Embodiment 1 of the present invention. The duplex programmable controller of the present embodiment includes a first controller 10a that is a control system and a standby system for executing a program 50 (not shown in FIG. 1 and shown in FIG. 2) that is the same control program. A second controller 10b. That is, FIG. 1 of the present embodiment shows a state in which the first controller 10a functions as a control system and the second controller 10b functions as a standby system. The first controller 10a includes a first CPU unit 11a and a first communication unit 12a, and the second controller 10b includes a second CPU unit 11b and a second communication unit 12b.

図１に示すように、本実施の形態の二重化プログラマブルコントローラでは、制御系の第１のＣＰＵユニット１１ａ内に第１の送受信バッファ１３ａが、第２のＣＰＵユニット１１ｂ内に第２の送受信バッファ１３ｂが、それぞれ専用領域として設けられている。これらの専用領域は、制御系と待機系間で行う同期化転送用に設けられたＲＡＭ（Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されている。   As shown in FIG. 1, in the duplex programmable controller of the present embodiment, the first transmission / reception buffer 13a is provided in the first CPU unit 11a of the control system, and the second transmission / reception buffer 13b is provided in the second CPU unit 11b. Are provided as dedicated areas. These dedicated areas are composed of a RAM (Randam Access Memory) provided for synchronous transfer performed between the control system and the standby system.

また、第１のＣＰＵユニット１１ａは、第１のＣＰＵ（図示せず）と、第１のプログラムカウンタ（ＰＣ：Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）１６ａと、第１の比較部１７ａと、第１の分岐回数カウンタ１５ａとを備える。第１の比較部１７ａは、第１の送受信バッファ１３ａに内蔵されたデータである後述する同期化情報と当該データと対応する第１のプログラムカウンタ１６ａの値（さらに、必要に応じて第１の分岐回数カウンタ１５ａの値）とをそれぞれ比較する機能を備える。   The first CPU unit 11a includes a first CPU (not shown), a first program counter (PC) 16a, a first comparison unit 17a, and a first branch counter 15a. With. The first comparison unit 17a includes later-described synchronization information, which is data stored in the first transmission / reception buffer 13a, and the value of the first program counter 16a corresponding to the data (and, if necessary, the first program counter 16a). A function of comparing the value of the branch number counter 15a).

さらに、第２のＣＰＵユニット１１ｂは、第２のＣＰＵ（図示せず）と、第２のプログラムカウンタ（ＰＣ：Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ）１６ｂと、第２の比較部１７ｂと、第２の分岐回数カウンタ１５ｂとを備える。第２の比較部１７ｂは、第２の送受信バッファ１３ｂに内蔵されたデータと第２のプログラムカウンタ１６ｂの値（さらに、必要に応じて第２の分岐回数カウンタ１５ｂの値）とを比較する機能を備える。   Further, the second CPU unit 11b includes a second CPU (not shown), a second program counter (PC) 16b, a second comparison unit 17b, and a second branch number counter 15b. With. The second comparison unit 17b compares the data stored in the second transmission / reception buffer 13b with the value of the second program counter 16b (and, if necessary, the value of the second branch number counter 15b). Is provided.

第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂとは、第１のコネクタ１４ａと第２のコネクタ１４ｂとにより通信路で接続されている。つまり、本実施の形態の二重化プログラマブルコントローラでは、通信路を通じて第１のコントローラ１０ａと第２のコントローラ１０ｂとの間で同期化用のデータ転送が可能な構成を有している。本実施の形態の図１では、通信路としてトラッキングケーブル２０を用いているが、同一バス上に制御系と待機系の２つのＣＰＵユニットを接続し、バス経由で同期化用のデータ転送を行う構成にしても良い。   The first CPU unit 11a and the second CPU unit 11b are connected via a communication path by the first connector 14a and the second connector 14b. In other words, the duplex programmable controller of the present embodiment has a configuration capable of transferring data for synchronization between the first controller 10a and the second controller 10b through a communication path. In FIG. 1 of the present embodiment, the tracking cable 20 is used as a communication path. However, two CPU units of a control system and a standby system are connected on the same bus, and data transfer for synchronization is performed via the bus. It may be configured.

第１のコントローラ１０ａの第１の通信ユニット１２ａ及び第２のコントローラ１０ｂの第２の通信ユニット１２ｂは通信ネットワーク２１に接続されている。例えば図１では、外部コントローラ３０の外部ＣＰＵユニット３１から出される割込みイベント実行などの割込み命令が、外部通信ユニット３２を介して通信ネットワーク２１から二重化プログラマブルコントローラに出される。   The first communication unit 12a of the first controller 10a and the second communication unit 12b of the second controller 10b are connected to the communication network 21. For example, in FIG. 1, an interrupt command such as interrupt event execution issued from the external CPU unit 31 of the external controller 30 is issued from the communication network 21 to the duplex programmable controller via the external communication unit 32.

図２は、本実施の形態の二重化プログラマブルコントローラにおいて、プログラム５０を実行する際の動作を示すタイムチャートである。図２では、上から下に向かって時間が進んでいる。なお、以下では、制御系処理４０のプログラム５０を前から順に区分して、プログラム５０の処理ＡをステップＳ１００、プログラム５０の処理ＢをステップＳ１０２、プログラム５０の処理ＣをステップＳ１０５というように順に呼んでいる。また、ステップＳ１０１及びステップＳ１０４の同期化情報送信命令は、制御系処理４０の割込み処理プログラムに相当する。このような呼び方は、待機系４１でも同様である。ステップＳ１２０、ステップＳ１２１及びステップＳ１２４は、待機系処理４１の割込み処理プログラムに相当する。   FIG. 2 is a time chart showing an operation when the program 50 is executed in the duplex programmable controller of the present embodiment. In FIG. 2, time progresses from top to bottom. In the following, the program 50 of the control system process 40 is divided in order from the front, the process A of the program 50 is step S100, the process B of the program 50 is step S102, and the process C of the program 50 is step S105. I'm calling. Further, the synchronization information transmission command in steps S101 and S104 corresponds to an interrupt processing program of the control system process 40. Such a way of calling is the same in the standby system 41. Step S120, step S121, and step S124 correspond to the interrupt processing program of the standby system processing 41.

また、第１の送受信バッファ１３ａと第２の送受信バッファ１３ｂとの間で、通信路を介して通信系処理４２が行われる。この通信系処理４２では、ステップＳ１１０及びステップＳ１１２は制御系から待機系への情報の転送の処理を意味し、ステップＳ１１１及びステップＳ１１３は待機系から制御系への情報の転送を意味する。ここでの転送される情報としては、同期化情報及び応答信号が含まれる。   Further, a communication system process 42 is performed between the first transmission / reception buffer 13a and the second transmission / reception buffer 13b via a communication path. In this communication processing 42, steps S110 and S112 mean information transfer processing from the control system to the standby system, and steps S111 and S113 mean information transfer from the standby system to the control system. The information transferred here includes synchronization information and a response signal.

図２において、さらに詳細に説明すると、ステップＳ１００からステップＳ１０６は制御系処理４０として、第１のコントローラ１０ａが行う動作を示している。ステップＳ１２０からステップＳ１２５は待機系処理４１として、第２のコントローラ１０ｂが行う動作を示している。さらに、トラッキングケーブル２０が、第１のコントローラ１０ａの第１のＣＰＵユニット１１ａと、第２のコントローラ１０ｂの第２のＣＰＵユニット１１ｂとの間でデータ転送する処理を、通信系処理４２としてステップＳ１１０からステップ１１３に示している。   Referring to FIG. 2 in more detail, steps S100 to S106 show operations performed by the first controller 10a as the control system process 40. Steps S120 to S125 show operations performed by the second controller 10b as the standby processing 41. Further, a process in which the tracking cable 20 transfers data between the first CPU unit 11a of the first controller 10a and the second CPU unit 11b of the second controller 10b is set as a communication system process 42 in step S110. To step 113.

図３、図４及び図５は、本実施の形態の二重化プログラマブルコントローラにおいて、制御系の第１のＣＰＵユニット１１ｂが同期化が必要な同期化命令を実行する際に必要なデータ（同期化情報）を送受信バッファ１３ａに格納するときの例を説明するためのブロック図である。   3, 4, and 5 show data (synchronization information) that is necessary when the first CPU unit 11 b of the control system executes a synchronization instruction that needs to be synchronized in the duplex programmable controller of the present embodiment. ) Is stored in the transmission / reception buffer 13a.

図２から図５を用いて、本実施の形態における二重化プログラマブルコントローラの動作フローを説明する。   The operation flow of the duplex programmable controller in the present embodiment will be described with reference to FIGS.

図２のステップＳ１００において、制御系の第１のＣＰＵユニット１１ａは、プログラム５０を実行している。ステップＳ１００において、プログラム５０の内容に外部コントローラ３０にデータをリードしに行くという、外部機器に対するアクセス命令（図３中の同期対象命令５１）がある場合、第１のＣＰＵユニット１１ａは外部コントローラ３０へのリード命令を実行して通信ネットワーク２１を介してリードデータＲ１を取得する。その後、図３に示すように、第１の送受信バッファ１３ａに、同期対象命令５１を実行したプログラムカウンタ値Ｘ１とリードデータＲ１とリードデータＲ１のデータ量Ｄ１とを同期化情報として格納する。 In step S100 in FIG. 2, the first CPU unit 11a of the control system executes the program 50. In step S100, if the content of the program 50 includes an access command (synchronization target command 51 in FIG. 3) for accessing the external device to read data to the external controller 30, the first CPU unit 11a determines that the external controller 30 To read data R 1 via the communication network 21. Thereafter, as shown in FIG. 3, the first transmission and reception buffer 13a, as synchronization information and program counter value X 1 and executing the synchronization target instruction 51 and the data amount D 1 of the read data R 1 and read data R 1 Store.

さらに、図２のステップＳ１００において、図４に示すように外部コントローラ３０から割込み命令５２を受けた場合、制御系の第１のＣＰＵユニット１１ａは、外部からの割込み命令５２を受け、割込みイベント（割込み処理Ｚ１）を実行するときのプログラムカウンタ値Ｘ２と、分岐回数Ｙ２とを、第１のプログラムカウンタ１６ａと第１の分岐回数カウンタ１５ａとから読み込んで、第１の送受信バッファ１３ａへ格納する。また、割込み処理Ｚ２の内容も、図４のように第１の送受信バッファ１３ａへ格納する。つまり、外部コントローラ３０から割込み命令５２が発生したとき、第１のプログラムカウンタ１６ａの値と、第１の分岐回数カウンタ１５ａの値と、割込み処理Ｚ２の内容とを同期化情報として第１の送受信バッファ１３ａに格納する。 Further, in step S100 of FIG. 2, when the interrupt command 52 is received from the external controller 30 as shown in FIG. 4, the first CPU unit 11a of the control system receives the interrupt command 52 from the outside and receives an interrupt event ( a program counter value X 2 when executing the interrupt processing Z 1), and a branch count Y 2, read from the first program counter 16a and the first branch counter 15a, the first transmission and reception buffer 13a Store. The contents of the interrupt processing Z 2 is also stored into the first reception buffer 13a as shown in FIG. In other words, from the external controller 30 when an interrupt instruction 52 is generated, the value of the first program counter 16a, the value of the first branch counter 15a, as synchronization information and contents of the interrupt processing Z 2 first Store in the transmission / reception buffer 13a.

外部コントローラ３０からの割込みイベントを実行した後は、割込み命令５２を実行した結果を反映させて、中断したプログラムを再開する。   After executing the interrupt event from the external controller 30, the interrupted program is resumed by reflecting the result of executing the interrupt instruction 52.

ステップＳ１００において、同期割込みタイマ設定時間４３が経過して同期タイマ割込み５３があったとき、制御系の第１のＣＰＵユニットユニット１１ａは同期タイマ割込み５３によりプログラム５０を中断して、図５に示すようにプログラムカウンタ１６ａの値であるプログラムカウンタ値Ｘ３と分岐回数カウンタ１５ａの値である分岐回数Ｙ３と同期タイマ割込み５３による割込み処理Ｚ３の内容とを同期化情報として第１の送受信バッファ１３ａに格納する。 In step S100, when the synchronous interrupt timer set time 43 has elapsed and there is a synchronous timer interrupt 53, the first CPU unit unit 11a of the control system interrupts the program 50 by the synchronous timer interrupt 53 and is shown in FIG. first transceiver buffer and the contents of the program counter branch number 16a is the value of the program counter value X 3 is a value branch counter 15a Y 3 and synchronous interrupt process Z 3 by a timer interrupt 53 as synchronization information as Store in 13a.

次に、図２のステップＳ１０１において、同期化情報送信命令を実行することによって第１のＣＰＵユニット１１ａは、第１の送受信バッファ１３ａに内蔵されたデータを同期化情報としてトラッキングケーブル２０に送信する送信命令を実行する。同期化情報の送信命令実行後、第２のＣＰＵユニット１１ｂから同期化したことの応答受信（ステップＳ１０３）を待たずにプログラム５０の実行を再開し、ステップＳ１０２に移行する。   Next, in step S101 of FIG. 2, by executing a synchronization information transmission command, the first CPU unit 11a transmits data stored in the first transmission / reception buffer 13a to the tracking cable 20 as synchronization information. Execute the send command. After execution of the synchronization information transmission command, execution of the program 50 is resumed without waiting for reception of a response from the second CPU unit 11b (step S103), and the process proceeds to step S102.

ステップＳ１０２において、第１のＣＰＵユニット１１ａは、ステップＳ１００と同様にプログラム５０を継続して実行する。   In step S102, the first CPU unit 11a continues to execute the program 50 as in step S100.

ステップＳ１０３において、第１のＣＰＵユニット１１ａは、待機系の第２のＣＰＵユニット１１ｂから送信された同期化の応答信号を受信する。ここで、ステップＳ１０３で行う応答信号の受信は、具体的には、第２のＣＰＵユニット１１ｂから送信された同期化の応答信号が第１の送受信バッファ１３ａに格納されたことをいう。通信路であるトラッキングケーブル２０の通信系処理４２が主体的に応答信号を転送するので、第１のＣＰＵユニット１１ａがプログラム５０の実行中であっても応答信号を第１の送受信バッファ１３ａに格納することができる。つまり、ステップＳ１０２と並列に、ステップＳ１０３の同期化の応答信号を受信することができる。   In step S103, the first CPU unit 11a receives the synchronization response signal transmitted from the standby second CPU unit 11b. Here, the reception of the response signal performed in step S103 specifically means that the synchronization response signal transmitted from the second CPU unit 11b is stored in the first transmission / reception buffer 13a. Since the communication system processing 42 of the tracking cable 20 that is the communication path mainly transfers the response signal, the response signal is stored in the first transmission / reception buffer 13a even when the first CPU unit 11a is executing the program 50. can do. That is, the synchronization response signal in step S103 can be received in parallel with step S102.

ステップＳ１０２で同期割込みタイマ設定時間４３が経過すると、制御系の第１のＣＰＵユニット１１ａは同期タイマ割込み５３によりプログラム５０を中断し、ステップＳ１０４において、ステップＳ１０３における待機系の第２のＣＰＵユニット１１ｂからの同期化の応答信号を認識する。そこで、待機系の第２のＣＰＵユニット１１ｂの処理が第１のＣＰＵユニット１１ａの処理に追随していることを確認し、ステップＳ１０１と同様に同期化情報を送信する送信命令を実行する。   When the synchronous interrupt timer set time 43 elapses in step S102, the first CPU unit 11a in the control system interrupts the program 50 by the synchronous timer interrupt 53, and in step S104, the second CPU unit 11b in the standby system in step S103. Recognize synchronization response signal from. Therefore, it is confirmed that the process of the second CPU unit 11b in the standby system follows the process of the first CPU unit 11a, and a transmission command for transmitting the synchronization information is executed in the same manner as in step S101.

なお、ステップＳ１０３で同期化応答信号を受信しなかった場合、第１のＣＰＵユニット１１ａは、プログラム５０を停止した状態で、同期化応答受信待ちとなる。つまり、第１のＣＰＵユニット１１ａはステップＳ１０２で同期タイマ割込み５３が発生してステップＳ１０４に移行するまでにステップＳ１０３が発生しなかった場合、ステップＳ１０４に進まずにステップＳ１０３が発生するまで待つ。   If the synchronization response signal is not received in step S103, the first CPU unit 11a waits for the synchronization response reception with the program 50 stopped. That is, if step S103 does not occur until the synchronization timer interrupt 53 is generated in step S102 and the process proceeds to step S104, the first CPU unit 11a does not proceed to step S104 but waits until step S103 occurs.

但し、同期割込みタイマ設定時間４３を、後述するステップＳ１１０に要する時間とステップＳ１１１に要する時間の合計より長い時間に設定すれば、ステップＳ１０２と並列にステップＳ１０３が行われることになるので、ステップＳ１０３を待つ時間は発生しない。   However, if the synchronous interrupt timer setting time 43 is set to a time longer than the sum of the time required for step S110 described later and the time required for step S111, step S103 is performed in parallel with step S102. There is no time to wait.

以上の様にして第１のＣＰＵユニット１１ａは制御系処理４０のステップを継続する。   As described above, the first CPU unit 11a continues the step of the control system process 40.

次に、待機系の第２のＣＰＵユニット１１ｂが行う待機系処理４１と、第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂ間のデータ転送を行う通信系処理４２について説明する。待機系の第２のＣＰＵユニット１１ｂは、第１のＣＰＵユニット１１ａから送信された同期化情報に基づいて、同期化プログラムを実行する。   Next, standby processing 41 performed by the standby second CPU unit 11b and communication processing 42 that performs data transfer between the first CPU unit 11a and the second CPU unit 11b will be described. The second CPU unit 11b in the standby system executes the synchronization program based on the synchronization information transmitted from the first CPU unit 11a.

図２のステップＳ１０１で第１のＣＰＵユニット１１ａが送信命令を実行して送信された同期化情報が、トラッキングケーブル２０を介して第１の送受信バッファ１３ａから第２の送受信バッファ１３ｂに転送される。この転送処理であるステップＳ１１０はトラッキングケーブル２０を用いた通信系が主体となって行う。   The synchronization information transmitted by the first CPU unit 11a executing the transmission command in step S101 of FIG. 2 is transferred from the first transmission / reception buffer 13a to the second transmission / reception buffer 13b via the tracking cable 20. . Step S110, which is the transfer process, is performed mainly by the communication system using the tracking cable 20.

ステップＳ１２０において、待機系の第２のＣＰＵユニット１１ｂは、制御系の第１のＣＰＵユニット１１ａからの同期化情報を受信する。ここで、ステップＳ１２０の同期化情報受信とは、第１の送受信バッファ１３ａに格納されていたデータがトレッキングケーブル２０を介して転送され、第２の送受信バッファ１３ｂへの格納が完了することを言う。   In step S120, the second CPU unit 11b in the standby system receives the synchronization information from the first CPU unit 11a in the control system. Here, the reception of the synchronization information in step S120 means that the data stored in the first transmission / reception buffer 13a is transferred via the trekking cable 20 and the storage in the second transmission / reception buffer 13b is completed. .

通信系が主体となって行う通信系処理４２に要する時間が、ＣＰＵユニット処理能力向上によるコントローラの大容量化に伴い長くなっている。本実施の形態では、第１のＣＰＵユニット１１ａは、通信系処理４２と並列にプログラム５０を処理できるので、プログラム５０が開始してから終了するまでのプログラム実行時間に、通信系処理が行うステップＳ１１０やステップＳ１１２などにかかる通信時間が加算されない。そのため、プログラム実行時間を短縮することができる。   The time required for the communication processing 42 performed mainly by the communication system becomes longer as the capacity of the controller is increased due to the improved CPU unit processing capability. In the present embodiment, the first CPU unit 11a can process the program 50 in parallel with the communication processing 42, so that the communication processing is performed during the program execution time from the start of the program 50 to the end. The communication time for S110 and step S112 is not added. Therefore, the program execution time can be shortened.

次に、ステップＳ１２１において、第２のＣＰＵユニット１１ｂは、同期化の応答信号を送信する送信命令を実行する。ここで、応答信号とは同期化情報を確認したという内容であればよく、例えば、同期化情報の受信を完了したことと、第２のＣＰＵユニット１１Ｂが中断しているプログラム５０の第２のプログラムカウンタの値とすればよい。   Next, in step S121, the second CPU unit 11b executes a transmission command for transmitting a response signal for synchronization. Here, the response signal may be any content that confirms the synchronization information. For example, the reception of the synchronization information is completed, and the second CPU unit 11B interrupts the second program 50. The value of the program counter may be used.

ステップＳ１２１において応答送信命令が出されると、通信系処理４２において、ステップＳ１１１でトラッキングケーブル２０を介して第２の送受信バッファ１３ｂから第１の送受信バッファ１３ａに応答信号が転送される。この転送処理であるステップＳ１１１はトラッキングケーブル２０を用いた通信系が主体となって行う。   When a response transmission command is issued in step S121, a response signal is transferred from the second transmission / reception buffer 13b to the first transmission / reception buffer 13a via the tracking cable 20 in step S111 in the communication processing 42. Step S111, which is the transfer process, is performed mainly by the communication system using the tracking cable 20.

次に、第２のＣＰＵユニット１１ｂはステップＳ１２２に移行し、プログラム５０を実行する。ここで、第１のＣＰＵユニット１１ａが実行するプログラム５０と第２のＣＰＵユニット１１ｂが実行するプログラム５０は同一である。   Next, the second CPU unit 11b proceeds to step S122 and executes the program 50. Here, the program 50 executed by the first CPU unit 11a and the program 50 executed by the second CPU unit 11b are the same.

ステップＳ１２２において、待機系の第２のＣＰＵユニット１１ｂは、プログラム５０を実行し、図３の第１のＣＰＵユニット１１ａの同期対象命令５１と同じ、プログラム５０の内容に外部コントローラ３０からデータをリードする外部機器命令があると、第２のＣＰＵユニット１１ｂ自身が待機系であることを認識し、制御系の第１のＣＰＵユニット１１ａとは異なって外部コントローラ３０へのアクセスを行わず、第２の送受信バッファ１３ｂに格納されているリードデータＲ１を読み込み、ステップＳ１００で制御系の第１のＣＰＵユニット１１ａが同期対象命令５１を実行した時に獲得したリードデータＲ１を取得する。 In step S122, the standby second CPU unit 11b executes the program 50, and reads data from the external controller 30 to the contents of the program 50, which is the same as the synchronization target instruction 51 of the first CPU unit 11a of FIG. If there is an external device command to be executed, the second CPU unit 11b itself recognizes that it is a standby system, and unlike the first CPU unit 11a of the control system, it does not access the external controller 30, and the second The read data R 1 stored in the transmission / reception buffer 13b is read, and the read data R 1 acquired when the first CPU unit 11a of the control system executes the synchronization target instruction 51 in step S100 is acquired.

第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂにおいて、プログラム５０の進行度が異なり、外部コントローラ３０のデータをリードするというプログラムカウンタ値Ｘ１を実行する時の時間が異なる場合がある。外部コントローラ３０のデータが時間ごとに変動していてる場合、外部コントローラ３０にアクセスする時間が異なると、異なるデータを読み込んでしまう場合が生じる。 In the first CPU unit 11a and the second CPU units 11b, different progress of the program 50, there may be a delay when executing a program counter value X 1 of the leading data of the external controller 30 differs. If the data of the external controller 30 varies with time, different data may be read if the time for accessing the external controller 30 is different.

本実施の形態では、第１のＣＰＵユニット１１ａがプログラムカウンタ値Ｘ１で読み込んだリードデータＲ１を第２のＣＰＵユニット１１ｂの第２の送受信バッファ１３ｂへ同期化情報として転送し、第２のＣＰＵユニット１１ｂがプログラムカウンタ値Ｘ１を実行するときに、第２の送受信バッファ１３ｂのリードデータＲ１を読み込むので、第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂともに外部コントローラ３０の同じリードデータＲ１をプログラム５０に反映させることができる。 In this embodiment, the read data R 1 in which the first CPU unit 11a is read in the program counter value X 1 transfers as the synchronization information to the second transmission and reception buffer 13b of the second CPU unit 11b, the second when the CPU unit 11b executes a program counter value X 1, since reads the read data R 1 of the second transmission and reception buffer 13b, a first CPU unit 11a and the second CPU units 11b both the same lead of the external controller 30 Data R 1 can be reflected in the program 50.

また、ステップＳ１２２において、待機系の第２のＣＰＵユニット１１ｂは、同期対象命令５１が、外部コントローラ３０への外部ライト命令であったとしても、待機系ＣＰＵユニット１１ｂは、第２のＣＰＵユニット１１ｂ自身が待機系であることを認識し、制御系の第１のＣＰＵユニット１１ａと異なり、外部コントローラ３０へのアクセスを行わない。これは既に制御系がステップＳ１００において外部ライト命令である同期対象命令５１を実行しているためである。   In step S122, the standby second CPU unit 11b determines that the standby CPU unit 11b is the second CPU unit 11b even if the synchronization target instruction 51 is an external write instruction to the external controller 30. It recognizes that it is a standby system and does not access the external controller 30 unlike the first CPU unit 11a of the control system. This is because the control system has already executed the synchronization target instruction 51 which is an external write instruction in step S100.

さらに、ステップＳ１２２において、プログラム５０を実行中、第１の送受信バッファ１３ａから転送されて第２の送受信バッファ１３ｂに格納されている、図５で第１のＣＰＵユニット１１ａに外部からの割込み命令５２が発生した時のプログラムカウンタ値Ｘ２と分岐回数Ｙ２とが、それぞれ第２のＣＰＵユニット１１ｂ内蔵の第２のプログラムカウンタ１６ｂの値と第２の分岐回数カウンタ１５ｂの値と一致するかを第２の比較部１７ｂで常に比較する。 Further, in step S122, during execution of the program 50, the interrupt instruction 52 from the outside is transferred to the first CPU unit 11a in FIG. There a program counter value X 2 when generated and number of branches Y 2 is, whether to match each value of the second CPU unit 11b built in the second program counter 16b and the value of the second branch counter 15b The second comparison unit 17b always compares.

図６に第２のＣＰＵユニット１１ｂが同期化情報に基づいて、ステップＳ１２２で行う待機系処理４１を説明するためのブロック図を示す。第２のＣＰＵユニット１１ｂはプログラム５０を実行し、プログラムカウンタ値Ｘ１においてプログラム５０の内容に外部リード命令である同期対象命令５１があった場合、上述したように第２のＣＰＵユニット１１ｂ自身が待機系であることを認識すると、外部コントローラ３０にはアクセスせず、第２の送受信バッファ１３ｂに格納されているプログラムカウンタ値Ｘ１のリードデータＲ１を読み出す。つまり、第１のＣＰＵユニット１１ａがプログラムカウンタ値Ｘ１でリードし、同期化情報として送信していたリードデータＲ１を読み出す。 FIG. 6 shows a block diagram for explaining the standby processing 41 performed by the second CPU unit 11b in step S122 based on the synchronization information. The second CPU unit 11b executes the program 50, if there is synchronization target instruction 51 is an external read command to the content of the program 50 in the program counter value X 1, the second CPU unit 11b itself, as described above It recognizes that it is a standby system, without accessing the external controller 30 reads the read data R 1 of the program counter value X 1 stored in the second reception buffer 13b. That is, the first CPU unit 11a is read by the program counter value X 1, reads out the read data R 1 which has been transmitted as synchronization information.

その後、第２のＣＰＵユニット１１ｂはプログラム５０を続行するが、第２のプログラムカウンタ１６ｂの値及び第２の分岐回数カウンタ１５ｂの値と、第２の送受信バッファ１３ｂに格納された同期化情報におけるプログラムカウンタ値Ｘｎ及び分岐回数Ｙｎとを比較部で常に比較している。 Thereafter, the second CPU unit 11b continues the program 50, but in the value of the second program counter 16b and the value of the second branch number counter 15b and the synchronization information stored in the second transmission / reception buffer 13b. It is constantly compared in comparison unit and a program counter value X n and the branch count Y n.

たとえば図６で、第２の比較部１７ｂにより、第２のプログラムカウンタ１６ｂの値がプログラムカウンタ値Ｘ２に一致し、第２の分岐回数カウンタ１５ｂの値が分岐回数Ｙ２に一致したことを確認すると、第２のＣＰＵユニット１１ｂはプログラム５０を中断し、割込み処理Ｚ２を実行する。図６の割込み命令５２は、図５で第１のＣＰＵユニット１１ａが割込み命令５２が発生した際に行った割込みイベントの内容と同じである。つまり、第１のＣＰＵユニット１１ａが割込み命令５２が発生した際に行った割込み処理Ｚ２を、第１のＣＰＵユニット１１ａが実行した同じプログラムカウンタ値Ｘ２及び分岐回数Ｙ２で、第２のＣＰＵユニット１１ｂが追随して行う。 For example, in Figure 6, by the second comparison unit 17b, that the value of the second program counter 16b matches the program counter value X 2, the value of the second branch counter 15b coincides with the number of branches Y 2 check, second CPU unit 11b interrupts the program 50 executes the interrupt processing Z 2. The interrupt instruction 52 shown in FIG. 6 is the same as the content of the interrupt event performed when the first CPU unit 11a generates the interrupt instruction 52 in FIG. That is, the first CPU unit 11a is an interrupt process Z 2 went when an interrupt instruction 52 is generated, with the first CPU unit 11a same program counter value X 2 and number of branches was performed Y 2, the second The CPU unit 11b follows.

本実施の形態では、外部から割込み命令が発生した際に、第１のＣＰＵユニット１１ａが割込みイベントを実行するプログラムカウンタの値と分岐回数と割込み処理内容とを第２のＣＰＵユニット１１ｂに同期化情報として送信し、第２のＣＰＵユニット１１ｂが同期化情報に基づいてプログラム５０及び外部からの割込み命令に対応する割込みイベントを実行する。そのため、外部から割込み命令が発生した際に、第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂが同じプログラムカウンタの値まで進んだことを確認し、それぞれが個々に外部にアクセスして外部からの割込み命令を実行する必要がない。   In the present embodiment, when an interrupt instruction is generated from the outside, the value of the program counter for executing the interrupt event by the first CPU unit 11a, the number of branches, and the interrupt processing contents are synchronized with the second CPU unit 11b. The information is transmitted as information, and the second CPU unit 11b executes an interrupt event corresponding to the interrupt instruction from the program 50 and the outside based on the synchronization information. Therefore, when an interrupt instruction is generated from the outside, it is confirmed that the first CPU unit 11a and the second CPU unit 11b have advanced to the same program counter value, and each accesses the outside individually to externally There is no need to execute the interrupt instruction.

したがって、外部からの割込み命令が発生するたびに第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂが同じプログラムカウンタの値に進むまで一方がプログラムを中断して他方が同じプログラムカウンタの値に進むまで待ち、さらに同じプログラムカウンタの値であることを互いに確認し合う通信時間が不要なので、プログラムの中断時間を短縮でき、プログラム実行時間の短縮につながる。   Accordingly, each time an external interrupt instruction is generated, one of the programs is interrupted until the first CPU unit 11a and the second CPU unit 11b proceed to the same program counter value, and the other proceeds to the same program counter value. Since no communication time is required to confirm that the values are the same, the program interruption time can be shortened and the program execution time can be shortened.

次に、図６では、図５で第１のＣＰＵユニット１１ａに同期タイマ割込み５３が発生したプログラムカウンタ値Ｘ３及び分岐回数Ｙ３と第２のプログラムカウンタ１６ｂの値及び第２の分岐回数カウンタ１５ｂの値がそれぞれ一致したことを第２の比較部１７により確認すると、第２ＣＰＵユニット１１ｂに同期タイマ割込み５３を実行する。つまり、図２において第２のＣＰＵユニット１１ｂがステップＳ１２４に進む。 Next, in FIG. 6, the value and the second branch counter and the program counter value X 3 and branch number Y 3 which alignment timer interrupt 53 occurs in the first CPU unit 11a in FIG. 5 the second program counter 16b When the second comparison unit 17 confirms that the values of 15b match, a synchronization timer interrupt 53 is executed on the second CPU unit 11b. That is, in FIG. 2, the second CPU unit 11b proceeds to step S124.

以上のステップで、第２のＣＰＵユニット１１ｂではステップＳ１２２において、第１のＣＰＵユニット１１ａがステップＳ１００で実行したのと同じ制御プログラム内容を実行したことになる。つまり、第２のＣＰＵユニット１１ｂは第１のＣＰＵユニット１１ａから送信された同期化情報に基づいて、同期化プログラムを実行する。   In the above steps, the second CPU unit 11b executes the same control program contents as those executed by the first CPU unit 11a in step S100 in step S122. That is, the second CPU unit 11b executes the synchronization program based on the synchronization information transmitted from the first CPU unit 11a.

図６において、第２のＣＰＵユニット１１ｂが実行する同期化プログラムは、プログラム５０と同期対象命令５１と割込み命令５２と同期タイマ割込み５３である。つまり、第２のＣＰＵユニット１１ｂが同期化プログラムを実行することによって、第１のＣＰＵユニット１１ａが制御プログラムを実行したのと同一内容の結果が得られる。そのため、ステップＳ１００直後の制御系の第１のＣＰＵユニット１１ａとステップＳ１２２直後の待機系の第２のＣＰＵユニット１１ｂは、同一の状態となる。本実施の形態では、このようにして第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂの同期化を行っている。   In FIG. 6, the synchronization programs executed by the second CPU unit 11 b are a program 50, a synchronization target instruction 51, an interrupt instruction 52, and a synchronization timer interrupt 53. That is, when the second CPU unit 11b executes the synchronization program, the same result as that obtained when the first CPU unit 11a executes the control program can be obtained. Therefore, the first CPU unit 11a of the control system immediately after step S100 and the second CPU unit 11b of the standby system immediately after step S122 are in the same state. In the present embodiment, the first CPU unit 11a and the second CPU unit 11b are synchronized in this way.

図６に示すように、第２の比較部１７は第２の送受信バッファ１３ｂに格納された同期化情報のプログラムカウンタの値及び分岐回数と第２のプログラムカウンタ１６ｂの値及び第２の分岐回数カウンタ１５ｂの値との比較を行い、一致する度に、第２のＣＰＵユニット１１ｂはプログラムを中断し、第２の送受信バッファ１３ｂに格納された割込み処理を実施し、その割込み処理の終了後にプログラム５０を再開する。   As shown in FIG. 6, the second comparison unit 17 includes the value of the program counter and the number of branches of the synchronization information stored in the second transmission / reception buffer 13 b, the value of the second program counter 16 b and the number of second branches The value is compared with the value of the counter 15b, and each time they match, the second CPU unit 11b interrupts the program, executes the interrupt processing stored in the second transmission / reception buffer 13b, and executes the program after the end of the interrupt processing. Restart 50.

第１のＣＰＵユニット１１ａがステップ１０２で実行した処理内容は、ステップＳ１０４で同期化情報の送信命令が実行され、通信系処理４２によりトラッキングケーブル２０を介した同期化情報の転送であるステップＳ１１２が実行される。図２では、ステップＳ１２３が、この同期化情報の第２の送受信バッファへの格納が完了したときを示す。   The processing content executed by the first CPU unit 11a in step 102 is that the synchronization information transmission command is executed in step S104, and the communication system processing 42 transfers the synchronization information via the tracking cable 20 in step S112. Executed. In FIG. 2, step S123 indicates when the synchronization information is completely stored in the second transmission / reception buffer.

ステップＳ１２３がステップＳ１２２終了時に完了していれば、第２のＣＰＵユニット１１ｂはステップＳ１２４に進む。ステップＳ１２２終了時にステップＳ１２３が完了していなければ、第２のＣＰＵユニット１１ｂはステップＳ１２３が完了するまで待ち状態となる。   If step S123 is completed at the end of step S122, the second CPU unit 11b proceeds to step S124. If step S123 is not completed at the end of step S122, the second CPU unit 11b waits until step S123 is completed.

第２のＣＰＵユニット１１ｂがステップＳ１２４に進むと、ステップＳ１２１と同様に同期化情報を受信したことを知らせる同期化処理の応答信号を送信する。   When the second CPU unit 11b proceeds to step S124, it transmits a response signal for synchronization processing informing that the synchronization information has been received, as in step S121.

その後、ステップＳ１２５へ進み、ステップＳ１２２と同様に、第１のＣＰＵユニット１１ａがステップＳ１０２で実行した内容を送信してきた同期化情報に基づいて、同期化プログラムの実行を継続する。   Then, it progresses to step S125 and continues execution of a synchronization program based on the synchronization information which transmitted the content which the 1st CPU unit 11a performed by step S102 similarly to step S122.

以上の様にして、待機系の第２のＣＰＵユニット１１ｂは待機系処理４１を継続し、制御系処理４０に追随して同期化プログラムを実行する。   As described above, the second CPU unit 11b in the standby system continues the standby system process 41, and follows the control system process 40 to execute the synchronization program.

制御系の第１のＣＰＵユニット１１ａは、プログラム５０終了後、実行したプログラム５０の演算結果を、監視システムなどの制御に反映（通信ユニット１２ａ、通信ネットワーク２１を介して外部機器へ送信）すると共に、待機系の第２のＣＰＵユニット１１ｂへプログラム５０が終了したことを送信する。その後、待機系の第２のＣＰＵユニット１１ｂも同期化プログラムを終了するが、第２のＣＰＵユニット１１ｂは同期化プログラムの実行結果を送信しない。   The first CPU unit 11a of the control system reflects the calculation result of the executed program 50 in the control of the monitoring system after the program 50 ends (sends to the external device via the communication unit 12a and the communication network 21). The end of the program 50 is transmitted to the second CPU unit 11b of the standby system. Thereafter, the standby second CPU unit 11b also terminates the synchronization program, but the second CPU unit 11b does not transmit the execution result of the synchronization program.

また、制御系の第１のＣＰＵユニット１１ａは、プログラム５０を終了後、通信ユニット１２ａ、通信ネットワーク２１を介して外部機器から入力データを受け取り、待機系の第２のＣＰＵユニット１１ｂへ入力データを送信すると共に自身のメモリの更新などの所定の処理を実行する。   The first CPU unit 11a of the control system receives the input data from the external device via the communication unit 12a and the communication network 21 after finishing the program 50, and inputs the input data to the second CPU unit 11b of the standby system. Transmits and executes predetermined processing such as updating its own memory.

待機系の第２のＣＰＵユニット１１ｂは、制御系の第１のＣＰＵユニット１１ａから入力データを受信し、自身のメモリの更新などの所定の処理を実行する。これにより、次のサイクルで別途プログラムを実行する時も、待機系の第２のＣＰＵユニット１１ｂは、制御系の第１のＣＰＵユニット１１ａと同じ状態を維持してプログラムを開始することが可能となる。   The second CPU unit 11b in the standby system receives input data from the first CPU unit 11a in the control system, and executes a predetermined process such as updating its own memory. As a result, even when a separate program is executed in the next cycle, the second CPU unit 11b in the standby system can start the program while maintaining the same state as the first CPU unit 11a in the control system. Become.

次に、この発明の実施の形態１に係る二重化プログラマブルコントローラの制御系の第１のＣＰＵユニット１１ａが故障した際の系切替方式について説明する。   Next, a system switching method when the first CPU unit 11a of the control system of the duplex programmable controller according to the first embodiment of the present invention fails will be described.

図７は、実施の形態１に係る二重化プログラマブルコントローラにおいて、故障による系切替方法を説明するタイムチャートである。図７において、二重化プログラマブルコントローラは、制御系の故障が発生するまでは、図２と同様のシーケンスを行う。ステップＳ１００、Ｓ１０１、Ｓ１０２、Ｓ１０７は制御系の動作に対応し、ステップＳ１３０からステップＳ１３５は待機系の動作に対応する。   FIG. 7 is a time chart for explaining a system switching method due to a failure in the duplex programmable controller according to the first embodiment. In FIG. 7, the duplex programmable controller performs the same sequence as in FIG. 2 until a failure of the control system occurs. Steps S100, S101, S102, and S107 correspond to the operation of the control system, and steps S130 to S135 correspond to the operation of the standby system.

ステップＳ１０２においてプログラム５０の実行中に制御系の第１のＣＰＵユニット１１ａが故障したとする。第１のＣＰＵユニット１１ａは自身のハードウエアの故障を検知するとステップＳ１０７において実行中のプログラム５０を停止する。制御系の第１のＣＰＵユニット１１ａはトラッキングケーブル２０を通じて、待機系に制御系が故障した旨の故障通知を転送すると同時に、待機系を制御系に切り替える系切替指令を通知する。   Assume that the first CPU unit 11a of the control system fails during execution of the program 50 in step S102. When detecting the failure of its own hardware, the first CPU unit 11a stops the program 50 being executed in step S107. The first CPU unit 11a of the control system transmits a failure notification indicating that the control system has failed to the standby system via the tracking cable 20, and at the same time notifies a system switching command for switching the standby system to the control system.

ステップＳ１３０、Ｓ１３１、Ｓ１３２において、待機系の第２のＣＰＵユニット１１ｂは図２のステップＳ１２０、１２１、Ｓ１２２と同様に処理をする。ステップＳ１３２において同期化プログラムの実行と並列に、ステップＳ１３３の制御系の第１のＣＰＵユニット１１ａからの故障通知を受信する。   In steps S130, S131, and S132, the standby second CPU unit 11b performs the same processing as steps S120, 121, and S122 of FIG. In step S132, in parallel with the execution of the synchronization program, a failure notification is received from the first CPU unit 11a of the control system in step S133.

ステップＳ１３２で第１のＣＰＵユニット１１ａが実行したステップＳ１００と同じ内容の同期化プログラムを実行した後、ステップＳ１３４において、待機系の第２のＣＰＵユニット１１ｂはステップＳ１３３からの故障通知があったことを条件に、待機系から制御系に切り替わる処理を実行し、ステップＳ１３５に移行する。   After executing the synchronization program having the same contents as step S100 executed by the first CPU unit 11a in step S132, the standby second CPU unit 11b has received a failure notification from step S133 in step S134. As a condition, a process of switching from the standby system to the control system is executed, and the process proceeds to step S135.

ステップＳ１３５において、待機系であった第２のＣＰＵユニット１１ｂは制御系としてプログラム５０を実行する。この時、二重化プログラマブルコントローラは、制御系として第２のＣＰＵユニット１１ｂのみが動作するモードとなり、制御系、待機系の両系でのプログラム実行はせず、制御系（旧待機系）のみでプログラムが継続して実行できるようになる。なお、第２のＣＰＵユニット１１ｂは、第１のＣＰＵユニット１１ａと同じ構成であるため、制御系としてプログラム５０を実行することが可能である。   In step S135, the second CPU unit 11b, which is a standby system, executes the program 50 as a control system. At this time, the duplex programmable controller is in a mode in which only the second CPU unit 11b operates as the control system, and does not execute the program in both the control system and the standby system, but only in the control system (old standby system). Can continue to run. Since the second CPU unit 11b has the same configuration as the first CPU unit 11a, the program 50 can be executed as a control system.

以上の動作により、制御系であった第１のＣＰＵユニット１１ａが故障した場合には、待機系であった第２のＣＰＵユニット１１ｂが制御系に切り替わって実際の制御等の動作を行うため、システムが停止することなく継続して運転でき、信頼性が向上する。   With the above operation, when the first CPU unit 11a that was the control system fails, the second CPU unit 11b that was the standby system switches to the control system and performs operations such as actual control. The system can be operated continuously without stopping, improving reliability.

本実施の形態によれば、制御系の第１のＣＰＵユニット１１ａが同期割込みタイマ設定時間毎に制御プログラムを中断して、割込みイベント内容など第２のＣＰＵユニット１１ｂが追随して実行するために必要な情報を第２のＣＰＵユニット１１ｂに同期化情報として送信し、制御プログラムを再開してから第２のＣＰＵユニット１１ｂからの応答信号を受信する。つまり、外部からの割込み命令が発生するたびに第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂとで割込みイベントが同じ結果が得られることの確認を行うために実行中のプログラムを中断する必要がなく、同期化に要する時間を短縮でき、プログラム実行時間を短縮することができる。   According to the present embodiment, the first CPU unit 11a of the control system interrupts the control program at every set time of the synchronous interrupt timer, and the second CPU unit 11b such as the interrupt event content follows and executes it. Necessary information is transmitted as synchronization information to the second CPU unit 11b, and a response signal from the second CPU unit 11b is received after the control program is restarted. That is, every time an external interrupt instruction is generated, it is necessary to interrupt the program being executed in order to confirm that the same result of the interrupt event is obtained in the first CPU unit 11a and the second CPU unit 11b. Thus, the time required for synchronization can be shortened, and the program execution time can be shortened.

また、本実施の形態では通信系処理４１がトラッキングケーブル２０などの通信路を介してデータ転送を行っている間に、第１のＣＰＵユニット１１ａはプログラム５０を再開する。つまり、データ転送を行うのと並列に第１のＣＰＵユニット１１ａはプログラム５０を再開するので、データ転送するための通信時間を待つ必要がなく、プログラム実行時間を短縮することができる。   In the present embodiment, the first CPU unit 11a resumes the program 50 while the communication processing 41 is transferring data via a communication path such as the tracking cable 20. That is, since the first CPU unit 11a resumes the program 50 in parallel with the data transfer, it is not necessary to wait for the communication time for data transfer, and the program execution time can be shortened.

ＣＰＵユニット処理能力向上によるコントローラの大容量化に伴い、プログラムの処理時間は大幅に短縮できるにも関わらず、外部からの割込み命令発生時の同期化のための通信に係る時間が増加してプログラム実行開始から終了までのプログラム実行時間において大きな割合を占め、プログラム実行時間が長くなるという問題があったが、本実施の形態を用いれば、上記のようにプログラム実行時間を短縮することが可能になる。   Although the processing time of the program can be greatly shortened as the capacity of the controller is increased due to the improved processing capacity of the CPU unit, the time required for communication for synchronization when an external interrupt command is generated increases. There was a problem that the program execution time accounted for a large proportion of the program execution time from the start to the end and the program execution time became long. However, by using this embodiment, the program execution time can be shortened as described above. Become.

特に、プログラム処理時間に対し、データ転送の通信時間が長いという問題があった。従来の方法では、制御系と待機系が同じプログラムカウンタであるかどうか等のデータを互いにやり取りして確認するため、データ転送の間はプログラムを停止している必要があった。しかし、本実施の形態を用いればデータ転送の間もプログラムを実行できるので、プログラム実行時間を大幅に短縮することができる。   In particular, there is a problem that the data transfer communication time is longer than the program processing time. In the conventional method, since data such as whether or not the control system and the standby system are the same program counter are exchanged and checked, the program needs to be stopped during the data transfer. However, if this embodiment is used, the program can be executed even during the data transfer, so that the program execution time can be greatly reduced.

また、本実施の形態では、第２のＣＰＵユニット１１ｂは第１のＣＰＵユニット１１ａから送信された同期化情報に基づいて同期化プログラムを実行することで、第２のＣＰＵユニット１１ｂと第１のＣＰＵユニット１１ａとが同じ内容のプログラムを行うことの保証である同期化が行われている。そのため、第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂのそれぞれが外部にアクセスすることがなく、第１のＣＰＵユニット１１ａと第２のＣＰＵユニット１１ｂのそれぞれが外部にアクセスする場合に、外部アクセスを行った結果が同一であるかどうかを確認する動作も省略できる。   In the present embodiment, the second CPU unit 11b executes the synchronization program based on the synchronization information transmitted from the first CPU unit 11a, so that the second CPU unit 11b and the first CPU unit 11b Synchronization, which is a guarantee that the CPU unit 11a performs the same program, is performed. Therefore, each of the first CPU unit 11a and the second CPU unit 11b does not access the outside, and each of the first CPU unit 11a and the second CPU unit 11b accesses the outside. The operation of checking whether the access results are the same can also be omitted.

以上のように、本実施の形態を用いれば、同期化に要する時間を省略でき、プログラム実行時間を短縮するという効果が得られる。   As described above, by using this embodiment, the time required for synchronization can be omitted, and the effect of shortening the program execution time can be obtained.

実施の形態２．
図８に、本発明の実施の形態２に係る二重化プログラマブルコントローラにおいて、系切替命令実行による系切替方法を説明するためのタイムチャートを示す。本実施の形態は、制御系の第１のＣＰＵユニット１１ａに故障が発生しなくても、系切替命令を実行すれば、待機系の第２のＣＰＵユニット１１ｂを制御系に切り得られることを特徴とする。それ以外については、実施の形態１と同様である。本実施の形態によれば、第１のＣＰＵユニット１１ａの寿命が近付いてきたとき等に、故障が発生しなくても切替命令を実行することで、自由に系切替が可能になる。 Embodiment 2. FIG.
FIG. 8 shows a time chart for explaining a system switching method by executing a system switching instruction in the duplex programmable controller according to the second embodiment of the present invention. In the present embodiment, even if a failure does not occur in the first CPU unit 11a in the control system, the second CPU unit 11b in the standby system can be switched to the control system by executing the system switching command. Features. The rest is the same as in the first embodiment. According to the present embodiment, when the life of the first CPU unit 11a is approaching, the system can be freely switched by executing the switching command even if no failure occurs.

図８において、二重化プログラマブルコントローラは、制御系の系切替命令が発生するまでは、図２と同様のシーケンスを行う。ステップＳ１４０からステップＳ１４４は制御系処理４０として第１のＣＰＵユニット１１ａの動作に対応し、ステップＳ１５０からステップＳ１５５は待機系の動作に対応する。それ以外は実施の形態１と同様である。   In FIG. 8, the duplex programmable controller performs the same sequence as in FIG. 2 until a system switching command for the control system is generated. Steps S140 to S144 correspond to the operation of the first CPU unit 11a as the control system process 40, and steps S150 to S155 correspond to the operation of the standby system. The rest is the same as in the first embodiment.

図８のステップＳ１４０において、制御系の第１のＣＰＵユニット１１ａに系切替命令が発生すると、第１のＣＰＵユニット１１ａは実行中のプログラム５０を停止し、停止前までのプログラム５０の実行内容であるデータと系切替命令が発生したことを第１の送受信バッファ１３ａに格納する。さらに、第１のＣＰＵユニット１１ａは第１の送受信バッファ１３ａに格納された同期化情報及び系切替命令を送信する送信命令を実行する。また、第１のＣＰＵユニット１１ａは自身を待機系に切り替える。   In step S140 of FIG. 8, when a system switching command is generated in the first CPU unit 11a of the control system, the first CPU unit 11a stops the program 50 being executed, and the execution contents of the program 50 before the stop are determined. The fact that certain data and a system switching command are generated is stored in the first transmission / reception buffer 13a. Further, the first CPU unit 11a executes a transmission command for transmitting the synchronization information and the system switching command stored in the first transmission / reception buffer 13a. The first CPU unit 11a switches itself to a standby system.

ステップＳ１４０の送信命令に従って、通信系処理４２は、トラッキングケーブル２０を介して第２の送受信バッファ１３ｂ宛に同期化情報と系切替命令を転送しする。   In accordance with the transmission command in step S140, the communication processing 42 transfers the synchronization information and the system switching command to the second transmission / reception buffer 13b via the tracking cable 20.

待機系であった第２のＣＰＵユニット１１ｂは、ステップＳ１５０において、系切替情報を同期化情報と同時に受信する。   In step S150, the second CPU unit 11b that has been the standby system receives the system switching information simultaneously with the synchronization information.

ステップＳ１５１において、第２のＣＰＵユニット１１ｂは系切替情報と同期化情報を受信したことを新待機系となった第１のＣＰＵユニット１１ａへ通知し、ステップＳ１５２に移行する。   In step S151, the second CPU unit 11b notifies the first CPU unit 11a that has become the new standby system that the system switching information and the synchronization information have been received, and the process proceeds to step S152.

ステップＳ１５２において、第２のＣＰＵユニット１１ｂはＳ１２０と同様に待機系として、第１のＣＰＵユニット１１ａが実行したプログラム内容と同一内容を実行し終わるまで同期化プログラムを実行した後、ステップＳ１５３に移行する。   In step S152, the second CPU unit 11b operates as a standby system in the same manner as in S120, executes the synchronization program until execution of the same content as the program executed by the first CPU unit 11a, and then proceeds to step S153. To do.

ステップＳ１５３において、待機系であった第２のＣＰＵユニット１１ｂは制御系へ系を切り替えて、ステップＳ１５４に移行する。このとき、二重化プログラマブルコントローラは、両系の系切替が終了し、第２のＣＰＵユニット１１ｂが新しく制御系になり、第１のＣＰＵユニット１１ａが新しく待機系となってプログラム実行を再開する。   In step S153, the second CPU unit 11b, which was the standby system, switches the system to the control system, and proceeds to step S154. At this time, in the duplex programmable controller, the system switching between the two systems is completed, the second CPU unit 11b becomes a new control system, and the first CPU unit 11a becomes a new standby system to resume program execution.

以上の操作により、系切替命令実行後、制御系と待機系が継続してプログラム５０を実行することが可能となり、系切替命令を実行すれば、いずれかのＣＰＵユニットに故障が発生しなくても制御系と待機系を切り替えることができる。   With the above operation, after the system switching instruction is executed, the control system and the standby system can continuously execute the program 50. If the system switching instruction is executed, no failure occurs in any of the CPU units. Can also switch between the control system and standby system.

本実施の形態は、デバッグ等の用途にも用いることができ、系切替に要する時間などを計測することが可能となる。   This embodiment can also be used for debugging and the like, and can measure the time required for system switching.

尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。   In the second embodiment of the present invention, portions different from the first embodiment of the present invention are described, and descriptions of the same or corresponding portions are omitted.

１０ａ 第１のコントローラ、１０ｂ 第２のコントローラ、１１ａ 第１のＣＰＵユニット、１１ｂ 第２のＣＰＵユニット、１２ａ 第１の通信ユニット、１２ｂ 第２の通信ユニット、１３ａ 第１の送受信バッファ、１３ｂ 第２の送受信バッファ、１４ａ 第１のコネクタ、１４ｂ 第２のコネクタ、１５ａ 第１の分岐回数カウンタ、１５ｂ 第２の分岐回数カウンタ、１６ａ 第１のプログラムカウンタ、１６ｂ 第２のプログラムカウンタ、１７ａ 第１の比較部、１７ｂ 第２の比較部、２０ トラッキングケーブル、２１ 通信ネットワーク、３０ 外部コントローラ、３１ 外部ＣＰＵユニット、３２ 外部通信ユニット、４０ 制御系処理、４１ 待機系処理、４２ 通信系処理、４３ 同期割込みタイマ設定時間、５０ プログラム、５１ 同期対象命令、５２ 割込み命令、５３ 同期タイマ割込み。   10a 1st controller, 10b 2nd controller, 11a 1st CPU unit, 11b 2nd CPU unit, 12a 1st communication unit, 12b 2nd communication unit, 13a 1st transmission / reception buffer, 13b 2nd Transmission / reception buffer, 14a first connector, 14b second connector, 15a first branch number counter, 15b second branch number counter, 16a first program counter, 16b second program counter, 17a first Comparison unit, 17b Second comparison unit, 20 Tracking cable, 21 Communication network, 30 External controller, 31 External CPU unit, 32 External communication unit, 40 Control system process, 41 Standby system process, 42 Communication system process, 43 Synchronous interrupt Timer setting time, 50 programs , 51 Synchronization target instruction, 52 Interrupt instruction, 53 Synchronization timer interrupt.

Claims (14)

第１のプログラムカウンタと、前記第１のプログラムカウンタの値に基づいて制御プログラムを実行する第１のＣＰＵと、前記制御プログラムの実行内容を前記第１のプログラムカウンタの値と対応付けて同期化情報として格納する第１の送受信バッファと、が設けられた第１のＣＰＵユニットと、
第２のプログラムカウンタと、前記第２のプログラムカウンタの値に基づいて同期化プログラムを実行する第２のＣＰＵと、前記第１の送受信バッファから送信された前記同期化情報を格納する第２の送受信バッファと、前記第２のプログラムカウンタの値と前記第２の送受信バッファに格納された前記同期化情報とを比較する比較部と、が設けられた第２のＣＰＵユニットと、
前記第１の送受信バッファから前記第２の送受信バッファに前記同期化情報を送信する通信路と、
を備え、
前記第２のＣＰＵユニットは、前記第２の比較部による比較結果に基づいた前記同期化プログラムを実行すること、
を特徴とする二重化プログラマブルコントローラ。 A first program counter, a first CPU that executes a control program based on the value of the first program counter, and the execution contents of the control program are synchronized with the value of the first program counter A first CPU unit provided with a first transmission / reception buffer for storing information;
A second program counter; a second CPU that executes a synchronization program based on a value of the second program counter; and a second CPU that stores the synchronization information transmitted from the first transmission / reception buffer. A second CPU unit provided with a transmission / reception buffer, and a comparison unit for comparing the value of the second program counter with the synchronization information stored in the second transmission / reception buffer;
A communication path for transmitting the synchronization information from the first transmission / reception buffer to the second transmission / reception buffer;
With
The second CPU unit executes the synchronization program based on a comparison result by the second comparison unit;
A dual programmable controller. 前記第１のＣＰＵユニットは、外部からの割込み命令に対する割込み処理の内容と前記割込み処理を実行した前記第１のプログラムカウンタの値とを同期化情報として前記第１の送受信バッファに格納すること、
を特徴とする請求項１に記載の二重化プログラマブルコントローラ。 The first CPU unit stores, in the first transmission / reception buffer, the contents of interrupt processing for an interrupt instruction from the outside and the value of the first program counter that has executed the interrupt processing as synchronization information;
The duplex programmable controller according to claim 1. 前記第２のＣＰＵユニットは、前記比較部による前記同期化情報に含まれる前記第１のプログラムカウンタの値と前記第２のプログラムカウンタの値との比較に基づいた前記同期化プログラムを実行すること、
を特徴とする請求項２に記載の二重化プログラマブルコントローラ。 The second CPU unit executes the synchronization program based on a comparison between the value of the first program counter and the value of the second program counter included in the synchronization information by the comparison unit. ,
The duplex programmable controller according to claim 2. 前記第２のＣＰＵユニットは、前記第１のＣＰＵユニットが実行した前記割込み処理の内容を反映させた前記制御プログラムである前記同期化プログラムを実行すること
を特徴とする請求項２または３に記載の二重化プログラマブルコントローラ。 The said 2nd CPU unit performs the said synchronization program which is the said control program reflecting the content of the said interrupt process which the said 1st CPU unit performed, The Claim 2 or 3 characterized by the above-mentioned. Dual programmable controller. 前記第２のＣＰＵユニットが、前記第２の送受信バッファに前記同期化情報を格納したときに前記第１のＣＰＵユニットに応答信号を前記通信路を介して送信し、前記第１のＣＰＵユニットが前記応答信号を前記第１の送受信バッファに格納すること
を特徴とする請求項１乃至４のいずれか１項に記載の二重化プログラマブルコントローラ。 When the second CPU unit stores the synchronization information in the second transmission / reception buffer, the second CPU unit transmits a response signal to the first CPU unit via the communication path, and the first CPU unit The duplex response controller according to any one of claims 1 to 4, wherein the response signal is stored in the first transmission / reception buffer. 前記第１のＣＰＵユニットが制御系で、前記第２のＣＰＵユニットが待機系であり、前記第１のＣＰＵユニットから前記第２のＣＰＵユニットに故障通知があったとき、前記第２のＣＰＵユニットが制御系に切り替わること
を特徴とする請求項１乃至５のいずれか１項に記載の二重化プログラマブルコントローラ。 The first CPU unit is a control system, the second CPU unit is a standby system, and the second CPU unit is notified when a failure notification is given from the first CPU unit to the second CPU unit. Is switched to a control system. The duplexed programmable controller according to any one of claims 1 to 5. 前記第１のＣＰＵユニットが制御系で、前記第２のＣＰＵユニットが待機系であり、前記第１のＣＰＵユニットが切替通知を行い、前記第２のＣＰＵユニットが前記切替通知を受けたとき、前記第２のＣＰＵユニットが制御系に切り替わること
を特徴とする請求項１乃至５のいずれか１項に記載の二重化プログラマブルコントローラ。 When the first CPU unit is a control system, the second CPU unit is a standby system, the first CPU unit issues a switching notification, and the second CPU unit receives the switching notification, The dual programmable controller according to any one of claims 1 to 5, wherein the second CPU unit is switched to a control system. 前記通信路は、トラッキングケーブルであること
を特徴とする請求項１乃至７のいずれか１項に記載の二重化プログラマブルコントローラ。 The duplexed programmable controller according to claim 1, wherein the communication path is a tracking cable. 前記通信路は、バスであること
を特徴とする請求項１乃至７のいずれか１項に記載の二重化プログラマブルコントローラ。 The duplex programmable controller according to claim 1, wherein the communication path is a bus. 第１のＣＰＵユニットが同期割込みタイマ設定時間ごとに実行中のプログラムを中断する工程と、
前記プログラム中断後に、前記第１のＣＰＵユニットが、前記同期割込みタイマ設定時間内の実行内容である同期化情報を通信路に送信する第１の送信命令を実行する工程と、
前記第１のＣＰＵユニットが、前記第１の送信命令を実行する工程の後に前記プログラムを再開する工程と、
第２のＣＰＵユニットが、前記通信路に送信された前記同期化情報を受信する工程と、
前記第２のＣＰＵユニットが前記同期化情報を受信したことを応答する応答信号を前記通信路に送信する第２の送信命令を実行する工程と、
前記第１のＣＰＵニットが、前記プログラムを再開した後に、前記応答信号を受信する工程と、
前記第２のＣＰＵユニットが、送信された前記同期化情報に基づいた同期化プログラムを実行する工程と、
を備えた二重化プログラマブルコントローラの同期化方法。 A step in which the first CPU unit interrupts the program being executed at every synchronous interrupt timer set time;
After the program is interrupted, the first CPU unit executes a first transmission command for transmitting synchronization information, which is an execution content within the synchronous interrupt timer setting time, to the communication path;
The first CPU unit restarting the program after the step of executing the first transmission command;
A second CPU unit receiving the synchronization information transmitted to the communication path;
Executing a second transmission command for transmitting a response signal to the communication path in response to the second CPU unit receiving the synchronization information;
The first CPU unit receiving the response signal after resuming the program; and
The second CPU unit executing a synchronization program based on the transmitted synchronization information;
Method for synchronizing a dual programmable controller with 前記同期化情報に、外部からの割込み命令に対する割込み処理を前記第１のＣＰＵユニットが実行した第１のプログラムカウンタの値と前記割込み処理の内容とが含まれていること、
を特徴とする請求項１０に記載の二重化プログラマブルコントローラの同期化方法。 The synchronization information includes a value of a first program counter in which the first CPU unit has executed an interrupt process for an interrupt instruction from the outside, and a content of the interrupt process;
The synchronization method of the duplex programmable controller according to claim 10. 前記第２のＣＰＵユニットが、前記同期化情報に含まれる前記第１のプログラムカウンタの値と第２のプログラムカウンタの値との比較結果に基づいた前記同期化プログラムを実行すること、
を特徴とする請求項１１に記載の二重化プログラマブルコントローラの同期化方法。 The second CPU unit executes the synchronization program based on a comparison result between a value of the first program counter and a value of a second program counter included in the synchronization information;
The method of synchronizing a duplex programmable controller according to claim 11. 前記第１のＣＰＵユニットが制御系で、前記第２のＣＰＵユニットが待機系であり、前記第１のＣＰＵユニットから前記第２のＣＰＵユニットに故障通知があったとき、前記第２のＣＰＵユニットを制御系に切り替える工程を備えた請求項１０乃至１２のいずれか１項に記載の二重化プログラマブルコントローラの同期化方法。   The first CPU unit is a control system, the second CPU unit is a standby system, and the second CPU unit is notified when a failure notification is given from the first CPU unit to the second CPU unit. The method for synchronizing a duplicated programmable controller according to any one of claims 10 to 12, further comprising a step of switching to a control system. 前記第１のＣＰＵユニットが制御系で、前記第２のＣＰＵユニットが待機系であり、前記第１のＣＰＵユニットが切替通知を行い、前記第２のＣＰＵユニットが前記切替通知を受けたとき、前記第２のＣＰＵユニットを制御系に切り替える工程を備えた請求項１０乃至１２のいずれか１項に記載の二重化プログラマブルコントローラの同期化方法。   When the first CPU unit is a control system, the second CPU unit is a standby system, the first CPU unit issues a switching notification, and the second CPU unit receives the switching notification, The synchronization method of the duplex programmable controller according to claim 10, further comprising a step of switching the second CPU unit to a control system.
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