JP2014135626A - アナログスイッチ回路及びそれを用いた可変減衰器 - Google Patents

Abstract

【課題】大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易くするアナログスイッチ回路を提供する。
【解決手段】制御端子ＣＮＴＬと、入力端子ＩＮ及び出力端子ＯＵＴと、バルク端子Ｂを有するトランジスタＭ_１と、トランジスタＭ_１のゲート端子Ｇと制御端子ＣＮＴＬの間に接続され、トランジスタＭ_１のゲート端子Ｇとソース端子Ｓとの間の寄生容量Ｃ_ＧＳ又はゲート端子Ｇとドレイン端子Ｄとの間の寄生容量Ｃ_ＧＤよりもインピーダンスの大きい第１のインピーダンス素子Ｒ_Ｇと、トランジスタＭ_１のソースＳとバルク端子Ｂとの間及びドレインＤとバルク端子Ｂとの間に、トランジスタＭ_１のバルク端子Ｂとソース端子Ｓとの間の寄生容量Ｃ_ＳＢ又はバルク端子Ｂとドレイン端子Ｄとの間の寄生容量Ｃ_ＤＢよりもインピーダンスの小さい第２及び第３のインピーダンス素子Ｚ_１，Ｚ_２とを備える。
【選択図】図３

Description

本発明は、アナログスイッチ回路及びそれを用いた可変減衰器に関し、より詳細には、バルク端子を有するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴ又はトランジスタともいう）により主要構成された回路において、大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易いアナログスイッチ回路及びそれを用いた可変減衰器に関する。

従来から、トランジスタを用いたアナログスイッチ回路が知られている。例えば、特許文献１に記載のものは、オン・オフするスイッチ素子として３個以上のＭＯＳトランジスタを直列接続し、それぞれのＭＯＳトランジスタに対する印加電圧を分割低減させることによって、総合的な許容電力を改善するトランジスタスイッチ回路（以下、アナログスイッチ回路という）である。

また、例えば、特許文献２に記載のものは、複雑な制御回路を必要としない高電力トランジスタスイッチ回路である。ジャンクション型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、オフ時の耐電圧量が必ずしも十分ではないので、ＪＦＥＴを適宜に直列接続することにより、それぞれのＪＦＥＴに対する印加電圧を分割低減させ、総合的な許容電力を改善することもあった。さらに、半導体スイッチ素子部の所要周波数帯における信号伝送路の特性インピーダンスより低く変換するインピーダンス変換手段を備えたものがある。このインピーダンス変換手段として、インダクタＬ及びキャパシタＣによるＬＣ回路によって、伝送路高周波電圧を下げる。その結果、オフ時のＪＦＥＴに印加される高周波電圧を低下させられるので、複数のＪＦＥＴを直列に接続することが不要になるというものである。

米国特許第８０５８９２２号明細書（Ｂ２） 特開平１１−２２０３７１号公報

しかしながら、特許文献１及び特許文献２に記載のものは、バルク端子を有するＭＯＳＦＥＴにより主要構成されたアナログスイッチ回路において、大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易くするために、回路に付加接続すべきインピーダンス素子のインピーダンス値を、ＭＯＳＦＥＴの各部が有する寄生容量に基づいて生ずるインピーダンス値に対し、明確に定義付けたものではなかった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、バルク端子を有するＭＯＳＦＥＴにより主要構成された回路において、ＭＯＳＦＥＴの各部が有する寄生容量に基づいて生ずるインピーダンス値に対し、回路に付加接続すべきインピーダンス素子のインピーダンス値を、明確に定義付けることにより、大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易くするアナログスイッチ回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、バルク端子（Ｂ）を有するトランジスタ（Ｍ_１）と、該トランジスタ（Ｍ_１）の入力端子（ＩＮ）及び出力端子（ＯＵＴ）と、前記トランジスタ（Ｍ_１）の導通性を制御する制御端子（ＣＮＴＬ）と、前記トランジスタ（Ｍ_１）のゲート端子（Ｇ）と前記制御端子（ＣＮＴＬ）との間に接続され、前記トランジスタ（Ｍ_１）の前記ゲート端子（Ｇ）とソース端子（Ｓ）との間の寄生容量（Ｃ_ＧＳ）又は前記ゲート端子（Ｇ）と前記ドレイン端子（Ｄ）との間の寄生容量（Ｃ_ＧＤ）よりもインピーダンスの大きい第１のインピーダンス素子（Ｒ_Ｇ）と、前記トランジスタ（Ｍ_１）の前記ソース端子（Ｓ）と前記バルク端子（Ｂ）との間及び前記ドレイン（Ｄ）と前記バルク端子（Ｂ）との間に、前記トランジスタ（Ｍ_１）の前記バルク端子（Ｂ）と前記ソース端子（Ｓ）との間の寄生容量（Ｃ_ＳＢ）又は前記バルク端子（Ｂ）と前記ドレイン端子（Ｄ）との間の寄生容量（Ｃ_ＤＢ）よりもインピーダンスの小さい第２のインピーダンス素子（Ｚ_１）及び第３のインピーダンス素子（Ｚ_２）とを備えることを特徴とする。（図３）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記トランジスタ（Ｍ_１）の前記バルク端子（Ｂ）と所定の電位がバイアスされたバイアス端子（ＶＳ）との間に接続され、前記トランジスタ（Ｍ_１）の前記バルク端子（Ｂ）と前記ソース（Ｓ）との間の前記寄生容量（Ｃ_ＳＢ）又は前記バルク端子（Ｂ）と前記ドレイン（Ｄ）との間の前記寄生容量（Ｃ_ＤＢ）よりもインピーダンスの大きい第４のインピーダンス素子（Ｒ_Ｂ）を備えることを特徴とする。（図１）

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第２及び第３のインピーダンス素子（Ｚ_１，Ｚ_２）は、抵抗素子（Ｒ_１，Ｒ_２）であることを特徴とする。（図４：実施例１）
また、請求項４に記載の発明は、請求項１又は２に記載の発明において、前記第２及び第３のインピーダンス素子（Ｚ_１，Ｚ_２）はキャパシタ（Ｃ_１，Ｃ_２）であることを特徴とする。（図６：実施例２）
また、請求項５に記載の発明は、請求項１又は２に記載の発明において、前記第２及び第３のインピーダンス素子（Ｚ_１，Ｚ_２）はインダクタ（Ｌ_１，Ｌ_２）であることを特徴とする。（図７：実施例３）

また、請求項６に記載の発明は、請求項１、２又は３に記載の発明において、記載のアナログスイッチ回路（１０）を用いた可変減衰器（４０，５０）であって、前記入力端子（ＩＮ）と前記出力端子（ＯＵＴ）との間に介挿され、少なくとも１組以上の前記アナログスイッチ回路（１０）が直列に接続された直列可変抵抗群と、前記入力端子（ＩＮ）から出力端子（ＯＵＴ）に至る伝送経路の途中いずれかの点（Ｋ）と基準電位（ＧＮＤ）との間を短絡するように介挿され、少なくとも１組以上の前記アナログスイッチ回路（１０）が直列に接続された短絡可変抵抗群とを備えることを特徴とする。（図８：実施例４、図９：実施例５）

また、請求項７に記載の発明は、請求項６に記載の発明において、前記直列可変抵抗群は、少なくとも１個以上のアナログスイッチ回路（５１，５２）が直列に接続されて構成され、前記短絡可変抵抗群は、少なくとも１個以上のアナログスイッチ回路（５３，５４）が直列に接続されて構成されていることを特徴とする。（図９：実施例５）

本発明によれば、バルク端子を有するＭＯＳＦＥＴにより主要構成された回路において、ＭＯＳＦＥＴの各部が有する寄生容量に基づいて生ずるインピーダンス値に対し、回路に付加接続すべきインピーダンス素子のインピーダンス値を、明確に定義付けることにより、大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易くするアナログスイッチ回路を実現できる。

本発明に係るアナログスイッチ回路の前提技術を説明するための回路図である。 図１のスイッチ回路の等価回路及び断面構造によって、ＭＯＳＦＥＴのＰＮ接合部に存在する寄生容量を説明するための模式説明図である。 本発明に係るアナログスイッチ回路の実施形態を説明するための回路図である。 図３のアナログスイッチ回路におけるインピーダンス素子を、それぞれ抵抗に置き換えたアナログスイッチ回路の実施例１を説明するための回路図である。 図４のアナログスイッチ回路の動作を説明するための各部電圧の変化を示す図である。 図４のアナログスイッチ回路における抵抗をキャパシタに置き換えたアナログスイッチ回路の実施例２を説明するための回路図である。 図４のアナログスイッチ回路における抵抗をインダクタに置き換えたアナログスイッチ回路の実施例３を説明するための回路図である。 図４のアナログスイッチ回路を用いた可変減衰器としての実施例４を説明するための回路図である。 図４のアナログスイッチ回路を用いた可変減衰器としての実施例５を説明するための回路図である。

以下、図面を参照して本発明の実施形態及び各実施例について説明する。
図１は、本発明に係るアナログスイッチ回路の前提技術を説明するための回路図である。図１に示すように、アナログスイッチ回路９０は、ソース端子Ｓ及びドレイン端子Ｄ、ゲート端子Ｇ、バルク端子Ｂを有するＮＭＯＳＦＥＴ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：以下、ＮＭＯＳＦＥＴ又は、単にＦＥＴともいう）Ｍ_１に、抵抗Ｒ_Ｇ，Ｒ_Ｂのほか、不図示のダイオードなどの素子が、接続されてスイッチを構成している。抵抗Ｒ_Ｇは、ゲート端子Ｇと制御端子ＣＮＴＬとの間に接続され、抵抗Ｒ_Ｂは、バルク端子Ｂと適切な電位にバイアスされた端子（以下、バイアス端子という）ＶＳとの間に接続されている。

なお、・バルクとはＮＭＯＳＦＥＴを構成する半導体の基盤部分を意味する。このバルクに導通するバルク端子は、通常、ＮＭＯＳＦＥＴでは、回路中の最も電位の低いところ、例えば、グランド電位に接続される。また、Ｐ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ）ＭＯＳＦＥＴでは、回路中の最も電位が高い端子、例えば、電源電位に接続される。そして、バルク端子、及びその接続についての記述がない場合には、ＮＭＯＳＦＥＴ・ＰＭＯＳＦＥＴともソースＳ側に接続されているものと見なされる。

これら、抵抗Ｒ_Ｇ，Ｒ_Ｂは、各端子間に存在する寄生容量Ｃ_ＧＳ，Ｃ_ＧＤ，Ｃ_ＳＢ，Ｃ_ＤＢ及び、ＰＮ接合部の寄生容量Ｃ_Ｂよりも、十分にインピーダンスを高く設定されている。また、各寄生容量は、ゲート端子Ｇとソース端子Ｓとの間の寄生容量Ｃ_ＧＳ、ゲート端子Ｇとドレイン端子Ｄとの間の寄生容量Ｃ_ＧＤ、ソース端子Ｓとバルク端子Ｂとの間の寄生容量Ｃ_ＳＢ、ドレイン端子Ｄとバルク端子Ｂとの間の寄生容量Ｃ_ＤＢである。なお、本明細書で例示するアナログスイッチ回路は、ＮＭＯＳＦＥＴを用いた構成であるが、ＰＭＯＳＦＥＴ用いた構成、あるいはＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの両方を用いた構成でも同様である。

そして、所定のインピーダンス値に設定された第４のインピーダンス素子Ｒ_Ｂが、トランジスタＭ_１のバルク端子Ｂとバイアス端子ＶＳとの間に接続されている。なお、バイアス端子ＶＳには、所定の電位がバイアスされている。第４のインピーダンス素子Ｒ_Ｂは、トランジスタＭ_１のバルク端子ＢとソースＳとの間の寄生容量Ｃ_ＳＢ及びバルク端子ＢとドレインＤとの間の寄生容量Ｃ_ＤＢに基づくインピーダンス値よりも大きいインピーダンス値である。

次に、ＦＥＴ（トランジスタ）Ｍ_１の動作を説明する。
トランジスタＭ_１は、下記式（１）で表されるオン抵抗を有する。

ここで、μは移動度、Ｃ_ＯＸはゲート酸化膜の容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖ_ＧＳ，Ｖ_ＤＳは直流電圧、ν_ｇｓ,ν_ｄｓは交流電圧、Ｖ_ＴＨは閾値電圧である。

ゲート端子Ｇと制御端子ＣＮＴＬとの間に接続された抵抗Ｒ_Ｇが、ゲート端子Ｇとソース端子Ｓとの間、あるいはゲート端子Ｇとドレイン端子Ｄとの間の寄生容量Ｃ_ＧＳ，Ｃ_ＧＤ，と比べて、十分インピーダンス値が大きい場合、寄生容量Ｃ_ＧＳ，Ｃ_ＧＤを介することで、入力信号振幅にしたがってゲート端子ＧのＡＣ信号ν_ｇが、下記式（２）で変動する。

（ただし、寄生容量Ｃ_ＧＳとＣ_ＧＤとは、ほぼ等しい）
ゲート端子Ｇの交流（ＡＣ）信号ν_ｇが、上記式（２）で表されるように変動することにより、下記式（３）となる。

上記式（３）となることにより、トランジスタＭ_１のオン抵抗は、入力信号振幅に依らず、ほぼ一定で低歪の特性を実現することができる。またバルク端子Ｂは入力信号振幅にしたがって、ＡＣ信号は、下記式（４）で表されるように変動する。

（ただし、ＲＢ＞＞１／ωＣ_Ｂとした）
ここで、ＰＮ接合部の寄生容量Ｃ_Ｂは、図２に示すように存在する。

図２は、図１のスイッチ回路の等価回路及び断面構造によって、ＭＯＳＦＥＴのＰＮ接合部に存在する寄生容量を説明するための模式説明図である。図２に示すように、低層から順に、Ｐ基盤（Ｐ^＋ｓｕｂ）、Ｎウェル（Ｄｅｅｐ Ｗｅｌｌ）、逆ウェル（Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）、及び各電極が形成されている。

上述したアナログスイッチ回路９０では、ＰＮ接合部に存在する寄生容量Ｃ_Ｂが、バルク端子Ｂとソース端子Ｓとの間、バルク端子Ｂとドレイン端子Ｄとの間に、それぞれ存在する寄生容量Ｃ_ＳＢ，Ｃ_ＤＢに比べて、十分小さな値でないために、バルク端子ＢのＡＣ信号ν_ｂが、下記式（５）で表されるように変動する。

そのため、アナログスイッチ回路９０に、大信号が入力された際、ゲート端子Ｇとバルク端子Ｂとの間の電圧ν_ｇｂが大きく振れる。このため、オン状態では電圧ν_ｇｂが、耐圧を容易に超えてトランジスタＭ１を破壊してしまう虞がある。一方、トランジスタＭ_１がオフ状態であっても、電圧ν_ｇｂが閾値電圧を容易に超えてオンしてしまい、オフ状態を確実に保持することが困難であるという問題がある。

そこで、本実施形態では、大信号が入力されても、ゲート端子Ｇとバルク端子Ｂとの間の電圧ν_ｇｂが、大きく振れることをなくすようにした。その結果、トランジスタＭ_１がオン状態では電圧ν_ｇｂが耐圧を超えないためトランジスタＭ_１は破壊されない。一方、トランジスタＭ_１がオフ状態では、電圧ν_ｇｂが閾値電圧を超えないので、オフ状態を確実に保持することが可能なアナログスイッチ回路を提供することができる。

図３は、本発明に係るアナログスイッチ回路の実施形態を説明するための回路図である。図３に示すように、アナログスイッチ回路１００は、図１に示したアナログスイッチ回路９０に対して、インピーダンス素子Ｚ_１，Ｚ_２を追加して接続したものである。なお、アナログスイッチ回路９０は、ソース端子Ｓ及びドレイン端子Ｄ、ゲート端子Ｇ、バルク端子Ｂを有するＮＭＯＳＦＥＴＭ_１に、第１のインピーダンス素子（以下、単に抵抗Ｒ_Ｇともいう）が、接続されてスイッチを構成している。抵抗Ｒ_Ｇは、ゲート端子Ｇと制御端子ＣＮＴＬとの間に接続されている。この抵抗Ｒ_Ｇは、各端子間に存在する寄生容量Ｃ_ＧＳ，Ｃ_ＧＤ，Ｃ_ＳＢ，Ｃ_ＤＢ及び、ＰＮ接合部の寄生容量Ｃ_Ｂよりも、十分にインピーダンスが高く設定されている。

アナログスイッチ回路１００は、上述したアナログスイッチ回路９０に加えて、ソース端子Ｓとバルク端子Ｂとの間に、第２のインピーダンス素子（以下、単にインピーダンスＺ_１ともいう）が接続され、ドレイン端子Ｄとバルク端子Ｂとの間に、第３のインピーダンス素子（以下、単にインピーダンスＺ_２ともいう）が接続されている。これら、インピーダンスＺ_１，Ｚ_２のインピーダンス値は、バルク端子Ｂとソース端子Ｓとの間の寄生容量Ｃ_ＳＢ、バルク端子Ｂとドレイン端子Ｄとの間の寄生容量Ｃ_ＤＢ、又はＰＮ接合容量Ｃ_Ｂと比べて、インピーダンス値が同程度あるいは小さい。なお、これら、インピーダンスＺ_１，Ｚ_２として、図４に示す抵抗や図６に示すキャパシタ、図７に示すインダクタなどが接続されている。

このように、アナログスイッチ回路１００は、トランジスタＭ_１のドレインＤとソースＳとを、それぞれ入力端子ＩＮ及び出力端子ＯＵＴに接続し、トランジスタＭ_１のゲート端子Ｇに接続された制御端子ＣＮＴＬに入力される制御信号により、ドレインＤとソースＳとの間を、オン・オフ制御するように構成されたスイッチである。また、このアナログスイッチ回路１００は、トランジスタＭ_１のゲート端子Ｇと制御端子ＣＮＴＬの間に、第１のインピーダンス素子Ｒ_Ｇが接続されている。この第１のインピーダンス素子Ｒ_Ｇのインピーダンスは、トランジスタＭ１のゲートＧとソースＳとの間の寄生容量Ｃ_ＧＳあるいはゲートＧとドレインＤとの間の寄生容量Ｃ_ＧＤよりも大きい。

なおかつ、アナログスイッチ回路１００は、トランジスタＭ１のソースＳとバルク端子Ｂとの間、及びドレインＤとバルク端子Ｂとの間に、それぞれ第２及び第３のインピーダンス素子Ｚ_１，Ｚ_２が接続されている。これらの第２及び第３のインピーダンス素子Ｚ_１，Ｚ_２のインピーダンスは、トランジスタＭ_１のバルク端子Ｂとソース端子Ｓとの間の寄生容量Ｃ_ＳＢ、バルク端子Ｂとドレイン端子Ｄとの間の寄生容量Ｃ_ＤＢ、又はＰＮ接合容量Ｃ_Ｂよりも小さい。

次に、アナログスイッチ回路１００の動作について説明する。
アナログスイッチ回路１００は、上述したように、アナログスイッチ回路９０に加えて、トランジスタＭ１のソースＳとバルク端子Ｂとの間、及びドレインＤとバルク端子Ｂとの間に、それぞれインピーダンス値の小さいインピーダンス素子Ｚ_１，Ｚ_２が接続されている。そのため、バルク端子Ｂが、ゲート端子Ｇと同様に（νｓ＋νｄ）／２、程度で変動する。その結果、アナログスイッチ回路１００は、オン状態のスイッチに大信号が入力されても、ゲートＧ−バルク端子Ｂ間で、耐圧を超えにくくなる。また、オフ状態のスイッチに大信号が入力されても、オフ状態が確実に維持し易いスイッチを実現できる。

以上、説明したように、本実施形態のアナログスイッチ回路１００は、オン抵抗が低歪であったアナログスイッチ回路９０の動作特性に加えて、大入力の信号時にも、オン時には耐圧を超えて破壊されることが少なく、オフ時にはオフ状態を保ち易いという良好な動作特性を有する。
つまり、本実施形態によれば、バルク端子を有するＭＯＳＦＥＴにより主要構成された回路において、ＭＯＳＦＥＴの各部が有する寄生容量に基づいて生ずるインピーダンス値に対し、回路に付加接続すべきインピーダンス素子のインピーダンス値を、明確に定義付けることにより、大信号の入力時に、オン状態で耐圧を超え難く、オフ状態で確実なオフ状態を保持し易くするアナログスイッチ回路を実現できる。

図４は、図３のアナログスイッチ回路におけるインピーダンス素子を抵抗に置き換えたアナログスイッチ回路の実施例１を説明するための回路図である。図４に示すように、アナログスイッチ回路１０は、スイッチ部を構成しているＮＭＯＳトランジスタＭ１において、そのソース端子Ｓとバルク端子Ｂとの間に、第２のインピーダンス素子Ｚ_１として抵抗Ｒ_１を接続し、ドレイン端子Ｄとバルク端子Ｂ間に第３のインピーダンス素子Ｚ_２として、抵抗Ｒ_２が接続されている。これら、第２、第３のインピーダンス素子Ｚ_１，Ｚ_２としての抵抗Ｒ_１，Ｒ_２は、バルク端子Ｂとソース端子Ｓとの間の寄生容量Ｃ_ＳＢ、バルク端子Ｂとドレイン端子Ｄとの間の寄生容量Ｃ_ＤＢ、又はＰＮ接合容量Ｃ_Ｂと比べて、インピーダンス値が同程度又はそれ以下である。

次に、アナログスイッチ回路１０の動作について説明する。
アナログスイッチ回路１０は、上述したように、アナログスイッチ回路９０に加えて、トランジスタＭ１のソースＳとバルク端子Ｂとの間、及びドレインＤとバルク端子Ｂとの間に、それぞれインピーダンス値の小さい抵抗Ｒ_１，Ｒ_２が接続されている。そのため、バルク端子Ｂが、下記式（６）で変動する。

ここで、下記式（７）に示す条件の場合、

下記式（８）に示すことになる。

上記式（８）は、バルク端子Ｂの交流電圧が、ゲート端子Ｇと同様に変動することを示している。また、バルク端子Ｂの電圧Ｖ_ｂ＋ν_ｂと、ゲート端子Ｇの電圧Ｖ_ｄ＋ν_ｄとは、それぞれ図５に示すとおりである。

図５は、図４のアナログスイッチ回路の動作を説明するための各部電圧の変化を示す図である。図５に示すように、ゲート端子Ｇとバルク端子Ｂ間の電圧ν_ｇｂが大きく変動することがなくなる。
以上、説明したように、本実施例１のアナログスイッチ回路１０は、大入力の信号時にも、オン時には耐圧を超えて破壊されることが少なく、オフ時には閾値電圧を容易に超え難くなるためオフ状態を保ち易いという良好な動作特性を有する。

図６は、図４のアナログスイッチ回路における抵抗をキャパシタに置き換えたアナログスイッチ回路の実施例２を説明するための回路図である。図６に示すように、実施例２のアナログスイッチ回路２０は、図４における抵抗Ｒ_１，Ｒ_２を、それぞれキャパシタＣ_１，Ｃ_２に置き換えた回路である。すなわち、第２のインピーダンス素子Ｚ_１は、キャパシタＣ_１であり、第３のインピーダンス素子Ｚ_２は、キャパシタＣ_２である。そして、動作原理及び作用効果は、図４に示した実施例１のアナログスイッチ回路１０と同様である。

図７は、図４のアナログスイッチ回路における抵抗をインダクタに置き換えたアナログスイッチ回路の実施例３を説明するための回路図である。図７に示すように、実施例３のアナログスイッチ回路３０は、図４における抵抗Ｒ_１，Ｒ_２を、それぞれインダクタＬ_１，Ｌ_２に置き換えた回路である。すなわち、第２及び第３のインピーダンス素子Ｚ_１，Ｚ_２は、インダクタＬ_１，Ｌ_２である。そして、動作原理及び作用効果は、図４に示した実施例１のアナログスイッチ回路１０と同様である。

図８は、図４のアナログスイッチ回路を用いた可変減衰器としての実施例４を説明するための回路図である。図８に示すように、減衰器４０は、入力端子ＩＮと出力端子ＯＵＴとの間に、アナログスイッチ回路４１が介挿されている。そして、アナログスイッチ回路４１の制御端子ＣＴＬ１にＨ（Ｈｉｇｈレベル）／Ｌ（Ｌｏｗレベル）の制御信号を入力することにより、入力端子ＩＮと出力端子ＯＵＴとの間がオン／オフ制御される。

さらに、減衰器４０は、入力端子ＩＮと基準電位ＧＮＤとの間を短絡するように、アナログスイッチ回路４２が介挿されている。同様に、出力端子ＯＵＴと基準電位ＧＮＤとの間を短絡するように、アナログスイッチ回路（短絡可変抵抗群）４３が介挿されている。そして、アナログスイッチ回路４２，４３の制御端子ＣＴＬ２にＨ／Ｌ又は適宜レベルの制御信号を入力することにより、入力端子ＩＮ又は出力端子ＯＵＴとの間と、基準電位ＧＮＤとの間の短絡抵抗がオン／オフ又は適宜抵抗値に制御される。その結果、入力端子ＩＮ又は出力端子ＯＵＴにおける信号レベルは短絡抵抗値に応じて減衰する。減衰器４０は、入力端子ＩＮから出力端子ＯＵＴへと通過する信号レベルを適宜減衰させる目的に応じて、制御端子ＣＴＬ１，制御端子ＣＴＬ２にＨ／Ｌ又は適宜レベルの制御信号を入力する。

この減衰器４０の回路において、制御端子ＣＴＬ１にＨ、制御端子ＣＴＬ２にＬの制御信号を入力すれば、トランジスタＭ_１がオンし、トランジスタＭ_２，Ｍ_５がオフするので、信号レベルを最大で通過させる。逆に、制御端子ＣＴＬ１にＬ、制御端子ＣＴＬ２にＨの制御信号を入力すれば、トランジスタＭ_１がオフし、トランジスタＭ_２，Ｍ_５がオンするので、信号レベルをゼロにまで絞ることができる。また、減衰させる目的に応じて、減衰レベルを適宜制御することも可能である。

なお、減衰器４０に用いた各アナログスイッチ回路４１〜４３も、それらの動作原理及び作用効果は、図４で示した実施例１のアナログスイッチ回路１０と同等である。ただし、図４のアナログスイッチ回路１０において、説明するために明示した各端子間の寄生容量Ｃ_ＧＳ，Ｃ_ＧＤ，Ｃ_ＳＢ，Ｃ_ＤＢ及び、ＰＮ接合部の寄生容量Ｃ_Ｂを、図８では記載を省略しているが、それらが存在することに変わりない。

そして、より高い線形性を有する可変減衰器を実現する場合は、ＭＯＳＦＥＴのオン抵抗の割合を減らすような抵抗値の固定抵抗Ｒ_３，Ｒ_１６を追加した構成にすることが好ましい。さらに、この実施例４のアナログスイッチ回路４０は、２組の短絡可変抵抗群４２，４３と、１組の直列可変抵抗群４１とを備えたものについて示したが、これに限るものではない。すなわち、２組の短絡可変抵抗群４２，４３のうち少なくとも１組と、１組以上の直列可変抵抗群４１とを備えた減衰器であれば良い。

次に、減衰器４０の動作についてより具体的に説明する。
図８において、ＣＮＴＬ１のゲート端子ＧにＨの制御信号を入力している状態では、トランジスタＭ１がオンするため、直列可変抵抗群４１は小さな抵抗値となる。それと同時に、ＣＮＴＲＬ２のゲート端子ＧにＬの制御信号を入力している状態では、トランジスタＭ_２，Ｍ_５がオフするため、入力端子ＩＮに入力した信号は大きく減衰されることなくＯＵＴ端子から出力される。すなわち、抵抗Ｒ_３，Ｒ_４，Ｒ_５で構成された短絡抵抗群４２は、抵抗Ｒ_３，Ｒ_４，Ｒ_５の合計抵抗値、すなわち大きな抵抗値となり、抵抗Ｒ_１６，Ｒ_１７，Ｒ_１８で構成された短絡抵抗群４３は、抵抗Ｒ_１６，Ｒ_１７，Ｒ_１８の合計抵抗値、すなわち大きな抵抗値となる。したがって、短絡抵抗群４２，４３それぞれでは、入力した信号が短絡しないので減衰もしない。

一方、図８において、ＣＮＴＬ１のゲート端子ＧにＬの制御信号を入力している状態では、トランジスタＭ１がオフするため、直列可変抵抗群４１は、Ｒ１とＲ２の合計抵抗値、すなわち大きな抵抗値となる。したがって、入力端子ＩＮに入力された信号は、高抵抗で相当に阻止されＯＵＴ端子から微少レベルでのみ出力される。それと同時に、ＣＮＴＲＬ２のゲート端子ＧにＨの制御信号を入力している状態では、トランジスタＭ_２，Ｍ_５がオンするため、入力端子ＩＮに入力した信号は、グランドＧＮＤに短絡されるで、ほとんど減衰する。

このように、ＣＮＴＬ１のゲート端子ＧにＨ、ＣＮＴＲＬ２のゲート端子ＧにＬの電圧を印加している状態と、ＣＮＴＬ１のゲート端子ＧにＬ、ＣＮＴＲＬ２のゲート端子ＧにＨの電圧が印加している状態と、これらの中間電位の制御信号などを入力することにより、適宜に異なるレベルの減衰量を得ることができる。また実施例４に係る減衰器４０の構成においては、大信号が入力端子ＩＮに入力された場合でも、オン状態のＭＯＳトランジスタＭ１のν_ｇｂが、耐圧を超えることなく、またオフ状態を保ちやすいため、大信号時でも小信号時と同様に適切に制御された減衰量を得ることができる。

図９は、図４のアナログスイッチ回路を用いた可変減衰器としての実施例５を説明するための回路図である。図９に示すように、減衰器５０は、入力端子ＩＮと出力端子ＯＵＴとの間に、直列可変抵抗群が介挿されている。この直列可変抵抗群は、２個のアナログスイッチ回路５１，５２が直列に接続されて構成されている。なお、直列可変抵抗群には、少なくとも１個以上のアナログスイッチ回路５１が含まれていれば良く、その直列接続段数は適宜増加しても構わない。

さらに、図９に示すように、減衰器５０は、入力端子ＩＮから出力端子ＯＵＴまでの信号伝送経路の途中いずれかの点Ｋと、信号伝送経路と基準電位ＧＮＤとの間を短絡可能に、固定抵抗Ｒ_３と、直列可変抵抗群とを直列接続して介挿されている。短絡可変抵抗群は、２個のアナログスイッチ回路５３，５４を、接続点Ｋで直列に接続したものである。この短絡可変抵抗群には、少なくとも１個以上のアナログスイッチ回路５３又は５４が含まれていれば良く、その直列接続段数は適宜増加しても構わない。このように、減衰器５０は、信号伝送経経路の途中に位置する接続点Ｋと、基準電位ＧＮＤとを、適宜に短絡することが可能である。

また、直列可変抵抗群及び短絡可変抵抗群は、それぞれに、少なくとも１組以上のアナログスイッチ回路１０が直列に接続されて構成されている。つまり、各アナログスイッチ回路５１，５２，５３，５４は、実質上、アナログスイッチ回路１０と同等の構成である。そして、直列可変抵抗群及び短絡可変抵抗群を構成する各アナログスイッチ回路５１，５２，５３，５４の直列接続段数の増加に応じて減衰器５０の耐電圧が増強されるとともに、減衰可能なダイナミックレンジが広げられる。
減衰器５０は、減衰させる目的に応じて、制御端子ＣＴＬ１，ＣＴＬ２にＨ／Ｌ又は適宜レベルの制御信号を入力することにより、減衰レベルを適宜制御することが可能である。減衰器５０の制御の方法は、図８に示した実施例４に係る減衰器４０と同様である。

次に、減衰器５０の動作についてより具体的に説明する。
図９において、ＣＮＴＬ１のゲート端子ＧにＨの制御信号を入力している状態では、トランジスタＭ_１，Ｍ_４がオンするため、直列可変抵抗群は小さな抵抗値となる。それと同時に、ＣＮＴＲＬ２のゲート端子ＧにＬの制御信号を入力している状態では、トランジスタＭ_２，Ｍ_３がオフするため、入力端子ＩＮに入力した信号は大きく減衰されることなくＯＵＴ端子から出力される。すなわち、短絡抵抗群５３，５４は、抵抗Ｒ_３，Ｒ_４，Ｒ_５，Ｒ_６，Ｒ_７の合計抵抗値、すなわち大きな抵抗値となる。したがって、短絡抵抗群により入力信号が短絡されることがないので減衰もしない。

一方、図９において、ＣＮＴＬ１のゲート端子ＧにＬの制御信号を入力している状態では、トランジスタＭ_１，Ｍ_４がオフするため、直列可変抵抗群５１，５２は、Ｒ_１，Ｒ_２，Ｒ_８，Ｒ_９の合計抵抗値、すなわち大きな抵抗値となる。したがって、入力端子ＩＮに入力された信号は、高抵抗で相当に阻止されＯＵＴ端子から微少レベルでのみ出力される。それと同時に、ＣＮＴＲＬ２のゲート端子ＧにＨの制御信号を入力している状態では、トランジスタＭ_２，Ｍ_３がオンするため、入力端子ＩＮに入力された信号のほとんどが、基準電位ＧＮＤに短絡されて減衰する。

このように、ＣＮＴＬ１のゲート端子ＧにＨ、ＣＮＴＲＬ２のゲート端子ＧにＬの電圧を印加している状態と、ＣＮＴＬ１のゲート端子ＧにＬ、ＣＮＴＲＬ２のゲート端子ＧにＨの電圧が印加している状態と、これらの中間電位の制御信号などを入力することにより、適宜に異なるレベルの減衰量を得ることができる。また実施例５に係る減衰器５０の構成においては、大信号が入力端子ＩＮに入力された場合でも、オン状態のＭＯＳトランジスタＭ_１，Ｍ_２のν_ｇｂが、耐圧を超えることなく、またオフ状態を保ちやすいため、大信号時でも小信号時と同様に適切に制御された減衰量を得ることができる。

なお、減衰器５０に用いた各アナログスイッチ回路５１〜５４も、それらの動作原理及び作用効果は、図４で示した実施例１のアナログスイッチ回路１０と同等である。ただし、図４のアナログスイッチ回路１０において、説明するために明示した各端子間の寄生容量Ｃ_ＧＳ，Ｃ_ＧＤ，Ｃ_ＳＢ，Ｃ_ＤＢ及び、ＰＮ接合部の寄生容量Ｃ_Ｂを、図９では記載を省略しているが、それらが存在することに変わりない。

そして、可変減衰器５０において、より高い線形性を実現する場合は、ＭＯＳトランジスタＭ_２，Ｍ_３のオン抵抗の割合を減らすような抵抗値の固定抵抗Ｒ_３を、追加した構成にすることが好ましい。さらに、この実施例５のアナログスイッチ回路５０は、２組のスイッチが直列接続された１連の直列可変抵抗群と、２組のスイッチが直列接続された１連の短絡可変抵抗群とを備えたものについて示したが、これに限るものではない。すなわち、直列可変抵抗群を構成するアナログスイッチ回路５１，５２の少なくともいずれか１組と、短絡可変抵抗群を構成するアナログスイッチ回路５３，５４の少なくともいずれか１組とを備えた減衰器であれば良い。

１０，２０，３０，４１，４２，４３，５１，５２，５３，５４，９０，１００ アナログスイッチ回路
４０，５０ 減衰器
ＣＮＴＬ，ＣＮＴＬ１，ＣＮＴＬ２ 制御端子
ＩＮ 入力端子
Ｂ バルク端子 Ｃ_ＤＢ，Ｃ_ＳＢ，Ｃ_ＧＤ 寄生容量
ＧＮＤ 基準電位
ＯＵＴ 出力端子
Ｒ_Ｇ 第１のインピーダンス素子
Ｚ_１，Ｒ_１，Ｃ_１，Ｌ_１ 第２のインピーダンス素子
Ｚ_２，Ｒ_２，Ｃ_２，Ｌ_２ 第３のインピーダンス素子
Ｒ_Ｂ 第４のインピーダンス素子
ＶＳ バイアス端子

Claims (7)

1. バルク端子を有するトランジスタと、該トランジスタの入力端子及び出力端子と、前記トランジスタの導通性を制御する制御端子と、前記トランジスタのゲート端子と前記制御端子との間に接続され、前記トランジスタの前記ゲート端子とソース端子との間の寄生容量又は前記ゲート端子と前記ドレイン端子との間の寄生容量よりもインピーダンスの大きい第１のインピーダンス素子と、
   前記トランジスタの前記ソース端子と前記バルク端子との間及び前記ドレインと前記バルク端子との間に、前記トランジスタの前記バルク端子と前記ソース端子との間の寄生容量又は前記バルク端子と前記ドレイン端子との間の寄生容量よりもインピーダンスの小さい第２のインピーダンス素子及び第３のインピーダンス素子と
   を備えることを特徴とするアナログスイッチ回路。
2. 前記トランジスタの前記バルク端子と所定の電位がバイアスされたバイアス端子との間に接続され、前記トランジスタの前記バルク端子と前記ソースとの間の前記寄生容量又は前記バルク端子と前記ドレインとの間の前記寄生容量よりもインピーダンスの大きい第４のインピーダンス素子を備えることを特徴とする請求項１に記載のアナログスイッチ回路。
3. 前記第２及び第３のインピーダンス素子は、抵抗素子であることを特徴とする請求項１又は２に記載のアナログスイッチ回路。
4. 前記第２及び第３のインピーダンス素子はキャパシタであることを特徴とする請求項１又は２に記載のアナログスイッチ回路。
5. 前記第２及び第３のインピーダンス素子はインダクタであることを特徴とする請求項１又は２に記載のアナログスイッチ回路。
6. 請求項１、２又は３に記載のアナログスイッチ回路を用いた可変減衰器であって、
   前記入力端子と前記出力端子との間に介挿され、少なくとも１組以上の前記アナログスイッチ回路が直列に接続された直列可変抵抗群と、
   前記入力端子から出力端子に至る伝送経路の途中いずれかの点と基準電位との間を短絡するように介挿され、少なくとも１組以上の前記アナログスイッチ回路が直列に接続された短絡可変抵抗群と
   を備えることを特徴とする可変減衰器。
7. 前記直列可変抵抗群は、少なくとも１個以上のアナログスイッチ回路が直列に接続されて構成され、前記短絡可変抵抗群は、少なくとも１個以上のアナログスイッチ回路が直列に接続されて構成されていることを特徴とする請求項６に記載の可変減衰器。

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