JP2014130979A - Semiconductor device manufacturing method and semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which can prevent propagation of a crack from a second principal surface to the inside of a compound semiconductor wafer even when the crack occurs on the second principal surface side during a grinding process and thereby to manufacture a high-quality semiconductor device.SOLUTION: A semiconductor device manufacturing method comprises in the following order: a disproportionation layer formation process S30 of forming a disproportionation layer including a first element-rich region containing a first element more and a second element-rich region containing a second element more among elements which compose a compound semiconductor wafer in a region at a depth deeper than an element formation depth on a first principal surface side of the compound semiconductor wafer in the compound semiconductor wafer composed of two or more elements; a grinding process S40 of grinding the compound semiconductor wafer from the second principal surface side so that the disproportionation layer has a predetermined thickness; an electrode layer formation process S50 of forming an electrode layer; and a dicing process S60.

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

従来、半導体ウェーハの第１主面側に素子を形成した後に第２主面側から半導体ウェーハを研削することによって、薄型化された半導体装置を製造する半導体装置の製造方法が知られている（例えば、特許文献１参照。）。   2. Description of the Related Art Conventionally, there is known a semiconductor device manufacturing method for manufacturing a thinned semiconductor device by grinding a semiconductor wafer from a second main surface side after forming elements on the first main surface side of the semiconductor wafer ( For example, see Patent Document 1.)

図１２は、従来の半導体装置の製造方法を説明するために示す図である。図１２（ａ）〜図１２（ｄ）は各工程図である。図１２中、符号９１０は半導体層を示し、符号９５０は酸化膜を示す。なお、図１２中、素子の図示は省略している。   FIG. 12 is a diagram for explaining a conventional method of manufacturing a semiconductor device. FIG. 12A to FIG. 12D are process diagrams. In FIG. 12, reference numeral 910 indicates a semiconductor layer, and reference numeral 950 indicates an oxide film. In FIG. 12, illustration of elements is omitted.

従来の半導体装置の製造方法は、半導体ウェーハＷを準備する工程（図１２（ａ））と、半導体ウェーハＷの第１主面側に素子を形成する素子形成工程（図１２（ｂ）参照。）と、半導体ウェーハＷの第２主面側から、半導体ウェーハＷが所定の厚さとなるように半導体ウェーハＷを研削する研削工程（図１２（ｃ）参照。）と、第２主面の表面に電極層９４０を形成する電極層形成工程（図１２（ｄ）参照。）と、半導体ウェーハＷを半導体チップとなる領域ごとに分割するダイシング工程（図示せず）とをこの順序で含む。   A conventional method for manufacturing a semiconductor device includes a step of preparing a semiconductor wafer W (FIG. 12A) and an element forming step of forming elements on the first main surface side of the semiconductor wafer W (see FIG. 12B). ), A grinding step (see FIG. 12C) for grinding the semiconductor wafer W from the second main surface side of the semiconductor wafer W so that the semiconductor wafer W has a predetermined thickness, and the surface of the second main surface. In this order, an electrode layer forming step (see FIG. 12D) for forming the electrode layer 940 and a dicing step (not shown) for dividing the semiconductor wafer W into regions to be semiconductor chips are included.

なお、本明細書中、「素子」とは、半導体ウェーハにおいて、一方の主面（第１主面）側に形成された層又は領域をいう。また、「第１主面」とは、半導体装置のうち素子が形成される側の面をいい、「第２主面」とは、第１主面とは反対側の面をいう。   In the present specification, the “element” refers to a layer or region formed on one main surface (first main surface) side in a semiconductor wafer. The “first main surface” refers to the surface of the semiconductor device on the side where elements are formed, and the “second main surface” refers to the surface opposite to the first main surface.

従来の半導体装置の製造方法によれば、半導体ウェーハＷの第１主面側に素子を形成した後に第２主面側から半導体ウェーハＷを研削することから、半導体ウェーハＷが厚い状態で素子を形成することとなり、素子形成工程を実施することが容易となる。   According to the conventional method for manufacturing a semiconductor device, since the semiconductor wafer W is ground from the second main surface side after the elements are formed on the first main surface side of the semiconductor wafer W, the elements are formed in a state where the semiconductor wafer W is thick. Therefore, it is easy to perform the element formation step.

また、従来の半導体装置の製造方法によれば、研削工程を含むことから、薄型化された半導体装置を製造することが可能となり、近年の電気機器に対する小型化及び薄型化の要求を満たす半導体装置を製造することが可能となる。   Further, according to the conventional method for manufacturing a semiconductor device, since a grinding process is included, it is possible to manufacture a thinned semiconductor device, and the semiconductor device that satisfies the recent demands for downsizing and thinning of electrical equipment Can be manufactured.

特開２０１１−２２２８９８号公報JP 2011-222898 A

しかしながら、従来の半導体装置の製造方法においては、研削工程中に第２主面側に割れが生じる場合があり、当該割れが第２主面側から半導体ウェーハ内部に伝播してしまうことに起因して高品質な半導体装置を製造することが困難となる場合があるという問題がある。このことは、半導体ウェーハがＳｉＣウェーハなどの化合物半導体ウェーハである場合にはより顕著となる。   However, in the conventional method for manufacturing a semiconductor device, a crack may occur on the second main surface side during the grinding process, and the crack propagates from the second main surface side into the semiconductor wafer. In other words, it may be difficult to manufacture a high-quality semiconductor device. This becomes more remarkable when the semiconductor wafer is a compound semiconductor wafer such as a SiC wafer.

そこで、本発明は、このような問題を解決するためになされたものであり、研削工程中に第２主面側に割れが生じた場合であっても、当該割れが第２主面から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能で、その結果、高品質な半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。また、そのような半導体装置の製造方法によって製造された半導体装置を提供することを目的とする。   Therefore, the present invention has been made to solve such a problem, and even when a crack is generated on the second main surface side during the grinding process, the crack is compounded from the second main surface. An object of the present invention is to provide a semiconductor device manufacturing method capable of preventing propagation into the semiconductor wafer and, as a result, manufacturing a high-quality semiconductor device. Moreover, it aims at providing the semiconductor device manufactured by the manufacturing method of such a semiconductor device.

［１］本発明の半導体装置の製造方法は、２以上の元素からなる化合物半導体ウェーハにおいて、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成する不均化層形成工程と、前記不均化層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記化合物半導体ウェーハを研削する研削工程と、前記第２主面側における前記不均化層の表面に電極層を形成する電極層形成工程と、前記化合物半導体ウェーハをそれぞれが半導体チップとなる複数の領域に分割するダイシング工程とをこの順序で含むことを特徴とする。 [1] In the method for manufacturing a semiconductor device of the present invention, in the compound semiconductor wafer composed of two or more elements, the compound semiconductor wafer is placed in a depth region deeper than the element formation depth on the first main surface side of the compound semiconductor wafer. Of the constituent elements, the first element excess region containing more than the first element is represented by the stoichiometric formula and the second element different from the first element than represented by the stoichiometric formula A disproportionation layer forming step of forming a disproportionation layer containing a large amount of the second element-excess region, and a side opposite to the first main surface side so that the disproportionation layer has a predetermined thickness. A grinding process for grinding the compound semiconductor wafer from the second main surface side, an electrode layer forming process for forming an electrode layer on the surface of the disproportionation layer on the second main surface side, and the compound semiconductor wafer, respectively. Multiple areas that become semiconductor chips A dicing step of dividing to comprising in this order.

なお、本明細書中、「素子形成深さ」とは、化合物半導体ウェーハの第１主面側に形成する素子の深さ又は形成された素子の深さをいう。   In the present specification, the “element formation depth” refers to the depth of an element formed on the first main surface side of the compound semiconductor wafer or the depth of the formed element.

［２］本発明の半導体装置の製造方法においては、前記化合物半導体ウェーハは、ＳｉＣウェーハであることが好ましい。 [2] In the method for manufacturing a semiconductor device of the present invention, the compound semiconductor wafer is preferably a SiC wafer.

［３］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記不均化層を形成することが好ましい。 [3] In the semiconductor device manufacturing method of the present invention, in the disproportionation layer forming step, laser light is irradiated from the first main surface side or the second main surface side of the compound semiconductor wafer. It is preferable to form the disproportionation layer.

［４］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、紫外線レーザ光を照射することによって前記不均化層を形成することが好ましい。 [4] In the method for manufacturing a semiconductor device of the present invention, it is preferable that the disproportionation layer is formed by irradiating with ultraviolet laser light in the disproportionation layer forming step.

［５］本発明の半導体装置の製造方法においては、不均化層形成工程においては、前記化合物半導体ウェーハの前記第２主面側で発生させたアーク放電によって前記不均化層を形成することが好ましい。 [5] In the method for manufacturing a semiconductor device of the present invention, in the disproportionation layer forming step, the disproportionation layer is formed by arc discharge generated on the second main surface side of the compound semiconductor wafer. Is preferred.

［６］本発明の半導体装置の製造方法においては、前記不均化層形成工程の前に、前記化合物半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。 [6] The semiconductor device manufacturing method of the present invention preferably further includes an element forming step of forming an element on the first main surface side of the compound semiconductor wafer before the disproportionation layer forming step. .

［７］本発明の半導体装置の製造方法においては、前記不均化層形成工程と前記研削工程との間に、前記化合物半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。 [7] In the method for manufacturing a semiconductor device of the present invention, an element forming step of forming an element on the first main surface side of the compound semiconductor wafer between the disproportionation layer forming step and the grinding step. Furthermore, it is preferable to include.

［８］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記不均化層を形成することが好ましい。 [8] In the method for manufacturing a semiconductor device of the present invention, it is preferable that in the disproportionation layer forming step, the disproportionation layer is formed in a part of a depth region deeper than the element formation depth.

［９］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記不均化層を形成することが好ましい。 [9] In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the disproportionation layer is formed in the entire depth region deeper than the element formation depth in the disproportionation layer forming step.

［１０］本発明の半導体装置は、化合物半導体ウェーハをダイシングにより分割して製造された半導体装置であって、半導体層と、前記半導体層の第１主面側に形成されている素子と、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層と、前記第２主面における前記不均化層の表面に形成されている電極層とを備えることを特徴とする。 [10] A semiconductor device of the present invention is a semiconductor device manufactured by dividing a compound semiconductor wafer by dicing, and includes a semiconductor layer, an element formed on the first main surface side of the semiconductor layer, A first element containing more of the first element than the stoichiometric formula among the elements constituting the compound semiconductor wafer in a depth region deeper than the element formation depth on the first main surface side of the compound semiconductor wafer A disproportionation layer including a second element-excess region containing more than the excess region and a second element different from the first element in a stoichiometric formula, and the disproportionation in the second main surface. And an electrode layer formed on the surface of the chemical layer.

本発明の半導体装置の製造方法によれば、不均化層形成工程で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層を形成し、それに続く研削工程で、不均化層が所定の厚さとなるように化合物半導体ウェーハを研削することとしているため、研削工程中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   According to the method for manufacturing a semiconductor device of the present invention, in the disproportionation layer forming step, the disproportionation layer including the first element excess region and the second element excess region and having the property that cracks are difficult to propagate to the surroundings is formed. In the subsequent grinding process, since the compound semiconductor wafer is ground so that the disproportionation layer has a predetermined thickness, even if a crack occurs on the second main surface side during the grinding process. It is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer. As a result, a high quality semiconductor device can be manufactured.

また、本発明の半導体装置の製造方法によれば、不均化層が化合物半導体における原子同士の結合を切断して形成されるため、研削工程を実施することにより不均化層の表面が荒れやすくなり、電極層形成工程において電極層を形成する際、不均化層と電極層との間の接触総面積を増大させることが可能となる。その結果、半導体層と電極層との間の電気抵抗が低下し、半導体層と電極層との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   In addition, according to the method for manufacturing a semiconductor device of the present invention, since the disproportionation layer is formed by cutting bonds between atoms in the compound semiconductor, the surface of the disproportionation layer is roughened by performing the grinding process. It becomes easy to increase the total contact area between the disproportionation layer and the electrode layer when the electrode layer is formed in the electrode layer forming step. As a result, the electrical resistance between the semiconductor layer and the electrode layer is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer and the electrode layer.

本発明の半導体装置によれば、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層の割れや欠けが少ない高品質な半導体装置となる。   According to the semiconductor device of the present invention, since the semiconductor device includes the disproportionation layer including the first element excess region and the second element excess region and having the property that cracks are difficult to propagate to the surroundings, Even if a crack occurs on the main surface side, it is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer. As a result, a high-quality semiconductor device with few cracks and chips in the semiconductor layer is obtained.

また、本発明の半導体装置によれば、化合物半導体の結合が切断された不均化層を備えるため、半導体装置を製造する過程において不均化層を研削したとき、不均化層の表面が荒れやすくなり、電極層を形成する際、不均化層と電極層との間の接触総面積を増大させることが可能となる。その結果、半導体層と電極層との間の電気抵抗が低下し、半導体層と電極層との良好なオーミック接続を実現することが可能な半導体装置となる。   Further, according to the semiconductor device of the present invention, since the disproportionation layer in which the bond of the compound semiconductor is broken is provided, when the disproportionation layer is ground in the process of manufacturing the semiconductor device, the surface of the disproportionation layer is It becomes easy to roughen, and when the electrode layer is formed, the total contact area between the disproportionation layer and the electrode layer can be increased. As a result, the electrical resistance between the semiconductor layer and the electrode layer decreases, and a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer and the electrode layer is obtained.

実施形態１に係る半導体装置１００を説明するために示す図である。1 is a diagram for explaining a semiconductor device 100 according to a first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。4 is a flowchart shown for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態１に係る半導体装置の製造方法を説明するために示す図である。FIG. 6 is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment. 実施形態２における不均化層形成工程Ｓ３０を説明するために示す図である。It is a figure shown in order to demonstrate disproportionation layer formation process S30 in Embodiment 2. FIG. 実施形態３における不均化層形成工程Ｓ３０を説明するために示す図である。It is a figure shown in order to demonstrate disproportionation layer formation process S30 in Embodiment 3. FIG. 実施形態４における不均化層形成工程Ｓ３０を説明するために示す図である。It is a figure shown in order to demonstrate disproportionation layer formation process S30 in Embodiment 4. FIG. 実施形態５における不均化層形成工程Ｓ３０を説明するために示す図である。It is a figure shown in order to demonstrate disproportionation layer formation process S30 in Embodiment 5. FIG. 実施形態６に係る半導体装置２００を説明するために示す図である。FIG. 10 is a diagram for explaining a semiconductor device 200 according to a sixth embodiment. 試験例において形成された不均化層を示す写真である。It is a photograph which shows the disproportionation layer formed in the test example. 白い領域Ｒ１及び黒い領域Ｒ２における珪素（Ｓｉ）及び炭素（Ｃ）の濃度を示す図表である。It is a graph which shows the density | concentration of silicon (Si) and carbon (C) in white area | region R1 and black area | region R2. 従来の半導体装置の製造方法を説明するために示す図である。It is a figure shown in order to demonstrate the manufacturing method of the conventional semiconductor device.

以下、本発明の半導体装置の製造方法及び半導体装置について、図に示す実施形態に基づいて説明する。   Hereinafter, a semiconductor device manufacturing method and a semiconductor device according to the present invention will be described based on embodiments shown in the drawings.

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。 [Embodiment 1]
1. Configuration of Semiconductor Device 100 According to First Embodiment First, the configuration of the semiconductor device 100 according to the first embodiment will be described.
FIG. 1 is a diagram for explaining the semiconductor device 100 according to the first embodiment.

実施形態１に係る半導体装置１００は、化合物半導体ウェーハＷをダイシングにより分割して製造された半導体装置であって、図１に示すように、半導体層１１０と、半導体層１１０の第１主面側に形成されている素子１２０と、半導体層１１０の第２主面側に形成された不均化層１３０と、第２主面における不均化層１３０の表面に形成されている電極層１４０（カソード電極層）と、半導体層１１０の第１主面側に形成されたバリアメタル層１５０と、アノード電極層１６０と、保護絶縁層１７０とを備えるショットキーバリアダイオードである。   A semiconductor device 100 according to the first embodiment is a semiconductor device manufactured by dividing a compound semiconductor wafer W by dicing. As shown in FIG. 1, the semiconductor layer 110 and the first main surface side of the semiconductor layer 110. , The disproportionation layer 130 formed on the second main surface side of the semiconductor layer 110, and the electrode layer 140 (formed on the surface of the disproportionation layer 130 on the second main surface) A Schottky barrier diode including a cathode electrode layer), a barrier metal layer 150 formed on the first main surface side of the semiconductor layer 110, an anode electrode layer 160, and a protective insulating layer 170.

実施形態１に係る半導体装置１００において、化合物半導体ウェーハＷは、２以上の元素からなる半導体ウェーハである。実施形態１においては、化合物半導体ウェーハＷとして、ＳｉＣウェーハを用いる。   In the semiconductor device 100 according to the first embodiment, the compound semiconductor wafer W is a semiconductor wafer composed of two or more elements. In the first embodiment, a SiC wafer is used as the compound semiconductor wafer W.

半導体層１１０は、ｎ＋型半導体層１１２と、ｎ＋型半導体層１１２よりも低濃度のｎ型不純物を含有するｎ−型半導体層１１４とを有する。 The semiconductor layer 110 includes an n + type semiconductor layer 112 and an n − type semiconductor layer 114 containing an n type impurity at a lower concentration than the n + type semiconductor layer 112.

ｎ−型半導体層１１４は、ｎ＋型半導体層１１２の表面にエピタキシャル法を用いて結晶を成長させることによって形成されたものである。ｎ＋型半導体層１１２の厚さは、例えば３０μｍ〜１００μｍの範囲内にあり、ｎ＋型半導体層１１２のｎ型不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ｎ−型半導体層１１４の厚さは、例えば６μｍ〜７０μｍの範囲内にあり、ｎ−型半導体層１１４の不純物濃度は、例えば２×１０１４ｃｍ−３〜５×１０１６ｃｍ−３の範囲内にある。 The n − type semiconductor layer 114 is formed by growing a crystal on the surface of the n + type semiconductor layer 112 using an epitaxial method. The thickness of the n + type semiconductor layer 112 is, for example, in the range of 30 μm to 100 μm, and the n type impurity concentration of the n + type semiconductor layer 112 is, for example, 1 × 10 19 cm −3 to 1 × 10 20 cm −3. It is in the range. The thickness of the n − type semiconductor layer 114 is, for example, in the range of 6 μm to 70 μm, and the impurity concentration of the n − type semiconductor layer 114 is, for example, in the range of 2 × 10 14 cm −3 to 5 × 10 16 cm −3 . Is in.

素子１２０は、ｐ型半導体からなるガードリングであり、半導体層１１０の第１主面側の所定の領域に形成されている。素子１２０のｐ型不純物濃度は、例えば１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３の範囲内にある。素子１２０の深さは、ｎ−型半導体層１１４の第１主面から０．１μｍ〜５μｍである。 The element 120 is a guard ring made of a p-type semiconductor, and is formed in a predetermined region on the first main surface side of the semiconductor layer 110. The p-type impurity concentration of the element 120 is, for example, in a range of 1 × 10 18 cm −3 to 1 × 10 19 cm −3 . The depth of the element 120 is 0.1 μm to 5 μm from the first main surface of the n − type semiconductor layer 114.

不均化層１３０は、化合物半導体ウェーハＷの第１主面側における素子形成深さより深い深さ領域の一部に、第１元素過多領域（Ｓｉ過多領域）及び第２元素過多領域（Ｃ過多領域）を含む（後述する図１０における白い領域Ｒ１（Ｓｉ過多領域）及び白い領域Ｒ２（Ｃ過多領域）参照。）。具体的には、不均化層１３０においては、Ｓｉ過多領域中の所々にＣ過多領域が点在している。不均化層１３０は、後述するように化合物半導体ウェーハＷの第１主面側からレーザ光を照射することによって形成されている。   The disproportionation layer 130 has a first element excess region (Si excess region) and a second element excess region (C excess) in a part of the depth region deeper than the element formation depth on the first main surface side of the compound semiconductor wafer W. (Refer to a white region R1 (Si excessive region) and a white region R2 (C excessive region) in FIG. 10 described later). Specifically, in the disproportionation layer 130, C-rich regions are scattered in places in the Si-rich region. The disproportionation layer 130 is formed by irradiating laser light from the first main surface side of the compound semiconductor wafer W as will be described later.

Ｓｉ過多領域は、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する。ＳｉはＳｉＣと比較して柔らかい（硬度が低い）ため、Ｓｉ過多領域で割れが発生した場合には、Ｓｉ過多領域においては割れが伝播することがあるが、ＳｉＣ領域（半導体層１１０）においてまで割れが伝播しにくくなる。   The Si-rich region contains more of the first element (Si) than the stoichiometric formula among the elements (Si, C) constituting the compound semiconductor wafer W. Since Si is softer (lower in hardness) than SiC, when cracks occur in the Si-rich region, cracks may propagate in the Si-rich region, but even in the SiC region (semiconductor layer 110). Cracks are difficult to propagate.

Ｃ過多領域は、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有する。ＣはＳｉＣと比較して柔らかい（硬度が低い）ため、Ｃ過多領域で割れが発生した場合には、Ｃ過多領域においては割れが伝播することがあるが、ＳｉＣ領域（半導体層１１０）においてまで割れが伝播しにくくなる。   The C-excess region contains a larger amount of the second element (C) different from the first element (Si) among the elements (Si, C) constituting the compound semiconductor wafer W than represented by the stoichiometric formula. . Since C is softer (lower in hardness) than SiC, when cracks occur in the C excessive region, the cracks may propagate in the C excessive region, but even in the SiC region (semiconductor layer 110). Cracks are difficult to propagate.

従って、不均化層１３０は、割れが周囲の伝播しにくい性質を有する。   Therefore, the disproportionation layer 130 has a property that cracks are difficult to propagate around.

不均化層１３０の厚さは、０．１μｍ〜３０μｍである。なお、不均化層１３０を０．１μｍ以上の厚さとしたのは、研削工程Ｓ４０中に化合物半導体ウェーハＷの割れや欠けの発生を防ぐことを可能とし、高品質な半導体装置を高い歩留まりで製造することを可能とするためであり、不均化層１３０を３０μｍ以下の厚さとしたのは、薄型化された半導体装置を製造することを可能とするためである。   The thickness of the disproportionation layer 130 is 0.1 μm to 30 μm. The disproportionation layer 130 having a thickness of 0.1 μm or more makes it possible to prevent the compound semiconductor wafer W from cracking or chipping during the grinding step S40, and to produce a high-quality semiconductor device with a high yield. The reason why the disproportionation layer 130 has a thickness of 30 μm or less is that it is possible to manufacture a thinned semiconductor device.

電極層１４０は、不均化層１３０の第２主面側に形成されている。電極層１４０は、電極材料であるニッケルを不均化層１３０の第２主面側の表面に蒸着することにより形成されている。電極層１４０の厚さは、例えば０．１μｍ〜５μｍである。   The electrode layer 140 is formed on the second main surface side of the disproportionation layer 130. The electrode layer 140 is formed by evaporating nickel, which is an electrode material, on the surface of the disproportionation layer 130 on the second main surface side. The thickness of the electrode layer 140 is, for example, 0.1 μm to 5 μm.

バリアメタル層１５０は、ｎ−型半導体層１１４との間でショットキー接合を形成する金属（例えばニッケル、チタンなど。）からなる。バリアメタル層１５０の厚さは、例えば２μｍである。アノード電極層１６０は、バリアメタル層１５０の表面に形成されている。アノード電極層１６０の厚さは、例えば５μｍである。アノード電極層１６０は、例えばアルミニウムからなる。保護絶縁層１７０は、バリアメタル層１５０及びアノード電極層１６０を取り囲むように形成されている。 Barrier metal layer 150 is made of a metal (for example, nickel, titanium, or the like) that forms a Schottky junction with n − type semiconductor layer 114. The thickness of the barrier metal layer 150 is 2 μm, for example. The anode electrode layer 160 is formed on the surface of the barrier metal layer 150. The thickness of the anode electrode layer 160 is, for example, 5 μm. The anode electrode layer 160 is made of, for example, aluminum. The protective insulating layer 170 is formed so as to surround the barrier metal layer 150 and the anode electrode layer 160.

２．実施形態１に係る半導体装置の製造方法
次に、実施形態１に係る半導体装置の製造方法を説明する。
図２は、実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。図３及び図４は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は各工程図である。 2. Semiconductor Device Manufacturing Method According to First Embodiment Next, a semiconductor device manufacturing method according to the first embodiment will be described.
FIG. 2 is a flowchart for explaining the method for manufacturing the semiconductor device according to the first embodiment. 3 and 4 are views for explaining the method for manufacturing the semiconductor device according to the first embodiment. 3 (a) to 3 (d) and FIGS. 4 (a) to 4 (d) are process diagrams.

実施形態１に係る半導体装置の製造方法は、図２に示すように、「化合物半導体ウェーハ準備工程Ｓ１０」、「素子形成工程Ｓ２０」、「不均化層形成工程Ｓ３０」、「研削工程Ｓ４０」、「電極層形成工程Ｓ５０」及び「ダイシング工程Ｓ６０」をこの順序で実施する。   As shown in FIG. 2, the manufacturing method of the semiconductor device according to the first embodiment includes “compound semiconductor wafer preparation step S10”, “element formation step S20”, “disproportionation layer formation step S30”, and “grinding step S40”. The “electrode layer forming step S50” and the “dicing step S60” are performed in this order.

（１）化合物半導体ウェーハ準備工程Ｓ１０
まず、図３（ａ）に示すように、ｎ＋型半導体層１１２と、ｎ＋型半導体層１１２の表面にエピタキシャル法により形成されたｎ−型半導体層１１４とがこの順序で積層された半導体層１１０を有する化合物半導体ウェーハＷを準備する。化合物半導体ウェーハＷは２以上の元素からなり、実施形態１においては、化合物半導体ウェーハＷとして、ＳｉＣウェーハを用いる。 (1) Compound semiconductor wafer preparation step S10
First, as shown in FIG. 3A, a semiconductor in which an n + type semiconductor layer 112 and an n − type semiconductor layer 114 formed on the surface of the n + type semiconductor layer 112 by an epitaxial method are stacked in this order. A compound semiconductor wafer W having the layer 110 is prepared. The compound semiconductor wafer W is composed of two or more elements. In the first embodiment, an SiC wafer is used as the compound semiconductor wafer W.

（２）素子形成工程Ｓ２０
次に、図３（ｂ）及び図３（ｃ）に示すように、化合物半導体ウェーハＷの第１主面側に素子１２０を形成する。具体的には、化合物半導体ウェーハＷの第１主面側に、マスクＭを形成し、所定の領域を開口した上で、当該開口を介してイオン注入法やデポジション法などの方法を用いてｎ−型半導体層１１４にｐ型不純物（例えばボロン）を導入してｐ型不純物導入領域１２０’を形成する。その後、化合物半導体ウェーハＷに熱処理（例えば１０００℃）を施してｐ型不純物を拡散させることにより素子１２０を形成する。 (2) Element forming step S20
Next, as shown in FIGS. 3B and 3C, the element 120 is formed on the first main surface side of the compound semiconductor wafer W. Specifically, a mask M is formed on the first main surface side of the compound semiconductor wafer W, a predetermined region is opened, and a method such as an ion implantation method or a deposition method is used through the opening. A p-type impurity introduction region 120 ′ is formed by introducing a p-type impurity (for example, boron) into the n − -type semiconductor layer 114. Thereafter, the compound semiconductor wafer W is subjected to a heat treatment (for example, 1000 ° C.) to diffuse p-type impurities, thereby forming the element 120.

（３）不均化層形成工程Ｓ３０
次に、図３（ｄ）に示すように、化合物半導体ウェーハＷの第１主面側における素子形成深さより深い深さ領域に、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域（Ｓｉ過多領域）及び第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域（Ｃ過多領域）を含む不均化層１３０を形成する。不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域の一部に不均化層１３０を形成する。 (3) Disproportionation layer forming step S30
Next, as shown in FIG. 3D, the first of the elements (Si, C) constituting the compound semiconductor wafer W in a depth region deeper than the element formation depth on the first main surface side of the compound semiconductor wafer W. The first element excess region (Si excess region) containing a larger amount of one element (Si) than represented by the stoichiometric formula and the second element (C) different from the first element (Si) are stoichiometric. The disproportionation layer 130 including the second element excess region (C excess region) containing more than expressed by the formula is formed. In the disproportionation layer forming step S30, the disproportionation layer 130 is formed in a part of the depth region deeper than the element formation depth.

具体的には、化合物半導体ウェーハＷの第１主面側からレーザ光照射装置によって照射したレーザ光を微小スポットに集光することによって不均化層１３０を形成する。不均化層形成工程Ｓ３０においては、レーザ光を２次元的にスキャンする。照射したレーザ光は、波長が２６６ｎｍ〜３５５ｎｍである紫外線レーザ光である。レーザ光のスキャン速度は、例えば１０〜１００ｍｍ／秒である。レーザ光の加工出力は、３Ｗ以下で、例えば２．２Ｗである。なお、出力３Ｗ以下のレーザ光を照射するのは、半導体層１１０そのものを蒸発させることとなく、不均化層１３０を形成するためである。   Specifically, the disproportionation layer 130 is formed by condensing the laser beam irradiated by the laser beam irradiation device from the first main surface side of the compound semiconductor wafer W onto a minute spot. In the disproportionation layer forming step S30, the laser beam is scanned two-dimensionally. The irradiated laser light is ultraviolet laser light having a wavelength of 266 nm to 355 nm. The scanning speed of the laser beam is, for example, 10 to 100 mm / second. The processing output of the laser beam is 3 W or less, for example, 2.2 W. The reason for irradiating laser light with an output of 3 W or less is to form the disproportionation layer 130 without evaporating the semiconductor layer 110 itself.

（４）研削工程Ｓ４０
次に、図４（ａ）に示すように、不均化層１３０が所定の厚さとなるように、第２主面側から化合物半導体ウェーハＷを研削する。具体的には、化合物半導体ウェーハＷをグラインダ装置に設置し、化合物半導体ウェーハＷの第１主面側をチャックテーブルに真空吸着した後、第２主面側からドライポリッシュ法を用いて化合物半導体ウェーハＷを研削する。なお、ドライポリッシュ法に代えて、ＣＭＰ法やケミカルエッチング法を用いて研削工程Ｓ４０を実施してもよい。 (4) Grinding step S40
Next, as shown in FIG. 4A, the compound semiconductor wafer W is ground from the second main surface side so that the disproportionation layer 130 has a predetermined thickness. Specifically, the compound semiconductor wafer W is installed in a grinder apparatus, and the first main surface side of the compound semiconductor wafer W is vacuum-sucked to the chuck table, and then the compound semiconductor wafer is dry-polished from the second main surface side. Grind W. Note that the grinding step S40 may be performed using a CMP method or a chemical etching method instead of the dry polishing method.

（５）電極層形成工程Ｓ５０
次に、図４（ｂ）に示すように、第２主面における不均化層１３０の表面に電極層１４０を形成する。具体的には、不均化層１３０の表面を洗浄した後、不均化層１３０の表面上に、例えばスパッタリングなどの物理気相成長法（ＰＶＤ）により、電極層１４０の材料であるニッケルを堆積させる。次に、真空中において８００℃で１０分間の熱処理を行うことで不均化層１３０と堆積させたニッケルとをシリサイド化して電極層１４０を形成する。 (5) Electrode layer forming step S50
Next, as shown in FIG. 4B, an electrode layer 140 is formed on the surface of the disproportionation layer 130 on the second main surface. Specifically, after cleaning the surface of the disproportionation layer 130, nickel, which is a material of the electrode layer 140, is formed on the surface of the disproportionation layer 130 by physical vapor deposition (PVD) such as sputtering. Deposit. Next, the electrode layer 140 is formed by siliciding the disproportionation layer 130 and the deposited nickel by performing a heat treatment in a vacuum at 800 ° C. for 10 minutes.

次に、図４（ｃ）に示すように、半導体層１１０の第１主面側に、保護絶縁層１７０、バリアメタル層１５０及びアノード電極層１６０を形成する。   Next, as illustrated in FIG. 4C, the protective insulating layer 170, the barrier metal layer 150, and the anode electrode layer 160 are formed on the first main surface side of the semiconductor layer 110.

（６）ダイシング工程Ｓ６０
次に、化合物半導体ウェーハをダイシングにより分割することにより、実施形態１に係る半導体装置１００を製造することができる（図４（ｄ）参照。）。 (6) Dicing process S60
Next, the semiconductor device 100 according to Embodiment 1 can be manufactured by dividing the compound semiconductor wafer by dicing (see FIG. 4D).

３．実施形態１に係る半導体装置及び半導体装置の製造方法の効果
次に、実施形態１に係る半導体装置及び半導体装置の製造方法の効果を説明する。 3. Effects of Semiconductor Device and Semiconductor Device Manufacturing Method According to First Embodiment Next, effects of the semiconductor device and the semiconductor device manufacturing method according to the first embodiment will be described.

実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   According to the method for manufacturing a semiconductor device according to the first embodiment, in the disproportionation layer forming step S30, the disproportionation including the first element excess region and the second element excess region and having the property that cracks are difficult to propagate to the surroundings. Since the compound semiconductor wafer W is ground so that the disproportionation layer 130 has a predetermined thickness in the subsequent grinding step S40 after forming the layer 130, cracks occur on the second main surface side during the grinding step S40. Even if this occurs, it is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer W. As a result, a high quality semiconductor device can be manufactured.

また、実施形態１に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the first embodiment, the disproportionation layer 130 is formed by cutting the bond of the compound semiconductor, so that the disproportionation layer is performed by performing the grinding step S40. The surface of 130 is likely to be rough, and when the electrode layer 140 is formed in the electrode layer forming step S50, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140. .

また、実施形態１に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷがＳｉＣウェーハであるため、電極層形成工程Ｓ５０中に不均化層１３０と電極層１４０とを低い温度でシリサイド化することが可能となり、このことによっても良好なオーミック接続を容易に実現することが可能となる。   In addition, according to the manufacturing method of the semiconductor device according to the first embodiment, since the compound semiconductor wafer W is a SiC wafer, the disproportionation layer 130 and the electrode layer 140 are silicided at a low temperature during the electrode layer forming step S50. This also makes it possible to easily realize a good ohmic connection.

また、実施形態１に係る半導体装置の製造方法によれば、ＳｉＣウェーハのように硬く割れや欠けが発生しやすい化合物半導体ウェーハを用いた場合であっても、上記した効果を有する半導体装置を製造することが可能となる。   In addition, according to the method for manufacturing a semiconductor device according to the first embodiment, even when a compound semiconductor wafer that is hard and easily cracked or chipped like a SiC wafer is used, a semiconductor device having the above-described effects is manufactured. It becomes possible to do.

また、実施形態１に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷがＳｉＣウェーハであり、かつ、不均化層形成工程Ｓ３０で形成された不均化層１３０がＣを多く含有するＣ過多領域を含むことから、電極層形成工程Ｓ５０において不均化層１３０と電極層１４０とをシリサイド化する際に、半導体層１１０と電極層１４０との間の剥離の原因となるおそれがあるＣを取り除きやすくなる。   Moreover, according to the manufacturing method of the semiconductor device which concerns on Embodiment 1, the compound semiconductor wafer W is a SiC wafer, and the disproportionation layer 130 formed in disproportionation layer formation process S30 contains many Cs. Since the C excessive region is included, when the disproportionation layer 130 and the electrode layer 140 are silicided in the electrode layer forming step S50, there is a risk of causing peeling between the semiconductor layer 110 and the electrode layer 140. It becomes easy to remove C.

また、実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０においては、化合物半導体ウェーハＷの第１主面側からレーザ光を照射することによって不均化層１３０を形成することから、不均化層１３０を形成する深さ位置において微小スポットを形成することができ、素子形成領域に悪影響を与えることを防ぎつつ不均化層を形成することが可能となる。   Further, according to the method of manufacturing a semiconductor device according to the first embodiment, in the disproportionation layer forming step S30, the disproportionation layer 130 is formed by irradiating laser light from the first main surface side of the compound semiconductor wafer W. Thus, a minute spot can be formed at a depth position where the disproportionation layer 130 is formed, and the disproportionation layer can be formed while preventing adverse effects on the element formation region.

また、実施形態１に係る半導体装置の製造方法によれば、紫外線レーザ光を照射することによって不均化層１３０を形成することから、所定の深さ位置に精度良く不均化層１３０を形成することが可能となる。   In addition, according to the manufacturing method of the semiconductor device according to the first embodiment, the disproportionation layer 130 is formed by irradiating ultraviolet laser light, and thus the disproportionation layer 130 is formed with high accuracy at a predetermined depth position. It becomes possible to do.

また、実施形態１に係る半導体装置の製造方法によれば、素子形成工程を実施した後に不均化層形成工程を実施した場合であっても、本発明の半導体装置を製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the first embodiment, the semiconductor device of the present invention can be manufactured even when the disproportionation layer forming step is performed after the element forming step. Become.

また、実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域の一部（深さ方向における一部）に不均化層１３０を形成することから、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する場合と比較して、作業時間と手間とを少なくすることが可能となり、高い生産性で半導体装置を製造することが可能となる。   Further, according to the semiconductor device manufacturing method according to the first embodiment, in the disproportionation layer forming step S30, the disproportionation layer is formed on a part of the depth region deeper than the element formation depth (part in the depth direction). Since 130 is formed, the working time and labor can be reduced compared with the case where the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth, and the semiconductor can be manufactured with high productivity. The device can be manufactured.

実施形態１に係る半導体装置１００によれば、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層１１０の割れや欠けが少なく高品質な半導体装置となる。   According to the semiconductor device 100 according to the first embodiment, the semiconductor device is manufactured because the semiconductor device 100 includes the disproportionation layer 130 including the first element excess region and the second element excess region and having the property that the crack is difficult to propagate to the surroundings. Even if a crack occurs on the second main surface side in the process, it is possible to prevent the crack from propagating from the second main surface side to the inside of the compound semiconductor wafer W. As a result, a high-quality semiconductor device with few cracks and chips in the semiconductor layer 110 is obtained.

また、実施形態１に係る半導体装置１００によれば、化合物半導体における原子同士の結合が切断された不均化層１３０を備えるため、半導体装置を製造する過程において不均化層１３０を研削したとき、不均化層１３０の表面が荒れやすくなり、電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置となる。   In addition, according to the semiconductor device 100 according to the first embodiment, since the disproportionation layer 130 in which the bonds between the atoms in the compound semiconductor are broken is provided, the disproportionation layer 130 is ground in the process of manufacturing the semiconductor device. The surface of the disproportionation layer 130 is easily roughened, and when the electrode layer 140 is formed, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140 is obtained.

［実施形態２］
図５は、実施形態２における不均化層形成工程Ｓ３０を説明するために示す図である。 [Embodiment 2]
FIG. 5 is a view for explaining the disproportionation layer forming step S30 in the second embodiment.

実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に不均化層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態２における不均化層形成工程Ｓ３０においては、図５に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に不均化層１３０を形成する。   The manufacturing method of the semiconductor device according to the second embodiment basically includes the same steps as the manufacturing method of the semiconductor device according to the first embodiment, but the disproportionation layer is formed in the entire depth region deeper than the element formation depth. The formation point is different from that in the method for manufacturing the semiconductor device according to the first embodiment. That is, in the disproportionation layer forming step S30 in the second embodiment, as shown in FIG. 5, the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth (the depth at which the element 120 is formed). Form.

実施形態２における不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成してもよい。   In the disproportionation layer forming step S30 in the second embodiment, the depth region deeper than the element formation depth is divided into two stages and scanned, so that all the depth regions deeper than the element formation depth are disproportionate. The formation layer 130 is formed. Note that the disproportionation layer 130 may be formed in the entire depth region deeper than the element formation depth by defocusing the laser beam.

このように、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   As described above, the semiconductor device manufacturing method according to the second embodiment is different from the semiconductor device manufacturing method according to the first embodiment in that the disproportionation layer is formed in the entire depth region deeper than the element formation depth. Although different, in the same manner as in the method of manufacturing the semiconductor device according to the first embodiment, the disproportionation layer forming step S30 includes the first element excess region and the second element excess region, and the property that the crack is difficult to propagate to the surroundings. In the subsequent grinding step S40, the compound semiconductor wafer W is ground so that the disproportionation layer 130 has a predetermined thickness. Therefore, the second step during the grinding step S40 is performed. Even when a crack occurs on the main surface side, it is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer W. As a result, a high quality semiconductor device can be manufactured.

また、実施形態２に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   In addition, according to the method for manufacturing a semiconductor device according to the second embodiment, the disproportionation layer 130 is formed by cutting the bond of the compound semiconductor. The surface of 130 is likely to be rough, and when the electrode layer 140 is formed in the electrode layer forming step S50, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140. .

また、実施形態２に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に不均化層１３０を形成するため、素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合と比較して、研削工程Ｓ４０において研削効率を高めることが可能となる。さらにまた、不均化層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、化合物半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the second embodiment, the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth. Compared with the case where the leveling layer 130 is formed, the grinding efficiency can be increased in the grinding step S40. Furthermore, since the disproportionation layer 130 has the property that cracks and chips do not easily propagate to the surroundings, it becomes possible to prevent the compound semiconductor wafer W from being cracked or chipped, and thus a high-quality semiconductor device can be manufactured. It becomes possible to manufacture with a high yield.

なお、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層を形成する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。   The semiconductor device manufacturing method according to the second embodiment is the same as the semiconductor device manufacturing method according to the first embodiment except that the disproportionation layer is formed in the entire depth region deeper than the element formation depth. Therefore, the semiconductor device manufacturing method according to the first embodiment has a corresponding effect.

［実施形態３］
図６は、実施形態３における不均化層形成工程Ｓ３０を説明するために示す図である。 [Embodiment 3]
FIG. 6 is a view for explaining the disproportionation layer forming step S30 in the third embodiment.

実施形態３に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、レーザ光を照射する方向が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態３おける不均化層形成工程Ｓ３０においては、図６に示すように、化合物半導体ウェーハＷの第２主面側からレーザ光を照射することによって不均化層１３０を形成する。   The manufacturing method of the semiconductor device according to the third embodiment basically includes the same steps as the manufacturing method of the semiconductor device according to the first embodiment, but the direction in which the laser light is irradiated is the manufacturing method of the semiconductor device according to the first embodiment. It is different from the method. That is, in the disproportionation layer forming step S30 in Embodiment 3, the disproportionation layer 130 is formed by irradiating laser light from the second main surface side of the compound semiconductor wafer W as shown in FIG.

このように、実施形態３に係る半導体装置の製造方法は、レーザ光を照射する方向が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   As described above, the semiconductor device manufacturing method according to the third embodiment differs from the semiconductor device manufacturing method according to the first embodiment in the direction of laser light irradiation, but the semiconductor device manufacturing method according to the first embodiment. As in the case of the above, in the disproportionation layer forming step S30, the disproportionation layer 130 including the first element excess region and the second element excess region and having the property that the crack is difficult to propagate to the surroundings is formed, and then Since the compound semiconductor wafer W is ground in the grinding step S40 so that the disproportionation layer 130 has a predetermined thickness, even if a crack occurs on the second main surface side during the grinding step S40. The crack can be prevented from propagating into the compound semiconductor wafer W from the second main surface side. As a result, a high quality semiconductor device can be manufactured.

また、実施形態３に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the third embodiment, the disproportionation layer 130 is formed by cutting the bond of the compound semiconductor. Therefore, the disproportionation layer is performed by performing the grinding step S40. The surface of 130 is likely to be rough, and when the electrode layer 140 is formed in the electrode layer forming step S50, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140. .

また、実施形態３に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷの第２主面側からレーザ光を照射することによって不均化層１３０を形成するため、第１主面側に形成された素子１２０にレーザ光が与える影響を低減することが可能となる。   In addition, according to the method for manufacturing a semiconductor device according to the third embodiment, the disproportionation layer 130 is formed by irradiating laser light from the second main surface side of the compound semiconductor wafer W. It is possible to reduce the influence of laser light on the formed element 120.

なお、実施形態３に係る半導体装置の製造方法は、レーザ光を照射する方向以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。   The semiconductor device manufacturing method according to the third embodiment includes the same steps as the semiconductor device manufacturing method according to the first embodiment except for the direction of laser light irradiation, and thus the semiconductor device according to the first embodiment. This method has the corresponding effect among the effects of the manufacturing method.

［実施形態４］
図７は、実施形態４における不均化層形成工程Ｓ３０を説明するために示す図である。 [Embodiment 4]
FIG. 7 is a view for explaining the disproportionation layer forming step S30 in the fourth embodiment.

実施形態４に係る半導体装置の製造方法は、基本的には実施形態３に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態４における不均化層形成工程Ｓ３０においては、図７に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に不均化層１３０を形成する。   The manufacturing method of the semiconductor device according to the fourth embodiment basically includes the same steps as the manufacturing method of the semiconductor device according to the third embodiment, but the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth. Is different from the semiconductor device manufacturing method according to the first embodiment. That is, in the disproportionation layer forming step S30 in the fourth embodiment, as shown in FIG. 7, the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth (the depth at which the element 120 is formed). Form.

実施形態４における不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成してもよい。   In the disproportionation layer forming step S30 in the fourth embodiment, the depth region deeper than the element formation depth is divided into two stages and scanned, so that all the depth regions deeper than the element formation depth are disproportionate. The formation layer 130 is formed. Note that the disproportionation layer 130 may be formed in the entire depth region deeper than the element formation depth by defocusing the laser beam.

このように、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点が実施形態３に係る半導体装置の製造方法の場合とは異なるが、実施形態３に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０をい形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   As described above, the semiconductor device manufacturing method according to the fourth embodiment is different from the semiconductor device manufacturing method according to the third embodiment in that the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth. As in the semiconductor device manufacturing method according to the third embodiment, in the disproportionation layer forming step S30, the first element excessive region and the second element excessive region are included, and cracks hardly propagate to the surroundings. Since the disproportionation layer 130 having the properties is formed and the compound semiconductor wafer W is ground so that the disproportionation layer 130 has a predetermined thickness in the subsequent grinding step S40, the grinding step S40 is performed during the grinding step S40. Even when a crack occurs on the second main surface side, it is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer W. As a result, a high quality semiconductor device can be manufactured.

また、実施形態４に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the fourth embodiment, the disproportionation layer 130 is formed by cutting the bond of the compound semiconductor, so that the disproportionation layer is performed by performing the grinding step S40. The surface of 130 is likely to be rough, and when the electrode layer 140 is formed in the electrode layer forming step S50, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140. .

また、実施形態４に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に不均化層１３０を形成するため、素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合と比較して、研削工程Ｓ４０において研削効率を高めることが可能となる。その一方で不均化層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、化合物半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。   In addition, according to the method for manufacturing a semiconductor device according to the fourth embodiment, the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth, and therefore, a portion of the depth region deeper than the element formation depth is not formed. Compared with the case where the leveling layer 130 is formed, the grinding efficiency can be increased in the grinding step S40. On the other hand, the disproportionation layer 130 has the property that cracks and chips do not easily propagate to the surroundings, so that it is possible to prevent the compound semiconductor wafer W from being cracked or chipped. It becomes possible to manufacture with a high yield.

なお、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点以外の点においては実施形態３に係る半導体装置の製造方法と同様の工程を有するため、実施形態３に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。   The semiconductor device manufacturing method according to the fourth embodiment is the same as the semiconductor device manufacturing method according to the third embodiment except that the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth. Since it has the same process, it has a corresponding effect among the effects which the manufacturing method of the semiconductor device concerning Embodiment 3 has.

［実施形態５］
図８は、実施形態５における不均化層形成工程Ｓ３０を説明するために示す図である。 [Embodiment 5]
FIG. 8 is a view for explaining the disproportionation layer forming step S30 in the fifth embodiment.

実施形態５に係る半導体装置の製造方法は、基本的には実施形態４に係る半導体装置の製造方法と同様の工程を含むが、不均化層形成工程の内容が実施形態２に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態５における不均化層形成工程Ｓ３０においては、図８に示すように、化合物半導体ウェーハＷの第２主面側で発生させたアーク放電によって不均化層１３０を形成する。   The manufacturing method of the semiconductor device according to the fifth embodiment basically includes the same steps as the manufacturing method of the semiconductor device according to the fourth embodiment, but the content of the disproportionation layer forming step is the semiconductor device according to the second embodiment. This is different from the manufacturing method. That is, in the disproportionation layer forming step S30 in Embodiment 5, the disproportionation layer 130 is formed by arc discharge generated on the second main surface side of the compound semiconductor wafer W, as shown in FIG.

不均化層形成工程Ｓ３０において、アーク放電を発生させる方法は適宜の方法を用いることができるが、例えば、電源装置３１０と、当該電源装置と電気的に接続され所定の間隔で離間して配置された陰極及び陽極を有する放電部３２０とを備えるアーク放電装置３００を用いてアーク放電を発生させることができる。当該陰極及び陽極に高電圧をかけることでアーク放電を発生させ、このアーク放電によって不均化層１３０を形成する。陽極及び陰極の間の電圧は数千Ｖである。   In the disproportionation layer forming step S30, an appropriate method can be used for generating arc discharge. For example, the power supply device 310 and the power supply device are electrically connected to the power supply device and spaced apart from each other at a predetermined interval. Arc discharge can be generated using an arc discharge device 300 including a discharge part 320 having a cathode and an anode. An arc discharge is generated by applying a high voltage to the cathode and the anode, and the disproportionation layer 130 is formed by the arc discharge. The voltage between the anode and the cathode is several thousand volts.

このように、実施形態５に係る半導体装置の製造方法は、不均化層形成工程の内容が実施形態４に係る半導体装置の製造方法の場合とは異なるが、実施形態４に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。   As described above, the semiconductor device manufacturing method according to the fifth embodiment differs from the semiconductor device manufacturing method according to the fourth embodiment in that the content of the disproportionation layer forming step is different from that in the semiconductor device manufacturing method according to the fourth embodiment. As in the case of the manufacturing method, in the disproportionation layer forming step S30, the disproportionation layer 130 including the first element excess region and the second element excess region and having the property that cracks are difficult to propagate to the surroundings is formed. In the subsequent grinding step S40, the compound semiconductor wafer W is ground so that the disproportionation layer 130 has a predetermined thickness. Therefore, the second main surface side is cracked during the grinding step S40. However, the crack can be prevented from propagating from the second main surface side into the compound semiconductor wafer W. As a result, a high quality semiconductor device can be manufactured.

また、実施形態５に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。   Further, according to the method for manufacturing a semiconductor device according to the fifth embodiment, the disproportionation layer 130 is formed by cutting the bond of the compound semiconductor. The surface of 130 is likely to be rough, and when the electrode layer 140 is formed in the electrode layer forming step S50, the total contact area between the disproportionation layer 130 and the electrode layer 140 can be increased. As a result, the electrical resistance between the semiconductor layer 110 and the electrode layer 140 is reduced, and it becomes possible to manufacture a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 110 and the electrode layer 140. .

また、実施形態５に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷの第２主面側で発生させたアーク放電によって不均化層１３０を形成することから、レーザ光を照射することによって不均化層１３０を形成する場合と比較して、不均化層１３０を容易に形成することが可能となる。   In addition, according to the method for manufacturing a semiconductor device according to the fifth embodiment, the disproportionation layer 130 is formed by the arc discharge generated on the second main surface side of the compound semiconductor wafer W, and thus the laser light is irradiated. Therefore, the disproportionation layer 130 can be easily formed as compared with the case where the disproportionation layer 130 is formed.

なお、実施形態５に係る半導体装置の製造方法は、不均化層形成工程の内容が異なる点以外の点においては実施形態４に係る半導体装置の製造方法と同様の工程を有するため、実施形態４に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。   The semiconductor device manufacturing method according to the fifth embodiment includes the same steps as those of the semiconductor device manufacturing method according to the fourth embodiment except that the contents of the disproportionation layer forming step are different. 4 has a corresponding effect among the effects of the method for manufacturing a semiconductor device according to No. 4.

［実施形態６］
図９は、実施形態６に係る半導体装置２００を説明するために示す図である。 [Embodiment 6]
FIG. 9 is a diagram for explaining the semiconductor device 200 according to the sixth embodiment.

実施形態６に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態６に係る半導体装置２００は、図９に示すように、ｎ＋型半導体層２１２及びｎ−型半導体層２１４を有する半導体層２１０と、ボディ領域２２２及びソース領域２２４を有する素子２２０と、不均化層２３０と、電極層２４０（ドレイン電極層）と、ソース電極層２５０と、ゲート電極層２６０と、層間絶縁膜２６２と、ゲート絶縁膜２６４とを備えるパワーＭＯＳＦＥＴ（プレーナーゲート型のパワーＭＯＳＦＥＴ）である。 The semiconductor device 200 according to the sixth embodiment basically has the same configuration as that of the semiconductor device 100 according to the first embodiment, but differs from the semiconductor device 100 according to the first embodiment in that it is a power MOSFET. That is, the semiconductor device 200 according to the sixth embodiment includes a semiconductor layer 210 having an n + -type semiconductor layer 212 and an n − -type semiconductor layer 214 and an element 220 having a body region 222 and a source region 224, as shown in FIG. A power MOSFET (planar gate type) including a disproportionation layer 230, an electrode layer 240 (drain electrode layer), a source electrode layer 250, a gate electrode layer 260, an interlayer insulating film 262, and a gate insulating film 264. Power MOSFET).

このように、実施形態６に係る半導体装置２００は、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層２３０を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層２１０の割れや欠けが少ない高品質な半導体装置となる。   As described above, the semiconductor device 200 according to the sixth embodiment is different from the semiconductor device 100 according to the first embodiment in that the semiconductor device 200 is a power MOSFET, but as in the case of the semiconductor device 100 according to the first embodiment, In the case where a crack is generated on the second main surface side in the process of manufacturing the semiconductor device because the disproportionation layer 230 includes the one element excess region and the second element excess region and has the property that the crack is difficult to propagate to the surroundings. Even so, it is possible to prevent the crack from propagating from the second main surface side into the compound semiconductor wafer W. As a result, the semiconductor layer 210 is a high-quality semiconductor device with few cracks and chips.

また、実施形態６に係る半導体装置２００によれば、化合物半導体の結合が切断された不均化層２３０を備えるため、半導体装置を製造する過程において不均化層２３０を研削したとき、不均化層２３０の表面が荒れやすくなり、電極層２４０を形成する際、不均化層２３０と電極層２４０との間の接触総面積を増大させることが可能となる。その結果、半導体層２１０と電極層２４０との間の電気抵抗が低下し、半導体層２１０と電極層２４０との良好なオーミック接続を実現することが可能な半導体装置となる。   Further, since the semiconductor device 200 according to the sixth embodiment includes the disproportionation layer 230 in which the bond of the compound semiconductor is cut, the disproportionation layer 230 is ground when the disproportionation layer 230 is ground in the process of manufacturing the semiconductor device. When the electrode layer 240 is formed, the total contact area between the disproportionation layer 230 and the electrode layer 240 can be increased. As a result, the electrical resistance between the semiconductor layer 210 and the electrode layer 240 is reduced, and a semiconductor device capable of realizing a good ohmic connection between the semiconductor layer 210 and the electrode layer 240 is obtained.

なお、実施形態６に係る半導体装置２００は、パワーＭＯＳＦＥＴである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。   The semiconductor device 200 according to the sixth embodiment has the same configuration as that of the semiconductor device 100 according to the first embodiment except that the semiconductor device 200 is a power MOSFET. Of which, it has a corresponding effect.

[試験例］
本試験例は、不均化層形成工程（例えばアーク放電工程）により、化合物半導体ウェーハ（ＳｉＣウェーハ）を構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域及び第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成可能であることを確認するための試験例である。 [Test example]
In this test example, the first element (Si) among the elements (Si, C) constituting the compound semiconductor wafer (SiC wafer) is expressed by a stoichiometric formula in the disproportionation layer forming process (for example, arc discharge process). It is possible to form a disproportionation layer including a first element excess region containing more than the first element and a second element excess region containing more than the stoichiometric formula of the second element (C). It is a test example for confirming.

１．不均化層の形成
化合物半導体ウェーハとしてのＳｉＣウェーハの表面近傍でアーク放電をさせることによりＳｉＣウェーハの表面に不均化層を形成し、その後、形成された不均化層を顕微鏡により観察した。図１０は、試験例において形成された不均化層を示す写真である。図１０に示すように、不均化層は、白い領域Ｒ１と、当該白い領域Ｒ１の中に点在する黒い領域Ｒ２とを含む。 1. Formation of disproportionation layer A disproportionation layer was formed on the surface of the SiC wafer by arc discharge in the vicinity of the surface of the SiC wafer as a compound semiconductor wafer, and then the disproportionation layer formed was observed with a microscope. . FIG. 10 is a photograph showing the disproportionation layer formed in the test example. As shown in FIG. 10, the disproportionation layer includes a white region R1 and black regions R2 scattered in the white region R1.

２．評価方法
次に、エネルギー分散型Ｘ線分析（Energy Dispersive X-ray spectroscopy，ＥＤＸ）を用いて、上記した白い領域Ｒ１及び黒い領域Ｒ２のそれぞれにおいて、珪素（Ｓｉ）及び炭素（Ｃ）の濃度を測定した。 2. Evaluation Method Next, by using energy dispersive X-ray spectroscopy (EDX), the concentrations of silicon (Si) and carbon (C) in each of the white region R1 and the black region R2 are determined. It was measured.

３．評価結果
図１１は、白い領域Ｒ１及び黒い領域Ｒ２における珪素（Ｓｉ）及び炭素（Ｃ）の濃度を示す図表である。図１１からもわかるように、白い領域Ｒ１においては、Ｓｉの元素濃度が７６．４５ｍｏｌ％であり、Ｃの元素濃度が２０．６８ｍｏｌ％である。従って、白い領域Ｒ１においては、ＳｉＣウェーハを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有することから、白い領域Ｒ１は、本発明における第１元素過多領域である。また、黒い領域Ｒ２においては、Ｓｉの元素濃度が１４．７８ｍｏｌ％であり、Ｃの元素濃度が８２．１８ｍｏｌ％である。従って、黒い領域Ｒ２においては、第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有することから、黒い領域Ｒ２は、本発明における第２元素過多領域である。これらのことから、本試験例によれば、不均化層形成工程（アーク放電工程）により、化合物半導体ウェーハ（ＳｉＣウェーハ）を構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域及び第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成可能であることが確認できた。 3. Evaluation Results FIG. 11 is a chart showing the concentrations of silicon (Si) and carbon (C) in the white region R1 and the black region R2. As can be seen from FIG. 11, in the white region R1, the element concentration of Si is 76.45 mol% and the element concentration of C is 20.68 mol%. Therefore, the white region R1 contains more of the first element (Si) than the stoichiometric formula among the elements (Si, C) constituting the SiC wafer. It is the 1st element excess region in invention. In the black region R2, the Si element concentration is 14.78 mol% and the C element concentration is 82.18 mol%. Accordingly, since the black region R2 contains more second element (C) than the first element (Si) than represented by the stoichiometric formula, the black region R2 is the second element (C) in the present invention. This is a two-element excess region. Therefore, according to this test example, the first element (Si) among the elements (Si, C) constituting the compound semiconductor wafer (SiC wafer) is obtained by the disproportionation layer forming process (arc discharge process). Disproportionation layer including a first element excess region containing more than the stoichiometric formula and a second element excess region containing more than the stoichiometric formula of the second element (C) It was confirmed that can be formed.

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。   As mentioned above, although this invention was demonstrated based on said embodiment, this invention is not limited to said embodiment. The present invention can be implemented in various modes without departing from the spirit thereof, and for example, the following modifications are possible.

（１）上記各実施形態においては、不均化層形成工程Ｓ３０の前に素子形成工程Ｓ２０を実施した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、不均化層形成工程Ｓ３０と研削工程Ｓ４０との間に素子形成工程Ｓ２０を実施した場合であっても本発明を適用可能である。 (1) In each of the above embodiments, the present invention has been described by taking as an example the case where the element forming step S20 is performed before the disproportionation layer forming step S30, but the present invention is not limited to this. For example, the present invention can be applied even when the element formation step S20 is performed between the disproportionation layer formation step S30 and the grinding step S40.

（２）上記各実施形態においては、素子形成深さより深い深さ領域の一部又は全部に不均化層１３０を形成した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、化合物半導体ウェーハＷの中心部においては素子形成深さより深い深さ領域の全部に不均化層１３０を形成し、化合物半導体ウェーハＷの周辺部においては素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合であっても本発明を適用可能である。 (2) In each of the above embodiments, the present invention has been described by taking as an example the case where the disproportionation layer 130 is formed in part or all of the depth region deeper than the element formation depth. However, the present invention is not limited to this. It is not something. For example, the disproportionation layer 130 is formed in the entire depth region deeper than the element formation depth in the central portion of the compound semiconductor wafer W, and one depth region deeper than the device formation depth is formed in the peripheral portion of the compound semiconductor wafer W. Even if the disproportionation layer 130 is formed on the portion, the present invention can be applied.

（３）上記実施形態１〜５においては、半導体装置がショットキーバリアダイオードである場合を、上記実施形態６においては、半導体装置がパワーＭＯＳＦＥＴである場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、半導体装置が、ｐｎダイオード、ＩＧＢＴ又はサイリスターである場合であっても本発明を適用可能である。 (3) In the first to fifth embodiments, the present invention has been described by taking the case where the semiconductor device is a Schottky barrier diode and the sixth embodiment as an example where the semiconductor device is a power MOSFET. The invention is not limited to this. For example, the present invention can be applied even when the semiconductor device is a pn diode, IGBT, or thyristor.

（４）上記各実施形態においては、ｎ＋型半導体層１１２と、ｎ＋型半導体層１１２上にエピタキシャル法によって形成されたｎ−型半導体層１１４とを有する半導体層１１０を有する化合物半導体ウェーハを用いる場合を例にとって本願発明の発明を説明したが、本発明はこれに限定されるものではない。ｎ−型半導体層と、ｎ−型半導体層にイオン拡散法によって形成されたｎ＋型半導体層とを有する半導体層を有する化合物半導体ウェーハを用いた場合であっても本発明を適用可能である。 (4) In the above embodiments, the n + -type semiconductor layer 112, n + -type semiconductor layer 112 is formed by an epitaxial method on the n - compound semiconductor wafer having a semiconductor layer 110 having a type semiconductor layer 114 Although the invention of the present invention has been described taking the case of using as an example, the present invention is not limited to this. n - -type semiconductor layer, n - the present invention is applicable even in the case of using a compound semiconductor wafer having a semiconductor layer having a type semiconductor layer on the n + -type semiconductor layer which is formed by the ion diffusion method .

（５）上記実施形態１〜４においては、紫外線レーザ光を照射することによって不均化層１３０を形成したが、本発明はこれに限定されるものではない。例えば、可視光レーザ光（例えば、グリーンレーザ光）を照射することによって不均化層１３０を形成してもよい。 (5) In Embodiments 1 to 4, the disproportionation layer 130 is formed by irradiating with ultraviolet laser light, but the present invention is not limited to this. For example, the disproportionation layer 130 may be formed by irradiation with visible light laser light (for example, green laser light).

（６）上記各実施形態においては、化合物半導体ウェーハとして、ＳｉＣウェーハを用いたが、本発明はこれに限定されるものではない。化合物半導体ウェーハとして、２以上の元素からなる化合物半導体ウェーハを用いればよく、例えば、ＧａＮウェーハ、ＧａＡｓウェーハ又はＩｎＰウェーハ等を用いてもよい。 (6) In each of the above embodiments, an SiC wafer is used as the compound semiconductor wafer, but the present invention is not limited to this. A compound semiconductor wafer composed of two or more elements may be used as the compound semiconductor wafer. For example, a GaN wafer, a GaAs wafer, or an InP wafer may be used.

（７）上記試験例においては、アーク放電工程によって第１元素過多領域及び第２元素過多領域を含む不均化層を形成したが、本発明はこれに限定されるものではない。アーク放電工程以外の不均化層形成工程（例えばレーザ光照射工程）によっても第１元素過多領域及び第２元素過多領域を含む不均化層を形成することができる。 (7) In the above test example, the disproportionation layer including the first element excess region and the second element excess region is formed by the arc discharge process, but the present invention is not limited to this. A disproportionation layer including the first element excess region and the second element excess region can also be formed by a disproportionation layer forming step (for example, a laser beam irradiation step) other than the arc discharge step.

１００，２００…半導体装置、１１０，２１０，９１０…半導体層、１１２，２２２…ｎ＋型半導体層、２２４，１１４…ｎ−型半導体層、１２０，２２０…素子、２２２…ボディ領域、２２４…ソース領域、１３０，２３０…不均化層、１４０，２４０，９４０…電極層、１５０…バリアメタル層、１６０…アノード電極、１７０…絶縁保護膜、２５０…ソース電極層、２６０…ゲート絶縁膜、２６２…層間絶縁膜、２６４…ゲート絶縁膜、３００…アーク放電装置、３１０…電源装置、３２０…放電部、９５０…エミッタ電極、９６０…酸化膜、Ｍ…マスク、Ｗ…（化合物）半導体ウェーハ 100, 200 ... semiconductor device, 110,210,910 ... semiconductor layer, 112,222 ... n + -type semiconductor layer, 224,114 ... n - -type semiconductor layer, 120, 220 ... device, 222 ... body region 224 ... source Region, 130, 230 ... disproportionation layer, 140, 240, 940 ... electrode layer, 150 ... barrier metal layer, 160 ... anode electrode, 170 ... insulating protective film, 250 ... source electrode layer, 260 ... gate insulating film, 262 ... Interlayer insulation film, 264 ... Gate insulation film, 300 ... Arc discharge device, 310 ... Power supply device, 320 ... Discharge part, 950 ... Emitter electrode, 960 ... Oxide film, M ... Mask, W ... (compound) semiconductor wafer

Claims (10)

２以上の元素からなる化合物半導体ウェーハにおいて、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成する不均化層形成工程と、
前記不均化層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記化合物半導体ウェーハを研削する研削工程と、
前記第２主面側における前記不均化層の表面に電極層を形成する電極層形成工程と、
前記化合物半導体ウェーハをそれぞれが半導体チップとなる複数の領域に分割するダイシング工程とをこの順序で含むことを特徴とする半導体装置の製造方法。 In a compound semiconductor wafer composed of two or more elements, the first element among the elements constituting the compound semiconductor wafer is stoichiometrically expressed in a depth region deeper than the element formation depth on the first main surface side of the compound semiconductor wafer. And a disproportionation including a first element excess region containing more than the first element and a second element excess region containing more than the stoichiometric expression of the second element different from the first element. A disproportionation layer forming step of forming a layer;
A grinding step of grinding the compound semiconductor wafer from the second main surface side opposite to the first main surface side so that the disproportionation layer has a predetermined thickness;
An electrode layer forming step of forming an electrode layer on the surface of the disproportionation layer on the second main surface side;
A dicing process for dividing the compound semiconductor wafer into a plurality of regions each serving as a semiconductor chip in this order. 請求項１に記載の半導体装置の製造方法において、
前記化合物半導体ウェーハは、ＳｉＣウェーハであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the compound semiconductor wafer is a SiC wafer. 請求項１又は２に記載の半導体装置の製造方法において、
前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記不均化層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the disproportionation layer forming step, the disproportionation layer is formed by irradiating a laser beam from the first main surface side or the second main surface side of the compound semiconductor wafer. Device manufacturing method. 請求項３に記載の半導体装置の製造方法において、
前記不均化層形成工程においては、紫外線レーザ光を照射することによって前記不均化層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the disproportionation layer forming step, the disproportionation layer is formed by irradiating with ultraviolet laser light. 請求項１又は２に記載の半導体装置の製造方法において、
前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第２主面側で発生させたアーク放電によって前記不均化層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the disproportionation layer forming step, the disproportionation layer is formed by arc discharge generated on the second main surface side of the compound semiconductor wafer. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記不均化層形成工程の前に、前記化合物半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, further comprising an element forming step of forming an element on the first main surface side of the compound semiconductor wafer before the disproportionation layer forming step. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記不均化層形成工程と前記研削工程との間に、前記化合物半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, further comprising an element forming step of forming an element on the first main surface side of the compound semiconductor wafer between the disproportionation layer forming step and the grinding step. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記不均化層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-7,
In the disproportionation layer forming step, the disproportionation layer is formed in a part of a depth region deeper than the element formation depth. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記不均化層を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claims 1-7,
In the disproportionation layer forming step, the disproportionation layer is formed in the entire depth region deeper than the element formation depth. 化合物半導体ウェーハをダイシングにより分割して製造された半導体装置であって、
半導体層と、
前記半導体層の第１主面側に形成されている素子と、
前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層と、
前記第２主面側における前記不均化層の表面に形成されている電極層とを備えることを特徴とする半導体装置。 A semiconductor device manufactured by dividing a compound semiconductor wafer by dicing,
A semiconductor layer;
An element formed on the first main surface side of the semiconductor layer;
A first region containing a first element among the elements constituting the compound semiconductor wafer in a depth region deeper than an element formation depth on the first main surface side of the compound semiconductor wafer than represented by a stoichiometric formula. A disproportionation layer including an element excess region and a second element excess region containing a second element different from the first element in a stoichiometric formula,
A semiconductor device comprising: an electrode layer formed on a surface of the disproportionation layer on the second main surface side.
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