JP2014127557A - Electronic component and method for manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide an electronic component capable of increasing a standoff while securing electric connection, and a method for manufacturing the same.SOLUTION: An electronic component 10 comprises a wiring board 100, a semiconductor chip 11, a sealing resin 13, an insulating layer 14, a via conductor 15, a post 16, and a solder resist layer 17. A pad 122a is exposed on a first principal surface side of the wiring board 100. A pad 101c is exposed on a second principal surface side of the wiring board 100. A bump 105b is formed on a first principal surface side of the pad 122a. The via conductor 15 is formed on a second principal surface side of the pad 101c. This forms a pad 15a as a bottom surface of the via conductor 15, facing the pad 101c. A columnar post 16 is formed on the second principal surface side of the via conductor 15.

Description

本発明は、電子部品及びその製造方法に関する。   The present invention relates to an electronic component and a manufacturing method thereof.

特許文献１には、配線板と、配線板の主面上に実装される半導体素子と、半導体素子を封止する封止樹脂と、を有する電子部品が開示されている。ここで、配線板は、コア基板を用いない配線板、いわゆるコアレス配線板である。封止樹脂は、配線板の主面のみを覆っている。   Patent Document 1 discloses an electronic component having a wiring board, a semiconductor element mounted on the main surface of the wiring board, and a sealing resin for sealing the semiconductor element. Here, the wiring board is a wiring board that does not use a core substrate, a so-called coreless wiring board. The sealing resin covers only the main surface of the wiring board.

こうした電子部品は、以下のように製造される。まず、支持体上に、樹脂絶縁層と導体パターンとが交互に積層されてなる積層部を形成する。続けて、積層部の最外層に配置される導体パターン上にバンプを介して半導体素子を実装する。続けて、その半導体素子を封止するための封止樹脂を形成し、支持体を積層部から剥離する。そして、支持体を剥離することにより露出する積層部の主面に対して、ビルドアップ層を形成する。積層部とビルドアップ層により、配線板が構成される。   Such an electronic component is manufactured as follows. First, a laminated portion in which resin insulating layers and conductor patterns are alternately laminated is formed on a support. Subsequently, a semiconductor element is mounted via a bump on the conductor pattern arranged in the outermost layer of the stacked portion. Subsequently, a sealing resin for sealing the semiconductor element is formed, and the support is peeled off from the stacked portion. And a buildup layer is formed with respect to the main surface of the laminated part exposed by peeling a support body. A wiring board is comprised by a laminated part and a buildup layer.

こうした電子部品は、ビルドアップ層側において、端子ピッチの疎なマザーボード等の他のデバイスに実装される。この際、実装される電子部品の底面と他のデバイスの導体パターンとが密着しないように、電子部品と他のデバイスとの隙間（スタンドオフ）を大きくすることが好ましい。このためには、電子部品の配線板のパッドを大きくしてバンプの径を大きくすることが効果的である。   Such electronic components are mounted on other devices such as a mother board having a sparse terminal pitch on the buildup layer side. At this time, it is preferable to increase a gap (standoff) between the electronic component and the other device so that the bottom surface of the electronic component to be mounted and the conductor pattern of the other device do not adhere to each other. For this purpose, it is effective to increase the bump diameter by increasing the pad of the wiring board of the electronic component.

特開２００６−２９４６９２号公報JP 2006-294692 A

特許文献１に記載の電子部品では、積層部にビルドアップ層を形成することにより、配線板のパッドを大きくしている。しかし、ビルドアップ層を構成するビア導体の径の大きさは、積層部を構成するビア導体の径と同程度である。電子部品に熱応力が掛かった場合に、ビア導体に掛かる応力は、パッドの大きさに比例して大きくなるものと考えられる。このため、熱応力により、ビルドアップ層を構成するビア導体にビルドアップ層と平行な方向にクラックが発生するおそれがある。したがって、電子部品の電気的接続を確保することが困難であるという問題点があった。   In the electronic component described in Patent Document 1, the pad of the wiring board is enlarged by forming a buildup layer in the laminated portion. However, the diameter of the via conductor constituting the buildup layer is approximately the same as the diameter of the via conductor constituting the laminated portion. It is considered that when a thermal stress is applied to the electronic component, the stress applied to the via conductor increases in proportion to the size of the pad. For this reason, there is a possibility that a crack may occur in the via conductor constituting the buildup layer in a direction parallel to the buildup layer due to thermal stress. Therefore, there is a problem that it is difficult to ensure electrical connection of the electronic components.

本発明は、こうした実情に鑑みてなされたものであり、電気的接続を確保しつつスタンドオフを大きくすることが可能な電子部品及びその製造方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object thereof is to provide an electronic component capable of increasing the standoff while ensuring electrical connection, and a method for manufacturing the same.

上記目的を達成するために、本発明の第１の観点に係る電子部品は、
絶縁層と導体パターンとが交互に積層されてなり、第１主面と該第１主面とは反対側の第２主面とを有する配線板と、
前記導体パターンのうち前記第１主面側の最外層に位置する導体パターン上に形成されるバンプと、
前記バンプを介して前記配線板の第１主面上に実装される半導体素子と、
前記半導体素子を封止する封止樹脂と、
前記導体パターンのうち前記第２主面側の最外層に位置する導体パターン上に所定ピッチで第１ビア導体の底面として形成される複数の第１パッドと、
前記第２主面側に形成される絶縁層と、
該絶縁層に前記第１パッドと対向して第２ビア導体の底面として形成される複数の第２パッドと、
を有する電子部品であって、
前記第１ビア導体は前記第１主面側から前記第２主面側に向かって縮径するテーパを有し、
前記第２ビア導体は前記第２主面側から前記第１主面側に向かって縮径するテーパを有し、
前記第２ビア導体の径は前記第１ビア導体の径より大きい。 In order to achieve the above object, an electronic component according to the first aspect of the present invention includes:
Insulating layers and conductor patterns are alternately stacked, and a wiring board having a first main surface and a second main surface opposite to the first main surface;
Bumps formed on the conductor pattern located in the outermost layer on the first main surface side of the conductor pattern,
A semiconductor element mounted on the first main surface of the wiring board via the bump;
A sealing resin for sealing the semiconductor element;
A plurality of first pads formed as bottom surfaces of the first via conductors at a predetermined pitch on the conductor pattern located on the outermost layer on the second main surface side of the conductor pattern;
An insulating layer formed on the second main surface side;
A plurality of second pads formed as bottom surfaces of second via conductors on the insulating layer so as to face the first pads;
An electronic component having
The first via conductor has a taper that decreases in diameter from the first main surface side toward the second main surface side,
The second via conductor has a taper that decreases in diameter from the second main surface side toward the first main surface side,
The diameter of the second via conductor is larger than the diameter of the first via conductor.

前記第１パッドの外径は前記第１パッドの所定ピッチの二分の一未満であり、前記第２パッドの外径は前記第１パッドの所定ピッチの二分の一以上であることが好ましい。   Preferably, the outer diameter of the first pad is less than one half of the predetermined pitch of the first pad, and the outer diameter of the second pad is more than one half of the predetermined pitch of the first pad.

前記第２ビア導体の第２主面側に形成され、外径が前記第１パッドの所定ピッチの二分の一以上であるポストを有することが好ましい。   It is preferable to have a post formed on the second main surface side of the second via conductor and having an outer diameter equal to or more than half of a predetermined pitch of the first pad.

前記絶縁層及び前記ポストの第２主面側に形成され、前記ポストの第２主面側に開口する開口部を有し、該開口部の内径が前記第１パッドの所定ピッチの二分の一以上であるソルダーレジスト層を有することが好ましい。   The insulating layer and the post are formed on the second main surface side of the post and have an opening opening on the second main surface side of the post, and the inner diameter of the opening is a half of the predetermined pitch of the first pad. It is preferable to have the solder resist layer as described above.

前記ポストの外径は前記開口部の内径より大きく、前記開口部の内径は前記第２パッドの外径より大きいことが好ましい。   Preferably, the outer diameter of the post is larger than the inner diameter of the opening, and the inner diameter of the opening is larger than the outer diameter of the second pad.

前記ポストに溝が設けられることが好ましい。   The post is preferably provided with a groove.

本発明の第２の観点に係る電子部品の製造方法は、
支持体を準備することと、
前記支持体の第１主面側に、絶縁層と導体パターンとが交互に積層されてなり、第１主面と該第１主面とは反対側の第２主面とを有する配線板を形成することと、
前記配線板の前記第１主面側の最外層に配置される前記導体パターンの前記第１主面側にバンプを介して半導体素子を実装することと、
前記半導体素子を封止する封止樹脂を形成することと、
前記支持体を剥離することと、
前記導体パターンのうち前記第２主面側の最外層に位置する導体パターンの前記第２主面側に所定ピッチで第１ビア導体の底面として形成されている複数の第１パッドと対向して第２ビア導体の底面として複数の第２パッドを形成することと、
を含み、
前記第１ビア導体は前記第１主面側から前記第２主面側に向かって縮径するテーパを有し、
前記第２ビア導体は前記第２主面側から前記第１主面側に向かって縮径するテーパを有し、
前記第２ビア導体の径は前記第１ビア導体の径より大きい。 An electronic component manufacturing method according to a second aspect of the present invention includes:
Preparing a support,
A wiring board having insulating layers and conductive patterns alternately laminated on the first main surface side of the support, and having a first main surface and a second main surface opposite to the first main surface. Forming,
Mounting a semiconductor element via a bump on the first main surface side of the conductor pattern disposed on the outermost layer on the first main surface side of the wiring board;
Forming a sealing resin for sealing the semiconductor element;
Peeling the support;
Opposing to the plurality of first pads formed as bottom surfaces of the first via conductor at a predetermined pitch on the second main surface side of the conductor pattern located on the outermost layer on the second main surface side of the conductor pattern. Forming a plurality of second pads as the bottom surface of the second via conductor;
Including
The first via conductor has a taper that decreases in diameter from the first main surface side toward the second main surface side,
The second via conductor has a taper that decreases in diameter from the second main surface side toward the first main surface side,
The diameter of the second via conductor is larger than the diameter of the first via conductor.

本発明によれば、電子部品において、配線板の第２主面に直接ビア導体を接続させて第２パッドを形成している。ここで、ビルドアップ層内のビア導体（第２ビア導体）の径が配線板内のビア導体（第１ビア導体）の径より大きいため、ビルドアップ層と平行な方向にクラックが発生するおそれが少なくなる。そして、第２ビア導体の径が大きいことにより、実装に際してバンプを大きくすることができる。これにより、電子部品の電気的接続を確保しつつ、スタンドオフを大きくすることが可能となる。   According to the present invention, in the electronic component, the second pad is formed by connecting the via conductor directly to the second main surface of the wiring board. Here, since the diameter of the via conductor (second via conductor) in the buildup layer is larger than the diameter of the via conductor (first via conductor) in the wiring board, there is a possibility that cracks may occur in a direction parallel to the buildup layer. Less. And since the diameter of a 2nd via conductor is large, a bump can be enlarged at the time of mounting. Thereby, it is possible to increase the standoff while securing the electrical connection of the electronic components.

本発明の実施形態に係る電子部品を示す断面図及びその一部を拡大して示す部分拡大断面図である。1 is a cross-sectional view showing an electronic component according to an embodiment of the present invention, and a partially enlarged cross-sectional view showing a part thereof enlarged. 本発明の実施形態に係る電子部品の製造方法を示すフローチャートである。It is a flowchart which shows the manufacturing method of the electronic component which concerns on embodiment of this invention. 配線板を形成する第１の工程を説明するための断面図である。It is sectional drawing for demonstrating the 1st process of forming a wiring board. 図３の工程の後の第２の工程を説明するための断面図である。It is sectional drawing for demonstrating the 2nd process after the process of FIG. 図４の工程の後の第３の工程を説明するための断面図である。It is sectional drawing for demonstrating the 3rd process after the process of FIG. 図５の工程の後の第４の工程を説明するための断面図である。It is sectional drawing for demonstrating the 4th process after the process of FIG. 図６の工程の後の第５の工程を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a fifth step after the step of FIG. 6. 図７の工程の後の第６の工程を説明するための断面図である。It is sectional drawing for demonstrating the 6th process after the process of FIG. 図８の工程の後の第７の工程を説明するための断面図である。It is sectional drawing for demonstrating the 7th process after the process of FIG. 図９の工程の後の第８の工程を説明するための断面図である。It is sectional drawing for demonstrating the 8th process after the process of FIG. 図１０の工程の後の第９の工程を説明するための断面図である。It is sectional drawing for demonstrating the 9th process after the process of FIG. 半導体素子を実装する第１の工程を説明するための断面図である。It is sectional drawing for demonstrating the 1st process of mounting a semiconductor element. 図１２の工程の後の第２の工程を説明するための断面図である。It is sectional drawing for demonstrating the 2nd process after the process of FIG. 半導体素子を封止する工程を説明するための断面図である。It is sectional drawing for demonstrating the process of sealing a semiconductor element. 支持体を剥離する工程を説明するための断面図である。It is sectional drawing for demonstrating the process of peeling a support body. 第２パッドを形成する第１の工程を説明するための断面図である。It is sectional drawing for demonstrating the 1st process of forming a 2nd pad. 図１６の工程の後の第２の工程を説明するための断面図である。It is sectional drawing for demonstrating the 2nd process after the process of FIG. 図１７の工程の後の第３の工程を説明するための断面図である。FIG. 18 is a cross-sectional view for explaining a third step after the step of FIG. 17. 図１８の工程の後の第４の工程を説明するための断面図である。It is sectional drawing for demonstrating the 4th process after the process of FIG. ソルダーレジスト層を形成する工程を説明するための断面図である。It is sectional drawing for demonstrating the process of forming a soldering resist layer. 本発明の実施形態に係る電子部品にバンプを形成した状態を示す断面図である。It is sectional drawing which shows the state which formed the bump in the electronic component which concerns on embodiment of this invention. 本発明の他の実施形態に係る電子部品にバンプを形成した状態を示す断面図である。It is sectional drawing which shows the state which formed the bump in the electronic component which concerns on other embodiment of this invention. 本発明の他の実施形態に係る電子部品のバンプ周辺を示す横断面図である。It is a cross-sectional view which shows the bump periphery of the electronic component which concerns on other embodiment of this invention.

以下、本発明の実施形態について、図面を参照して説明する。なお、理解を容易にするため、ＸＹＺ座標を設定し、適宜参照する。図中、矢印Ｚは、電子部品及び配線板の主面（表裏面）の法線方向に相当する電子部品及び配線板の積層方向（または電子部品及び配線板の厚み方向）を指す。一方、矢印Ｘ及びＹは、それぞれ積層方向に直交する方向（または各層の側方）を指す。電子部品及び配線板の主面は、Ｘ−Ｙ平面となる。また、電子部品及び配線板の側面は、Ｘ−Ｚ平面またはＹ−Ｚ平面となる。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In order to facilitate understanding, XYZ coordinates are set and referred to as appropriate. In the figure, the arrow Z indicates the stacking direction of the electronic component and the wiring board (or the thickness direction of the electronic component and the wiring board) corresponding to the normal direction of the main surfaces (front and back surfaces) of the electronic component and the wiring board. On the other hand, the arrows X and Y each indicate a direction orthogonal to the stacking direction (or the side of each layer). The main surfaces of the electronic component and the wiring board are XY planes. Further, the side surfaces of the electronic component and the wiring board are an XZ plane or a YZ plane.

相反する法線方向を向いた２つの主面を、第１主面（＋Ｚ側の面、上面）、第２主面（−Ｚ側の面、下面）という。すなわち、第１主面の反対側の主面が第２主面であり、第２主面の反対側の主面が第１主面である。   The two main surfaces facing the opposite normal directions are referred to as a first main surface (+ Z side surface, upper surface) and a second main surface (−Z side surface, lower surface). That is, the main surface opposite to the first main surface is the second main surface, and the main surface opposite to the second main surface is the first main surface.

孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、ビアホール及びスルーホールが含まれる。以下、ビアホール内（壁面または底面）に形成される導体をビア導体といい、スルーホール内（壁面）に形成される導体をスルーホール導体という。   The hole is not limited to a through hole, and includes a non-through hole. The holes include via holes and through holes. Hereinafter, the conductor formed in the via hole (wall surface or bottom surface) is referred to as a via conductor, and the conductor formed in the through hole (wall surface) is referred to as a through hole conductor.

「めっき」とは、金属層を形成する工程のみならず、形成された金属及び金属層をも意味する。めっきには、無電解めっきや電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。   “Plating” means not only the step of forming a metal layer, but also the formed metal and metal layer. The plating includes wet plating such as electroless plating and electrolytic plating, as well as dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).

図１に示すように、本実施形態の電子部品１０は、配線板１００と、半導体チップ１１（半導体素子）と、封止樹脂１３と、絶縁層１４と、ビア導体１５と、ポスト１６と、ソルダーレジスト層１７と、を有する。   As shown in FIG. 1, the electronic component 10 of this embodiment includes a wiring board 100, a semiconductor chip 11 (semiconductor element), a sealing resin 13, an insulating layer 14, a via conductor 15, a post 16, And a solder resist layer 17.

配線板１００は、コアレス配線板である。すなわち、配線板１００は、コア基板を有さない。配線板１００は、第１主面Ｆ１と、第１主面Ｆ１の反対側の第２主面Ｆ２とを有する。配線板１００は、絶縁層１０１と、導体パターン１２０と、絶縁層１０２と、導体パターン１２２と、ソルダーレジスト１０４と、を有する。絶縁層１０１内にはビア導体１０１ｂが形成され、絶縁層１０２内にはビア導体１０３ｂが形成されている。   The wiring board 100 is a coreless wiring board. That is, the wiring board 100 does not have a core substrate. The wiring board 100 has a first main surface F1 and a second main surface F2 opposite to the first main surface F1. The wiring board 100 includes an insulating layer 101, a conductor pattern 120, an insulating layer 102, a conductor pattern 122, and a solder resist 104. A via conductor 101 b is formed in the insulating layer 101, and a via conductor 103 b is formed in the insulating layer 102.

より詳しくは、絶縁層１０１には、孔１０１ａ（ビアホール）が形成されている。そして、孔１０１ａ内に導体（例えば銅のめっき）が充填されることにより、その孔１０１ａ内の導体がビア導体１０１ｂ（フィルド導体）となる。ビア導体１０１ｂは、絶縁層１０１を貫通している。また、絶縁層１０２には孔１０３ａ（ビアホール）が形成されている。そして、孔１０３ａ内に導体が充填されることにより、その孔１０３ａ内の導体がビア導体１０３ｂとなる。   More specifically, a hole 101 a (via hole) is formed in the insulating layer 101. Then, by filling the hole 101a with a conductor (for example, copper plating), the conductor in the hole 101a becomes a via conductor 101b (filled conductor). The via conductor 101b penetrates the insulating layer 101. In addition, a hole 103 a (via hole) is formed in the insulating layer 102. Then, by filling the hole 103a with a conductor, the conductor in the hole 103a becomes the via conductor 103b.

ビア導体１０１ｂ、１０３ｂの横断面（Ｘ−Ｙ平面）の断面積は、第１主面側で大きく、第２主面側ほど小さくなっている。すなわち、ビア導体１０１ｂ、１０３ｂは、第１主面側から第２主面側に向かって縮径する略円錐台形状を有している。導体パターン１２０と、導体パターン１２２とは、ビア導体１０３ｂにより電気的に接続されている。   The cross-sectional area of the lateral cross section (XY plane) of the via conductors 101b and 103b is larger on the first main surface side and smaller on the second main surface side. That is, the via conductors 101b and 103b have a substantially truncated cone shape that is reduced in diameter from the first main surface side toward the second main surface side. The conductor pattern 120 and the conductor pattern 122 are electrically connected by the via conductor 103b.

配線板１００の第１主面側には、パッド１２２ａが露出し、パッド１２２ａの第１主面側には、バンプ１０５ｂが形成されている。半導体チップ１１は、バンプ１０５ｂにより、配線板１００の第１主面側に実装されている。半導体チップ１１は、封止樹脂１３に覆われ、封止樹脂１３及びアンダーフィル材１２により封止されている。   Pad 122a is exposed on the first main surface side of wiring board 100, and bump 105b is formed on the first main surface side of pad 122a. The semiconductor chip 11 is mounted on the first main surface side of the wiring board 100 by bumps 105b. The semiconductor chip 11 is covered with a sealing resin 13 and sealed with a sealing resin 13 and an underfill material 12.

配線板１００の第２主面側には、絶縁層１４と、ソルダーレジスト層１７とが積層されている。絶縁層１４内には、ビア導体１５が形成されている。ビア導体１５の横断面（Ｘ−Ｙ平面）の断面積は、第１主面側で小さく、第２主面側ほど大きくなっている。すなわち、ビア導体１５は、第２主面側から第１主面側に向かって縮径する略円錐台形状を有している。この結果、対向して設けられるビア導体１０１ｂとビア導体１５とは、テーパが逆向きになる。配線板１００の第２主面側には、パッド１０１ｃ（第１パッド）が露出している。パッド１０１ｃの第２主面側には、ビア導体１５が形成されている。すなわち、パッド１０１ｃ（第１パッド）に対向して、ビア導体１５の第１主面側の面としてパッド１５ａ（第２パッド）が形成されている。ビア導体１５の第２主面側には、円柱状のポスト１６が形成されている。   An insulating layer 14 and a solder resist layer 17 are stacked on the second main surface side of the wiring board 100. A via conductor 15 is formed in the insulating layer 14. The cross-sectional area of the transverse cross section (XY plane) of the via conductor 15 is small on the first main surface side and larger on the second main surface side. That is, the via conductor 15 has a substantially truncated cone shape whose diameter decreases from the second main surface side toward the first main surface side. As a result, the via conductor 101b and the via conductor 15 which are provided to face each other have a taper opposite to each other. On the second main surface side of the wiring board 100, the pad 101c (first pad) is exposed. A via conductor 15 is formed on the second main surface side of the pad 101c. That is, the pad 15a (second pad) is formed as a surface on the first main surface side of the via conductor 15 so as to face the pad 101c (first pad). A columnar post 16 is formed on the second main surface side of the via conductor 15.

ポスト１６の第２主面側には、ポスト１６の一部を露出させる開口部１０７ａを有するソルダーレジスト層１７が形成されている。ソルダーレジスト１７層の開口部１０７ａから露出するパッド１６ａの第２主面側には、後述するようにバンプが形成される。   A solder resist layer 17 having an opening 107 a that exposes a part of the post 16 is formed on the second main surface side of the post 16. Bumps are formed on the second main surface side of the pad 16a exposed from the opening 107a of the solder resist 17 layer, as will be described later.

絶縁層１０１、１０２及びソルダーレジスト１０４は、例えば感光性樹脂からなる。ただしこれに限られず、絶縁層１０１、１０２及びソルダーレジスト１０４は、感光性樹脂以外の材料から形成されてもよい。   The insulating layers 101 and 102 and the solder resist 104 are made of, for example, a photosensitive resin. However, the present invention is not limited to this, and the insulating layers 101 and 102 and the solder resist 104 may be formed of a material other than the photosensitive resin.

半導体チップ１１は、チップ本体と、複数の電極パッドと、を有する。配線板１００と半導体チップ１１との間には、熱膨張率のミスマッチ緩和のため、アンダーフィル材１２が充填される。半導体チップ１１は、例えば抵抗や、ダイオード、トランジスタ、コンデンサ等の素子が集積されたＩＣチップである。チップ本体は、例えばシリコンからなる。   The semiconductor chip 11 has a chip body and a plurality of electrode pads. An underfill material 12 is filled between the wiring board 100 and the semiconductor chip 11 in order to reduce the mismatch of the thermal expansion coefficient. The semiconductor chip 11 is an IC chip in which elements such as resistors, diodes, transistors, and capacitors are integrated. The chip body is made of, for example, silicon.

半導体チップ１１は、封止樹脂１３（モールド樹脂）により封止される。封止樹脂１３は、例えば可撓性エポキシ樹脂及びビスフェノール型エポキシ樹脂を含有する。また、本実施形態では、図１に示されるように、封止樹脂１３が、配線板１００の第１主面を覆っている。   The semiconductor chip 11 is sealed with a sealing resin 13 (mold resin). The sealing resin 13 contains, for example, a flexible epoxy resin and a bisphenol type epoxy resin. In the present embodiment, the sealing resin 13 covers the first main surface of the wiring board 100 as shown in FIG.

本実施形態において、配線板１００の平面形状（Ｘ−Ｙ平面）は、例えば正方形であり、その一辺の長さは例えば４〜１５ｍｍである。また、半導体チップ１１の平面形状（Ｘ−Ｙ平面）は、例えば正方形であり、その一辺の長さは例えば２〜１０ｍｍである。   In the present embodiment, the planar shape (XY plane) of the wiring board 100 is, for example, a square, and the length of one side thereof is, for example, 4 to 15 mm. Moreover, the planar shape (XY plane) of the semiconductor chip 11 is, for example, a square, and the length of one side thereof is, for example, 2 to 10 mm.

本実施形態では、図１の下方の部分拡大図に示すように、パッド１０１ｃの外径Ｂが、パッド１０１ｃのピッチＡの二分の一未満である（Ｂ＜（１／２）Ａ）。一方、パッド１５ａの外径Ｃは、パッド１０１ｃのピッチＡの二分の一以上である（Ｃ≧（１／２）Ａ）。すなわち、本実施形態の電子部品１０においては、パッド１５ａ（第２パッド）の外径Ｃは、パッド１０１ｃ（第１パッド）の外径Ｂよりも大きい（Ｃ＞Ｂ）。ポスト１６の外径Ｄは、パッド１５ａの外径Ｃよりも、さらに大きい（Ｄ＞Ｃ＞Ｂ）。開口部１０７ａの内径Ｅは、パッド１５ａの外径Ｃよりも大きく、ポスト１６の外径Ｄよりは小さい（Ｄ＞Ｅ＞Ｃ＞Ｂ）。   In the present embodiment, as shown in the partially enlarged view below FIG. 1, the outer diameter B of the pad 101c is less than half of the pitch A of the pad 101c (B <(1/2) A). On the other hand, the outer diameter C of the pad 15a is one half or more of the pitch A of the pad 101c (C ≧ (1/2) A). That is, in the electronic component 10 of the present embodiment, the outer diameter C of the pad 15a (second pad) is larger than the outer diameter B of the pad 101c (first pad) (C> B). The outer diameter D of the post 16 is larger than the outer diameter C of the pad 15a (D> C> B). The inner diameter E of the opening 107a is larger than the outer diameter C of the pad 15a and smaller than the outer diameter D of the post 16 (D> E> C> B).

ピッチＡは、例えば９０〜１３０μｍである。外径Ｂは、例えば１０〜３０μｍであり、外径Ｃは、例えば４５〜６５μｍである。そして、外径Ｄは、例えば５０〜７０μｍであり、内径Ｅは、例えば４５〜６５μｍである。   The pitch A is, for example, 90 to 130 μm. The outer diameter B is, for example, 10 to 30 μm, and the outer diameter C is, for example, 45 to 65 μm. The outer diameter D is, for example, 50 to 70 μm, and the inner diameter E is, for example, 45 to 65 μm.

このように、ビア導体１５（第２ビア導体）の径は、ビア導体１０１ｂ（第１ビア導体）の径よりも大きくなるが、ビア導体１５の径を、ビア導体１０１ｂの径に比べて格段に大きくすることができる。これにより、熱履歴によりビア導体１５とポスト１６の境界部分にＸ−Ｙ平面に沿ってクラックが生ずる可能性が小さくなる。この結果、電子部品１０の接続信頼性が大きくなると考えられる。このため、電気的接続を確保しつつ大きいバンプを形成することができ、電子部品１０の第２主面と他のデバイス等の第１主面との間隔が大きくなり、スタンドオフを大きくすることが容易になる。   As described above, the diameter of the via conductor 15 (second via conductor) is larger than the diameter of the via conductor 101b (first via conductor), but the diameter of the via conductor 15 is much larger than the diameter of the via conductor 101b. Can be large. As a result, the possibility of cracks occurring along the XY plane at the boundary between the via conductor 15 and the post 16 due to thermal history is reduced. As a result, it is considered that the connection reliability of the electronic component 10 is increased. For this reason, a large bump can be formed while ensuring electrical connection, the distance between the second main surface of the electronic component 10 and the first main surface of another device or the like is increased, and the standoff is increased. Becomes easier.

次に、上記電子部品１０の製造方法について説明する。本実施形態では、電子部品１０が、図２に示すような方法で製造される。   Next, a method for manufacturing the electronic component 10 will be described. In the present embodiment, the electronic component 10 is manufactured by a method as shown in FIG.

ステップＳ１１では、図３に示すように、支持体２００を準備する。支持体２００は、例えばガラスからなる。   In step S11, as shown in FIG. 3, the support body 200 is prepared. The support 200 is made of glass, for example.

図２のステップＳ１２では、支持体２００の第１主面側に配線板を形成する。   In step S <b> 12 of FIG. 2, a wiring board is formed on the first main surface side of the support 200.

具体的には、図３に示すように、支持体２００の第１主面側に、接着層２０２を形成する。接着層２０２の第１主面側に、金属箔１１０が貼り付けられた、例えば樹脂からなる絶縁層１０１（樹脂絶縁層）を配置する。絶縁層１０１と接着層２０２とは、例えば加熱処理により接着される。そして、図４に示すように、例えばレーザにより、金属箔１１０及び絶縁層１０１に孔１０１ａ（ビアホール）を形成する。孔１０１ａは、接着層２０２に達する。その後、必要に応じて、デスミアやソフトエッチをする。   Specifically, as shown in FIG. 3, the adhesive layer 202 is formed on the first main surface side of the support 200. On the first main surface side of the adhesive layer 202, an insulating layer 101 (resin insulating layer) made of, for example, a resin, to which the metal foil 110 is attached, is disposed. The insulating layer 101 and the adhesive layer 202 are bonded by, for example, heat treatment. Then, as shown in FIG. 4, a hole 101a (via hole) is formed in the metal foil 110 and the insulating layer 101 by, for example, a laser. The hole 101 a reaches the adhesive layer 202. Then, desmear or soft etch is performed as necessary.

続けて、図５に示すように、金属箔１１０の第１主面側に例えば銅めっき１００１を形成することにより、孔１０１ａ内にビア導体１０１ｂ（フィルド導体）を形成する。金属箔１１０は、銅めっき１００１と一体となり、導体層を形成する。続けて、図６に示すように、この導体層を例えばエッチングによりパターニングして、導体パターン１２０を形成する。   Subsequently, as shown in FIG. 5, by forming, for example, copper plating 1001 on the first main surface side of the metal foil 110, a via conductor 101b (filled conductor) is formed in the hole 101a. The metal foil 110 is integrated with the copper plating 1001 to form a conductor layer. Subsequently, as shown in FIG. 6, this conductor layer is patterned by etching, for example, to form a conductor pattern 120.

続けて、図７に示すように、金属箔１１２が貼り付けられた、例えば樹脂からなる絶縁層１０２（樹脂絶縁層）を配置する。絶縁層１０２は、導体パターン１２０を覆うように形成される。   Subsequently, as shown in FIG. 7, an insulating layer 102 (resin insulating layer) made of, for example, a resin to which the metal foil 112 is attached is disposed. The insulating layer 102 is formed so as to cover the conductor pattern 120.

続けて、図８に示すように、例えばレーザにより、金属箔１１２及び絶縁層１０２に孔１０３ａ（ビアホール）を形成する。孔１０３ａは、導体パターン１２０に達し、その一部を露出させる。その後、必要に応じて、デスミアやソフトエッチをする。   Subsequently, as shown in FIG. 8, holes 103a (via holes) are formed in the metal foil 112 and the insulating layer 102 by, for example, a laser. The hole 103a reaches the conductor pattern 120 and exposes a part thereof. Then, desmear or soft etch is performed as necessary.

続けて、図９に示すように、金属箔１１２の第１主面側に例えば銅めっき１００２を形成することにより、孔１０３ａ内にビア導体１０３ｂ（フィルド導体）を形成する。金属箔１１２は、銅めっき１００２と一体となり、導体層を形成する。続けて、図１０に示すように、この導体層を例えばエッチングによりパターニングして、導体パターン１２２を形成する。   Subsequently, as shown in FIG. 9, a via conductor 103b (filled conductor) is formed in the hole 103a by, for example, forming a copper plating 1002 on the first main surface side of the metal foil 112. The metal foil 112 is integrated with the copper plating 1002 to form a conductor layer. Subsequently, as shown in FIG. 10, the conductor layer is patterned by etching, for example, to form a conductor pattern 122.

続けて、図１１に示すように、絶縁層１０２の第１主面側に、ソルダーレジスト１０４を形成する。これにより、支持体２００の第１主面側に、絶縁層１０１、１０２、導体パターン１２０、１２２、及びソルダーレジスト１０４から構成される配線板１００が形成される。ソルダーレジスト１０４は、例えば感光性樹脂からなる。   Subsequently, as shown in FIG. 11, a solder resist 104 is formed on the first main surface side of the insulating layer 102. Thereby, the wiring board 100 including the insulating layers 101 and 102, the conductor patterns 120 and 122, and the solder resist 104 is formed on the first main surface side of the support 200. The solder resist 104 is made of, for example, a photosensitive resin.

図２のステップＳ１３では、半導体チップ１１（半導体素子）を実装する。   In step S13 of FIG. 2, the semiconductor chip 11 (semiconductor element) is mounted.

具体的には、図１２に示すように、ソルダーレジスト１０４の所定部位に開口部１０５ａを形成する。これにより、導体パターン１２２の一部（パッド１２２ａ）が露出する。そして、バンプ１０５ｂを有する半導体チップ１１を準備し、図１３に示すように、例えばフリップチップ実装により、パッド１２２ａの第１主面側に、バンプ１０５ｂを介して、半導体チップ１１を実装する。なお、半導体チップ１１は例えばＩＣチップであり、バンプ１０５ｂは例えば半田バンプである。   Specifically, as shown in FIG. 12, an opening 105 a is formed at a predetermined portion of the solder resist 104. Thereby, a part (pad 122a) of the conductor pattern 122 is exposed. Then, the semiconductor chip 11 having the bumps 105b is prepared, and as shown in FIG. 13, the semiconductor chip 11 is mounted on the first main surface side of the pad 122a via the bumps 105b by, for example, flip chip mounting. The semiconductor chip 11 is an IC chip, for example, and the bump 105b is a solder bump, for example.

続けて、ソルダーレジスト１０４と半導体チップ１１との間に、絶縁性のアンダーフィル材１２を注入する。その結果、第１主面側の最外層に配置される導体パターン（導体パターン１２２）の第１主面側に、バンプ１０５ｂを介して、半導体チップ１１が実装されることになる。   Subsequently, an insulating underfill material 12 is injected between the solder resist 104 and the semiconductor chip 11. As a result, the semiconductor chip 11 is mounted on the first main surface side of the conductor pattern (conductor pattern 122) disposed on the outermost layer on the first main surface side via the bumps 105b.

図２のステップＳ１４では、封止樹脂１３を形成する。   In step S14 of FIG. 2, the sealing resin 13 is formed.

具体的には、例えば図１４に示すように、半導体チップ１１を封止するための封止樹脂１３を形成する。これにより、半導体チップ１１がアンダーフィル材１２及び封止樹脂１３に覆われる。すなわち、半導体チップ１１は、封止される。   Specifically, for example, as shown in FIG. 14, a sealing resin 13 for sealing the semiconductor chip 11 is formed. Thereby, the semiconductor chip 11 is covered with the underfill material 12 and the sealing resin 13. That is, the semiconductor chip 11 is sealed.

図２のステップＳ１５では、支持体２００を剥離する。   In step S15 of FIG. 2, the support 200 is peeled off.

具体的には、例えばレーザを照射して接着層２０２を軟化させた後、Ｘ方向（またはＹ方向）に支持体２００をスライドさせることにより、配線板１００の第２主面から支持体２００を剥離させる。これにより、図１５に示すように、配線板１００の第２主面に、ビア導体１０１ｂ（パッド１０１ｃ）が露出する。なお、配線板１００から支持体２００を剥離した後において、例えば接着層２０２が配線板１００の第２主面側に残っている場合には、洗浄を行い、その接着層２０２を除去する。また、支持体２００は、再利用することができる。   Specifically, for example, the support 200 is softened from the second main surface of the wiring board 100 by sliding the support 200 in the X direction (or Y direction) after irradiating a laser to soften the adhesive layer 202. Remove. As a result, the via conductor 101b (pad 101c) is exposed on the second main surface of the wiring board 100 as shown in FIG. In addition, after peeling the support body 200 from the wiring board 100, when the contact bonding layer 202 remains on the 2nd main surface side of the wiring board 100, it wash | cleans and the contact bonding layer 202 is removed. In addition, the support 200 can be reused.

図２のステップＳ１６では、配線板１００の第２主面側に、第２パッドを形成する。   In step S <b> 16 of FIG. 2, a second pad is formed on the second main surface side of the wiring board 100.

具体的には、図１６に示すように、配線板１００の第２主面に、金属箔１１４が貼り付けられた、例えば樹脂からなる絶縁層１４を配置する。   Specifically, as shown in FIG. 16, an insulating layer 14 made of, for example, resin and having a metal foil 114 attached thereto is disposed on the second main surface of the wiring board 100.

続けて、図１７に示すように、例えばレーザにより、金属箔１１４及び絶縁層１４に孔１４ａ（ビアホール）を形成する。孔１４ａは、絶縁層１０１及びパッド１０１ｃに達する。その後、必要に応じて、デスミアやソフトエッチをする。   Subsequently, as shown in FIG. 17, holes 14a (via holes) are formed in the metal foil 114 and the insulating layer 14 by, for example, a laser. The hole 14a reaches the insulating layer 101 and the pad 101c. Then, desmear or soft etch is performed as necessary.

続けて、図１８に示すように、金属箔１１４の第２主面側に例えば銅めっき１００４を形成することにより、孔１４ａ内にビア導体１５（フィルド導体）を形成する。金属箔１１４は、銅めっき１００４と一体となり、導体層を形成する。これにより、ビア導体１５の底面として、パッド１５ａ（第２パッド）が形成される。   Subsequently, as shown in FIG. 18, a via conductor 15 (filled conductor) is formed in the hole 14a by forming, for example, copper plating 1004 on the second main surface side of the metal foil 114. The metal foil 114 is integrated with the copper plating 1004 to form a conductor layer. As a result, a pad 15 a (second pad) is formed as the bottom surface of the via conductor 15.

図２のステップＳ１７では、ビア導体１５の第２主面側にポスト１６を形成する。   In step S <b> 17 of FIG. 2, the post 16 is formed on the second main surface side of the via conductor 15.

具体的には、図１９に示すように、上記の導体層を例えばエッチングによりパターニングして、ポスト１６を形成する。   Specifically, as shown in FIG. 19, the post 16 is formed by patterning the above-described conductor layer by, for example, etching.

図２のステップＳ１８では、図２０に示すように、絶縁層１４及びポスト１６の第２主面側に、ソルダーレジスト層１７を形成する。続けて、ソルダーレジスト層１７に開口部１０７ａを形成する（図１参照）。これにより、先の図１に示した電子部品１０が完成する。   In step S18 of FIG. 2, a solder resist layer 17 is formed on the second main surface side of the insulating layer 14 and the post 16 as shown in FIG. Subsequently, an opening 107a is formed in the solder resist layer 17 (see FIG. 1). Thereby, the electronic component 10 shown in FIG. 1 is completed.

本実施形態の製造方法は、電子部品１０の製造に適している。こうした製造方法であれば、電気的接続を確保しつつ実装の際にスタンドオフを大きくすることが可能な、電子部品１０が得られる。   The manufacturing method of the present embodiment is suitable for manufacturing the electronic component 10. With such a manufacturing method, it is possible to obtain the electronic component 10 capable of increasing the standoff during mounting while ensuring electrical connection.

電子部品１０の実装の際には、図２１に示すように、パッド１６ａの第２主面側にバンプ１８が形成される。バンプ１８は、例えば半田バンプである。このように、パッド１６ａの径が大きいため、バンプ１８を大きく形成することができ、スタンドオフＦを大きくすることができる。   When the electronic component 10 is mounted, as shown in FIG. 21, bumps 18 are formed on the second main surface side of the pads 16a. The bump 18 is, for example, a solder bump. Thus, since the pad 16a has a large diameter, the bumps 18 can be formed larger, and the standoff F can be increased.

本発明の他の実施形態について、図２２及び図２３を参照して説明する。   Another embodiment of the present invention will be described with reference to FIGS.

図２２に示すように、他の実施形態に係る電子部品２０の全体的な構成は、上記電子部品１０と類似している。すなわち、電子部品２０は、配線板１００と、半導体チップ１１（半導体素子）と、封止樹脂１３と、界面絶縁層１４と、ビア導体１５と、ポスト２１と、ソルダーレジスト層１７と、を有する。   As shown in FIG. 22, the overall configuration of the electronic component 20 according to another embodiment is similar to that of the electronic component 10. That is, the electronic component 20 includes the wiring board 100, the semiconductor chip 11 (semiconductor element), the sealing resin 13, the interface insulating layer 14, the via conductor 15, the post 21, and the solder resist layer 17. .

電子部品２０が、上記電子部品１０と異なるのは、ポスト１６の代わりにポスト２１が形成されている点である。すなわち、単なる円柱形状のポスト１６と異なり、ポスト２１には、図２２及び図２３に示すように、円柱形状の外周と同心円状に、溝２１ａが設けられている。このため、電子部品２０の実装の際には、バンプ２２が溝２１ａに侵入する。これによって、バンプ２２の電子部品２０に対する密着性がさらに向上するものと考えられる。   The electronic component 20 is different from the electronic component 10 in that a post 21 is formed instead of the post 16. That is, unlike the mere columnar post 16, the post 21 is provided with a groove 21a concentrically with the outer periphery of the columnar shape, as shown in FIGS. For this reason, when the electronic component 20 is mounted, the bump 22 enters the groove 21a. This is considered to further improve the adhesion of the bump 22 to the electronic component 20.

以上、本発明の実施形態に係る電子部品及びその製造方法について説明したが、本発明は、上記実施形態に限定されるものではない。   As mentioned above, although the electronic component which concerns on embodiment of this invention, and its manufacturing method were demonstrated, this invention is not limited to the said embodiment.

例えば、ポスト２１に設けられる溝２１ａは、円状に限られるものではない。溝２１ａの形状、数、深さ、幅等は、自由に設定することができる。その他の点についても、上記電子部品１０、２０の構成、及びその構成要素の種類、性能、寸法、材質、形状、層数、または配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。   For example, the groove 21a provided in the post 21 is not limited to a circular shape. The shape, number, depth, width and the like of the groove 21a can be freely set. Regarding the other points, the configuration of the electronic components 10 and 20 and the type, performance, dimensions, material, shape, number of layers, or arrangement of the components are arbitrarily changed without departing from the spirit of the present invention. can do.

また、各導体パターンの材料は、上記のものに限定されず、用途等に応じて変更可能である。また、ビア導体に代えて、スルーホール導体を用いてもよい。各絶縁層の材料も任意である。例えば絶縁層を構成する樹脂として、熱硬化性樹脂または熱可塑性樹脂を用いることができる。熱硬化性樹脂としては、エポキシ樹脂やポリイミドのほか、例えばＢＴ樹脂、アリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、または機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂には、添加剤として、硬化剤、安定剤、フィラーなどを含有させることができる。また、各導体パターン及び各絶縁層は、異種材料からなる複数の層から構成されていてもよい。   Moreover, the material of each conductor pattern is not limited to the above, and can be changed according to the application. Further, a through-hole conductor may be used instead of the via conductor. The material of each insulating layer is also arbitrary. For example, a thermosetting resin or a thermoplastic resin can be used as the resin constituting the insulating layer. As the thermosetting resin, for example, BT resin, allylated phenylene ether resin (A-PPE resin), aramid resin, and the like can be used in addition to epoxy resin and polyimide. Moreover, as a thermoplastic resin, liquid crystal polymer (LCP), PEEK resin, PTFE resin (fluorine resin) etc. can be used, for example. These materials are desirably selected according to necessity from the viewpoint of, for example, insulation, dielectric properties, heat resistance, mechanical properties, and the like. Moreover, the said resin can be made to contain a hardening | curing agent, a stabilizer, a filler, etc. as an additive. Each conductor pattern and each insulating layer may be composed of a plurality of layers made of different materials.

電子部品の製造工程は、図２のフローチャートに示した順序や内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。   The manufacturing process of the electronic component is not limited to the order and contents shown in the flowchart of FIG. 2, and the order and contents can be arbitrarily changed without departing from the gist of the present invention. Moreover, you may omit the process which is not required according to a use etc.

以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。   The embodiment of the present invention has been described above. However, various modifications and combinations required for design reasons and other factors are not limited to the invention described in the “claims” or the “mode for carrying out the invention”. It should be understood that it is included in the scope of the invention corresponding to the specific examples described in the above.

１０、２０ 電子部品
１１ 半導体チップ
１２ アンダーフィル材
１３ 封止樹脂
１４、１０１、１０２ 絶縁層
１４ａ、１０１ａ、１０３ａ 孔
１５、１０１ｂ、１０３ｂ ビア導体
１５ａ、１６ａ、１０１ｃ、１２２ａ パッド
１６、２１ ポスト
１７ ソルダーレジスト層
１８、２２、１０５ｂ バンプ
２１ａ 溝
１００ 配線板
１０４ ソルダーレジスト
１０５ａ、１０７ａ 開口部
１１０、１１２、１１４ 金属箔
１２０、１２２ 導体パターン
２００ 支持体
２０２ 接着層
１００１、１００２、１００４ 銅めっき
Ｆ１ 第１主面
Ｆ２ 第２主面 10, 20 Electronic component 11 Semiconductor chip 12 Underfill material 13 Sealing resin 14, 101, 102 Insulating layer 14a, 101a, 103a Hole 15, 101b, 103b Via conductor 15a, 16a, 101c, 122a Pad 16, 21 Post 17 Solder Resist layer 18, 22, 105b Bump 21a Groove 100 Wiring board 104 Solder resist 105a, 107a Opening 110, 112, 114 Metal foil 120, 122 Conductive pattern 200 Support 202 Adhesive layer 1001, 1002, 1004 Copper plating F1 First main Surface F2 Second main surface

Claims (7)

絶縁層と導体パターンとが交互に積層されてなり、第１主面と該第１主面とは反対側の第２主面とを有する配線板と、
前記導体パターンのうち前記第１主面側の最外層に位置する導体パターン上に形成されるバンプと、
前記バンプを介して前記配線板の第１主面上に実装される半導体素子と、
前記半導体素子を封止する封止樹脂と、
前記導体パターンのうち前記第２主面側の最外層に位置する導体パターン上に所定ピッチで第１ビア導体の底面として形成される複数の第１パッドと、
前記第２主面側に形成される絶縁層と、
該絶縁層に前記第１パッドと対向して第２ビア導体の底面として形成される複数の第２パッドと、
を有する電子部品であって、
前記第１ビア導体は前記第１主面側から前記第２主面側に向かって縮径するテーパを有し、
前記第２ビア導体は前記第２主面側から前記第１主面側に向かって縮径するテーパを有し、
前記第２ビア導体の径は前記第１ビア導体の径より大きい電子部品。 Insulating layers and conductor patterns are alternately stacked, and a wiring board having a first main surface and a second main surface opposite to the first main surface;
Bumps formed on the conductor pattern located in the outermost layer on the first main surface side of the conductor pattern,
A semiconductor element mounted on the first main surface of the wiring board via the bump;
A sealing resin for sealing the semiconductor element;
A plurality of first pads formed as bottom surfaces of the first via conductors at a predetermined pitch on the conductor pattern located on the outermost layer on the second main surface side of the conductor pattern;
An insulating layer formed on the second main surface side;
A plurality of second pads formed as bottom surfaces of second via conductors on the insulating layer so as to face the first pads;
An electronic component having
The first via conductor has a taper that decreases in diameter from the first main surface side toward the second main surface side,
The second via conductor has a taper that decreases in diameter from the second main surface side toward the first main surface side,
The diameter of the second via conductor is an electronic component larger than the diameter of the first via conductor. 前記第１パッドの外径は前記第１パッドの所定ピッチの二分の一未満であり、前記第２パッドの外径は前記第１パッドの所定ピッチの二分の一以上である請求項１に記載の電子部品。   The outer diameter of the first pad is less than one-half of the predetermined pitch of the first pad, and the outer diameter of the second pad is one-half or more of the predetermined pitch of the first pad. Electronic components. 前記第２ビア導体の第２主面側に形成され、外径が前記第１パッドの所定ピッチの二分の一以上であるポストを有する請求項１または２に記載の電子部品。   3. The electronic component according to claim 1, further comprising a post formed on the second main surface side of the second via conductor and having an outer diameter equal to or more than half of a predetermined pitch of the first pad. 前記絶縁層及び前記ポストの第２主面側に形成され、前記ポストの第２主面側に開口する開口部を有し、該開口部の内径が前記第１パッドの所定ピッチの二分の一以上であるソルダーレジスト層を有する請求項３に記載の電子部品。   The insulating layer and the post are formed on the second main surface side of the post and have an opening opening on the second main surface side of the post, and the inner diameter of the opening is a half of the predetermined pitch of the first pad. The electronic component according to claim 3, which has a solder resist layer as described above. 前記ポストの外径は前記開口部の内径より大きく、前記開口部の内径は前記第２パッドの外径より大きい請求項４に記載の電子部品。   The electronic component according to claim 4, wherein an outer diameter of the post is larger than an inner diameter of the opening, and an inner diameter of the opening is larger than an outer diameter of the second pad. 前記ポストに溝が設けられる請求項３乃至５のいずれか１項に記載の電子部品。   The electronic component according to claim 3, wherein a groove is provided in the post. 支持体を準備することと、
前記支持体の第１主面側に、絶縁層と導体パターンとが交互に積層されてなり、第１主面と該第１主面とは反対側の第２主面とを有する配線板を形成することと、
前記配線板の前記第１主面側の最外層に配置される前記導体パターンの前記第１主面側にバンプを介して半導体素子を実装することと、
前記半導体素子を封止する封止樹脂を形成することと、
前記支持体を剥離することと、
前記導体パターンのうち前記第２主面側の最外層に位置する導体パターンの前記第２主面側に所定ピッチで第１ビア導体の底面として形成されている複数の第１パッドと対向して第２ビア導体の底面として複数の第２パッドを形成することと、
を含み、
前記第１ビア導体は前記第１主面側から前記第２主面側に向かって縮径するテーパを有し、
前記第２ビア導体は前記第２主面側から前記第１主面側に向かって縮径するテーパを有し、
前記第２ビア導体の径は前記第１ビア導体の径より大きい電子部品の製造方法。 Preparing a support,
A wiring board having insulating layers and conductive patterns alternately laminated on the first main surface side of the support, and having a first main surface and a second main surface opposite to the first main surface. Forming,
Mounting a semiconductor element via a bump on the first main surface side of the conductor pattern disposed on the outermost layer on the first main surface side of the wiring board;
Forming a sealing resin for sealing the semiconductor element;
Peeling the support;
Opposing to the plurality of first pads formed as bottom surfaces of the first via conductor at a predetermined pitch on the second main surface side of the conductor pattern located on the outermost layer on the second main surface side of the conductor pattern. Forming a plurality of second pads as the bottom surface of the second via conductor;
Including
The first via conductor has a taper that decreases in diameter from the first main surface side toward the second main surface side,
The second via conductor has a taper that decreases in diameter from the second main surface side toward the first main surface side,
The method of manufacturing an electronic component, wherein the diameter of the second via conductor is larger than the diameter of the first via conductor.
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