JP2014117404A - 遊技機 - Google Patents

Abstract

【課題】メイン制御基板からサブ制御基板に送信される制御データが、ワイヤーハーネスに接触された不正電子部品によって改変されるのを防止する。
【解決手段】制御データを送信する側の基板に、データ信号線からデータ信号出力端子に流入する電流が所定量以上となったことを検知する検知回路を設け、該検知回路が前記電流が所定量以上となったことを検知すると、検知回路から制御データ送信回路へ信号を出力して、制御データ送信回路を正常な制御データを出力不能となる休止状態にし、前記電流が所定量を下回った後も、所定の休止遅延期間にわたって、検知回路が制御データ送信回路を休止状態とする信号を出力し続けるよう構成するとともに、前記休止遅延期間に少なくとも一回は、メイン制御基板から制御データの一部又は全部を送信するようにする。
【選択図】図１３

Description

本発明は、遊技機の不正行為防止技術に関する。

スロットマシンやパチンコ機等の遊技機は、制御負担を分散させるため、複数の制御基板で構成されることがある。これらの遊技機では、制御基板同士を信号線で接続し、一方の制御基板から他方の制御基板へコマンドを送信することにより、各制御基板が実行する処理を連動させ、各制御基板が実行する処理が一体的な遊技機の動作となることを実現している。

例えば、特許文献１に記載の遊技機は、遊技において所定役が連続して入賞したときに、遊技者に対して所定の利益を付与する遊技内容を有しているが、かかる遊技機では、入賞自体はメイン制御基板で制御し、所定役の連続入賞による利益付与はサブ制御基板で制御している。具体的には、メイン制御基板は、入賞が発生するたびにサブ制御基板へ入賞の発生と入賞の種類を通知するコマンドを送信する。そして、サブ制御基板は、メイン制御基板から送信されるコマンドに基づいて所定役に連続入賞した回数を計数し、所定役に入賞しなかったことを示すコマンドを受信した場合には、計数していた回数をゼロに戻し、計数した入賞回数が所定の値に達すると遊技者に所定の利益を付与するように構成されている。

このような遊技機等に対して、メイン制御基板から送信される入賞に関するコマンドを遊技者に有利なように改変する不正行為が横行している（特許文献２参照）。典型的な手法としては、メイン制御基板とサブ制御基板間の信号線を束ねたワイヤーハーネスに、不正電子部品を装着するという不正行為が知られている。かかる不正行為では、所要のタイミングで不正電子部品を作動させることによって、信号線を介して転送される正当なコマンドを改変したり、信号線に不正なコマンドを出力したりして、遊技者に有利な状態を実現する。

上記の不正行為に対して、遊技が行なわれていない期間を利用して、遊技機の前扉を開放して遊技機内部に不正電子部品が装着されていないかを点検する対策が行なわれている。しかしながら、近年は、不正行為の手口が巧妙化しているため、不正行為を行うときだけ不正電子部品をワイヤーハーネスに接触させ、不正行為後には不正電子部品を不正行為者が持ち去るという手口も想定される。このような手口で不正行為が行なわれた場合、点検時には、不正電子部品が装着されていないため、不正行為が行なわれたか否かを判別することができない。

図１６（Ａ）は、コマンド転送に係る従来の制御回路の概略を示したものである。メイン制御基板１４のメイン用マイクロコンピュータ３０が出力するコマンドは、トランジスタＴＲ０によって構成される出力端子からデータ信号線１６０へと出力され、サブ制御基板１５のサブ用マイクロコンピュータ３１で受信される。ここで、出力端子は、トランジスタＴＲ０の動作状態によって、データ信号線１６０への出力電圧をＬレベルとＨレベルとに切り換えるものである。こうした構成に対して、ワイヤーハーネスに不正電子部品６０を接触させた場合には、図１６（Ｂ）に示すように、不正電子部品６０からデータ信号線１６０に多量の電流（以下、不正電流という。）を流入させることによって、トランジスタＴＲ０の動作状態に関わらずデータ信号線１６０の電圧がＨレベルにされてしまう。また、不正電子部品６０がデータ信号線１６０を短絡させることでデータ信号線１６０の電圧がＬレベルにされてしまう。

特開２０１２−８１１７６号公報 特開２００６−６８５２号公報

図１６（Ｂ）のように、データ信号線１６０に不正電流を流し込んでコマンドの改変や挿入が行われる場合、データ信号線１６０に流入した不正電流は、メイン制御基板１４の出力端子に流入することとなるため、出力端子に流入する電流値を測定すれば不正電流を検知可能である。しかしながら、不正電流を検知した時に、メイン制御基板１４でエラー報知等に係る処理を実行するためには、メイン制御基板１４の制御を統括するメイン用マイクロコンピュータ３０に、不正電流の検知情報をフィードバックしなくてはならない。このように、コマンドの送信元であるマイクロコンピュータ３０に情報をフィードバックすることは、別の不正行為の温床となってしまうため好ましくない。一方で、不正電流を検知した時に、サブ制御基板１５にエラー信号等を送信して、サブ制御基板１５でエラー報知等に係る処理を実行することも提案されるが、メイン制御基板１４とサブ制御基板１５の間に、不正電子部品６０を接触させた状態では、メイン制御基板１４からサブ制御基板１５へ確実にエラー信号を送信するのは容易ではない。

本発明は、かかる現状に鑑みてなされたものであり、前記のような不正行為を確実に防止し得る遊技機の提供を目的とする。

本発明は、制御データを送信する第一制御基板と、該第一制御基板から受信した前記制御データに基づいて制御を行う第二制御基板とを備える遊技機において、前記制御データを送信する第一の基板と、該第一の基板から前記制御データを受信する第二の基板と、前記第一の基板から前記第二の基板へ前記制御データを転送する一本又は複数本のデータ信号線とを備え、前記第一の基板は、前記データ信号線に制御データを出力するデータ信号出力端子を具備する制御データ送信回路を備え、該制御データ送信回路は、外部から入力される信号に応じて、データ信号出力端子から正常な制御データを出力不能となる休止状態に制御されるものであり、さらに、第一の基板は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知する検知回路を備え、該検知回路は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知すると、前記制御データ送信回路を前記休止状態にするための信号を前記制御データ送信回路へ出力し、前記データ信号線から前記データ信号出力端子に流入する電流が前記所定量を下回った後も、所定の休止遅延期間にわたって、前記制御データ送信回路を前記休止状態にするための信号を出力し続けるものであり、前記第一制御基板は、前記休止遅延期間よりも短い間隔で、前記制御データの一部又は全部を第二制御基板に送信するものであり、前記第二制御基板は、前記休止遅延期間中に生じる前記制御データの異常な受信状態を通信エラーとして検知する通信エラー検知手段を備えることを特徴とする遊技機である。

かかる構成にあっては、上記不正行為によって、データ信号線に不正電流が流されると、検知回路がデータ信号出力端子に流入した不正電流を検知して、制御データ送信回路を休止状態にする。この休止状態は、不正電流の流入が停止した後も、休止遅延期間の間は継続する。ワイヤーハーネスに不正電子部品が接触している場合であっても、不正行為が停止した後であれば、データ信号出力端子の出力は第二制御基板に通常通り転送されるため、不正行為停止後の休止遅延期間中は、休止状態のデータ信号出力端子の出力が、不正電子部品の影響を受けることなく、第二の制御基板に転送されることとなる。そして、かかる構成では、第一制御基板は、休止遅延期間よりも短い間隔で、制御データの一部又は全部を第二制御基板に送信するよう構成されているから、休止遅延期間中は、データ信号出力端子が休止状態となることで、第二制御基板で、通常であれば受信するはずの制御データを受信しなかったり、通常とは異なる制御データを受信したりするといった異常な受信状態が生じることとなる。このように、本発明では、データ信号線に不正電流が流入すると、第二制御基板で制御データの異常な受信状態が生じることとなるため、かかる異常な受信状態を第二制御基板に通信エラーとして検知させることで、不正電流の流入時に、第二制御基板でエラー報知等に係る適切な処理を実行可能となる。

本発明にあって、前記制御データ送信回路は、前記データ信号出力端子の出力電圧をＨレベルとＬレベルのいずれかに制御するものであり、前記休止状態では、前記データ信号出力端子の出力電圧を、全てＨレベル又は全てＬレベルに制御する構成が提案される。

すなわち、かかる構成にあっては、制御データ送信回路の作動状態では、出力すべき制御データに応じてデータ信号出力端子がＨレベルとＬレベルに切り換わるところ、休止状態では、出力すべき制御データに関わらずデータ信号出力端子がＨレベル又はＬレベルに制御されることで、データ信号出力端子から正常な制御データが出力されなくなる。かかる構成であれば、制御データ送信回路を既存の回路構成を用いて簡単に実現できる。

本発明の具体的な構成としては、前記休止遅延期間中に前記制御データ送信回路が休止状態となることにより、前記第二制御基板で異常な制御データが受信されるよう構成されており、前記通信エラー検知手段は、前記第二制御基板が受信する制御データが正常であるか否かを随時判定し、受信した制御データが異常であると判定した場合を通信エラーとして検知する構成が提案される。

かかる通信エラー検知手段のように、受信した制御データが正常であるか否かを判定することは、既存の制御基板でも行われているため、かかる構成では、第二制御基板に、特段新しい構成を設けることなく通信エラー検知手段を簡単に実現できるという利点がある。

また、本発明の別の構成としては、前記休止遅延期間中は、前記制御データ送信回路が休止状態となることにより、前記第二制御基板で前記制御データの一部又は全部を受信できなくなるよう構成されており、前記通信エラー検知手段は、前記第二制御基板が前記制御データの一部又は全部を受信する受信間隔を計測し、該受信間隔が前記所定期間より長くなった状態を通信エラーとして検知する構成が提案される。

かかる構成にあっては、休止遅延期間中は、第二制御基板で受信されるべき制御データの一部又は全体が欠落してしまうこととなる。ここで、第二制御基板で受信する制御データが正常であるか否かを判定しているだけでは、制御データ全体が欠落してしまった場合に通信エラーとして検知することができないが、本構成の通信エラー検知手段であれば、制御データ全体が欠落してしまった場合でも、確実に通信エラーとして検知することができる。

以上に述べたように、本発明にあっては、第一制御基板と第二制御基板の間のデータ信号線に不正電流が流入すると、制御データ受信側の第二制御基板で通信エラーが検知されるから、通信エラー検知時に、第二制御基板にエラー報知等に係る処理を実行させることによって、データ信号線に不正電流を流し込んでコマンドの改変や挿入等を行う不正行為を確実に防止することが可能となる。特に、本発明では、不正電流の検知に係る情報を、制御データ送信元のマイクロコンピュータにはフィードバックしないため、本発明の構成が別の不正行為に利用されるおそれもない。

実施例１のスロットマシン１の斜視図である。 前扉３を開放した状態のスロットマシン１の概略を示す斜視図である。 スロットマシン１の制御回路を示すブロック図である。 コマンドの内容を説明する図表である。 メイン制御基板１４とサブ制御基板１５の間の信号線を示すブロック図である。 メイン制御基板１４とサブ制御基板１５の間の通信に係る制御回路を示すブロック図である。 メイン制御基板１４の要部概念図である。 検知回路の動作を示すタイミングチャートである。 サブ通信中継基板１７及びサブ制御基板１５の要部概念図である。 メイン制御処理の制御内容を示すフローチャートである。 コマンド送信処理の制御内容を示すフローチャートである。 （Ａ）は、サブ制御処理の制御内容を示すフローチャートであり、（Ｂ）は、通信エラー処理の制御内容を示すフローチャートである。 不正電流発生に伴うコマンドの通信態様を示すタイミングチャートである。 実施例２に係るメイン制御基板１４とサブ制御基板１５の通信に係る制御回路を示すブロック図である。 実施例２において、不正電流発生に伴うコマンドの通信態様を示すタイミングチャートである。 従来構成における、コマンド転送に係る制御回路を示す概略図であり、（Ａ）は正常な状態を示し、（Ｂ）は不正電子部品が接触された状態を示す。

本発明の実施形態を、以下の実施例に従って説明する。
なお、下記実施例１，２にあって、本発明に係る第一制御基板はメイン制御基板１４に、本発明に係る第二制御基板はサブ制御基板１５に相当する。また、本発明に係る制御データは、メイン制御基板１４からサブ制御基板１５に送信されるコマンドに相当する。

本実施例は、本発明をスロットマシンに適用したものである。図１，２に示すように、スロットマシン１の筐体２は前方に開放しており、前方から前扉３によって覆われている。図１に示すように、前扉３の中央部には、筐体２の内部に配設された三つのリール９を視認するための視認窓４が設けられる。そして、視認窓４の上方には、横長矩形状の液晶表示器１０が配設される。また、前扉３の前面側には、視認窓４の下方に、遊技操作に用いるベットスイッチ５ａ，５ｂ、スタートスイッチ６、ストップスイッチ７、精算スイッチ８などの各種スイッチが配設される。また、前扉３には、スピーカ１１や演出用ランプ１２が適宜箇所に複数配設される。

また、筺体２の内部には、図２に示すように、リール９の上方に、メイン制御基板１４やサブ制御基板１５がケースに収納された状態で設置される。このメイン制御基板１４とサブ制御基板１５は、スロットマシン１の制御装置を構成するものである。メイン制御基板１４からサブ制御基板１５へは、信号線を束ねたワイヤーハーネス１６ａ，１６ｂと、サブ通信中継基板１７とを介してコマンド（制御データ）が一方向に送信される。また、筺体２の内部には、リール９の下方に、電源投入スイッチ１８を具備する電源ボックス１９や、ホッパーユニット２０が配設される。また、筺体２の右側部には、前扉３の開放を検出する前扉開放検出センサ２２が設けられる。この前扉開放検出センサ２２は、前扉３に設けられた反射板２３と対向するよう配設され、前扉３の開放を光学的に検出するものである。

次に、スロットマシン１の作動を制御する制御回路を、図３を参照して説明する。
メイン制御基板１４は、遊技の進行に関する制御を行うものであり、メイン用マイクロコンピュータ３０と、乱数発生回路と、ラッチ回路と、コマンド送信回路３２と、検知回路３３とを備えている。メイン用マイクロコンピュータ３０は、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏポート等からなり、上述のスタートスイッチ６、ストップスイッチ７、ベットスイッチ５ａ，５ｂ、精算スイッチ８、及び前扉開放検出センサ２２などからの信号は、メイン用マイクロコンピュータ３０のＩ／Ｏポートに入力する。メイン用マイクロコンピュータ３０からは、Ｉ／Ｏポートを介してリール９を駆動するモータ、及び、ホッパーユニット２０を駆動するモータに夫々信号が出力される。メイン用マイクロコンピュータ３０は、コマンド送信回路３２を介してサブ制御基板１５に、各種のコマンドを送信する。なお、メイン制御基板１４からサブ制御基板１５へ送信されるコマンドは一方向のみで送られ、サブ制御基板１５からメイン制御基板１４へ向けてコマンドが送られることはない。メイン用マイクロコンピュータ３０は、１．８ミリ秒の間隔でＣＰＵに割込みを発生させる。そして、この割込みの発生毎に後述のコマンド送信処理等が実行される。また、メイン用マイクロコンピュータ３０のＲＡＭには、送信するコマンドを一時的に記憶しておくための送信バッファとしての記憶領域が予め確保されている。メイン用マイクロコンピュータ３０のＣＰＵは、コマンドを生成し、生成したコマンドを送信バッファに格納する。なお、送信バッファは、複数のコマンドを格納可能である。メイン用マイクロコンピュータ３０は、送信バッファに格納した順番でコマンドを出力する。また、メイン制御基板１４には、本発明に係る検知回路３３が設けられる。この検知回路３３は、コマンド送信回路３２のデータ信号出力端子に流入する不正電流を検知するためのものであり、詳細については後述する。

サブ通信中継基板１７は、メイン制御基板１４とサブ制御基板１５の間でコマンドのデータ信号を中継するものである。サブ通信中継基板１７は、メイン制御基板１４のコマンド送信回路３２とワイヤーハーネス１６ａを介して接続されており、メイン制御基板１４がパラレル通信方式で出力するコマンドのデータ信号を、パラレル−シリアル変換回路３５でシリアル通信方式に変換し、サブ制御基板１５に出力する。また、サブ制御基板１５にも、本発明に係る検知回路３６が設けられる。この検知回路３６は、パラレル−シリアル変換回路３５のデータ信号出力端子に流入する不正電流を検知するためのものであり、詳細については後述する。

サブ制御基板１５は、メイン制御基板１４から受信するコマンドに従って、遊技に関する演出等の制御を行うものであり、サブ用マイクロコンピュータ３１と、乱数発生回路と、ラッチ回路と、音声制御回路と、画像制御回路と、ＬＥＤ駆動回路とを備えている。サブ用マイクロコンピュータ３１は、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏポート、コマンド受信回路３７等からなるものである。サブ用マイクロコンピュータ３１のＲＯＭには、多岐に渡る演出パターンに関する固定データが記憶されている。また、サブ用マイクロコンピュータ３１のＲＡＭには、メイン制御基板１４から送信されたコマンドを受信するためのバッファ領域が設けられている。サブ制御基板１５とサブ通信中継基板１７は、ワイヤーハーネス１６ｂによって相互接続されており、メイン制御基板１４が出力するコマンドは、サブ通信中継基板１７を介してシリアル通信方式でサブ制御基板１５のコマンド受信回路３７に入力される。コマンド受信回路３７に入力されたコマンドは、ＲＡＭのバッファ領域に格納され、サブ用マイクロコンピュータ３１のＣＰＵが、受信コマンドに対応した処理を実行する。具体的には、Ｉ／Ｏポートから信号を音声制御回路へ出力することで音声制御回路がスピーカーから音を出力し、また、Ｉ／Ｏポートから信号を画像制御回路へ出力することで画像制御回路が液晶表示器に画像を出力し、また、Ｉ／Ｏポートから信号をＬＥＤ駆動回路へ出力することでＬＥＤ駆動回路が演出用ランプを点灯させる。

図４（Ａ）は、メイン制御基板１４からサブ制御基板１５に送信されるコマンドのデータフォーマットを示したものである。このコマンドは、本発明に係る制御データに相当するものである。図４（Ａ）に示す通り、コマンドは、１バイトの構成データが５個で１組となった５バイトのデータである。つまり、コマンドは、複数個の構成データにより意味を成すものである。コマンドを構成する構成データは、通信を正常に行うための通信部と、メイン制御基板１４の情報を格納するためのデータ部とから成る。具体的には、図４（Ｂ）に示すように、コマンドの先頭の構成データ「ＳＴ」は、通信部を構成するものであり、コマンドの先頭を示す固定値が格納される。そして、二番目と三番目の構成データ「ＤＡＴＡ１」，「ＤＡＴＡ２」は、データ部を構成するものであり、コマンドの種類と内容に応じた値が格納される。また、四番目の構成データ「ＣＨ」には、誤り訂正符号であるチェックサムが格納される。具体的には、構成データ「ＣＨ」には、「ＤＡＴＡ１」と「ＤＡＴＡ２」を加算した時の下位１バイトが格納される。そして、五番目の構成データ「ＥＮ」は、通信部を構成するものであり、コマンドの終端を示す固定値が格納される。

図４（Ｃ）は、コマンドのデータ部（「ＤＡＴＡ１」及び「ＤＡＴＡ２」）の具体例を示したものである。なお、図中の「ｈ」は、１６進数であることを意味する。本実施例では、内部当選コマンド、左リール停止コマンド、中リール停止コマンド、右リール停止コマンド、入賞判定コマンド、電源投入コマンド、ドアコマンド、アクティブコマンドを含む複数種類のコマンドをメイン制御基板１４からサブ制御基板１５へ送信する。内部当選コマンドは、役抽選処理の抽選結果を特定可能なコマンドであり、スタートスイッチ６が操作され役抽選処理が実行されたときに送信される。左リール停止コマンドは、左リールの停止位置を特定可能なコマンドであり、左リールが停止したときに送信される。中リール停止コマンドは、中リールの停止位置を特定可能なコマンドであり、中リールが停止したときに送信される。右リール停止コマンドは、右リールの停止位置を特定可能なコマンドであり、右リールが停止したときに送信される。入賞判定コマンドは、入賞の有無、並びに入賞の種類を特定可能なコマンドであり、全てのリールが停止して停止図柄判定処理が行われたときに送信される。電源投入コマンドは、メイン制御基板１４に電源の供給が開始され、メイン制御基板１４における起動時の初期設定が完了したときに送信される。ドアコマンドは、前扉開放検出センサ２２の検出状態、すなわちＯＮ（開放状態）／ＯＦＦ（閉状態）を示すコマンドであり、電源投入時、１ゲーム終了時（ゲーム終了後、次のゲームの賭数の設定が開始可能となる前までの時点）、前扉開放検出センサ２２の検出状態が変化（ＯＮからＯＦＦ、ＯＦＦからＯＮ）した時に送信される。アクティブコマンドは、メイン制御基板１４におけるエラー発生の有無、並びにエラーの種類を特定可能なコマンドである。ここで、アクティブコマンド以外のコマンドは、遊技の進行状況やスイッチ・センサの作動状態に応じて生成・送信されるのに対し、アクティブコマンドは、これらのコマンドが送信されない期間に定常的に生成・送信される。

図５は、メイン制御基板１４とサブ制御基板１５を接続するワイヤーハーネス１６ａ，１６ｂに含まれる信号線を示したものである。図５に示すように、メイン制御基板１４とサブ通信中継基板１７を接続するワイヤーハーネス１６ａには、８本のデータ信号線１６１〜１６８と、ストローブ信号線１７１と、グランド線１７５が含まれる。８本のデータ信号線１６１〜１６８は、コマンドの構成データを１個（１バイト）ずつパラレル通信方式で転送するためのものである。また、ストローブ信号線１７１は、通信制御用の信号を転送するためのものである。一方、サブ通信中継基板１７とサブ制御基板１５とを接続するワイヤーハーネス１６ｂには、１本のデータ信号線１６９と、ストローブ信号線１７２と、イネーブル信号線１７３と、クロック信号線１７４と、グランド線１７６とが含まれる。１本のデータ信号線１６９は、コマンドの構成データをシリアル通信方式によって転送するためのものであり、ストローブ信号線１７２、イネーブル信号線１７３、及びクロック信号線１７４は、通信制御用の信号を転送するためのものである。

図６は、メイン制御基板１４とサブ制御基板１５の間の通信に係る制御回路を示すブロック図である。メイン制御基板１４にあって、メイン用マイクロコンピュータ３０とコマンド送信回路３２は、メイン制御基板１４上のデータバスを介して接続されている。メイン用マイクロコンピュータ３０は、コマンドの構成データ１個分（１バイト）のデータ信号を、１．８ミリ秒間隔でコマンド送信回路３２に出力する。コマンド送信回路３２は、メイン用マイクロコンピュータ３０から入力されるクロック信号をトリガーとして構成データのデータ信号を保持し、データ信号出力端子４０から出力する。データ信号出力端子４０から出力されるデータ信号は、接続端子４１を介してデータ信号線１６１〜１６８に出力され、サブ通信中継基板１７に転送される。また、コマンド送信回路３２には、外部からクリア信号が入力される。コマンド送信回路３２は、クリア信号入力がＨレベル（クリア信号ＯＦＦ）からＬレベル（クリア信号ＯＮ）に切り換わると、作動状態から休止状態に切り換わる。そして、クリア信号入力がＬレベルである間は休止状態を維持し、クリア信号入力がＨレベルに切り換わると、作動状態に復帰する。コマンド送信回路３２は、休止状態の間は、コマンド送信回路３２に入力するデータ信号に関わらず、データ信号線１６１〜１６８へ出力する電圧レベルを全てＨレベルとする。また、メイン用マイクロコンピュータ３０は、データ信号の出力に合わせて、パルス状のストローブ信号を１．８ミリ秒間隔で出力する。メイン用マイクロコンピュータ３０から出力されたストローブ信号は、接続端子４１から外部出力され、サブ通信中継基板１７を介してサブ制御基板１５へ送信される。

サブ通信中継基板１７のパラレル−シリアル通信回路３５には、図６に示すように、メイン制御基板１４から出力されたデータ信号が接続端子４２を介して入力される。パラレル−シリアル変換回路３５は、入力されたデータ信号を、サブ制御基板１５から入力されるクロック信号及びイネーブル信号に応じて、データ信号出力端子４３から出力する。具体的には、パラレル−シリアル変換回路３５は、イネーブル信号入力がＬレベル（イネーブル信号ＯＮ）からＨレベル（イネーブル信号ＯＦＦ）に切り換わると、作動状態から休止状態に切り換わる。そして、イネーブル信号入力がＨレベルである間は休止状態を維持し、イネーブル信号入力がＬレベルに切り換わると、作動状態に復帰する。パラレル−シリアル変換回路３５は、休止状態の間は、入力されるデータ信号に関わらず、データ信号出力端子４３からＨレベルのみを出力する。そして、パラレル−シリアル変換回路３５は、イネーブル信号入力がＬレベルに切り換わると、パラレル通信方式で入力される構成データ１個分（１バイト）のデータ信号を取り込み、取り込んだデータ信号をシリアル通信方式に変換し、クロック信号入力に合わせて、データ信号出力端子４３から出力する。データ信号出力端子４３から出力されるデータ信号は、接続端子４４を介してデータ信号線１６９に出力され、サブ制御基板１５に転送される。

サブ制御基板１５のサブ用マイクロコンピュータ３１には、図６に示すように、メイン制御基板１４から出力されたストローブ信号が接続端子４５を介して受信される。サブ用マイクロコンピュータ３１は、パルス状のストローブ信号を受信すると、サブ通信中継基板１７のパラレル−シリアル変換回路３５へ出力するイネーブル信号をＨレベルからＬレベルに切り替え、サブ通信中継基板１７から構成データ１個分（１バイト）のデータ信号を受信する。そして、サブ用マイクロコンピュータ３１は、構成データ１個分のデータ信号を受信すると、イネーブル信号の出力をＨレベルに切り替える。

かかる構成にあっては、メイン制御基板１４は、１．８ミリ秒間隔で、構成データ１個分のデータ信号を出力するとともに、通信制御用のストローブ信号を出力する。ストローブ信号は遅滞なくサブ制御基板１５へ転送され、サブ制御基板１５はストローブ信号をトリガーとしてサブ通信中継基板１７と通信を行い、メイン制御基板１４が出力するデータ信号を、サブ通信中継基板１７を介して受信することとなる。本実施例では、メイン制御基板１４とサブ制御基板１５の間でかかる通信が繰り返されることにより、コマンドの構成データが、１．８ミリ秒間隔で１個ずつサブ制御基板１５へ転送される。

また、図６に示すように、メイン制御基板１４は、本発明に係る検知回路３３を備えている。この検知回路３３は、メイン制御基板１４とサブ通信中継基板１７の間のデータ信号線１６１〜１６８に流入する不正電流を検知するためのものである。具体的には、検知回路３３は、コマンド送信回路３２とグランドを結ぶグランド線４７に接続されて、グランド線４７を流れる電流量が、正常時には生じない所定量以上になると検知状態となる。データ信号線１６１〜１６８に流入する不正電流は、データ信号出力端子４０を介してグランド線４７に流入するため、データ信号線１６１〜１６８に不正電流が流し込まれている間は、グランド線４７に正常時には生じない多量の電流が流れるためである。検知回路３３は、非検知状態では、コマンド送信回路３２にＨレベルのクリア信号を出力しており、検知状態では、クリア信号を、コマンド送信回路３２を休止状態とするＬレベルに切り換える。すなわち、検知回路３３から出力されるＬレベルのクリア信号が、本発明に係る制御データ送信回路（コマンド送信回路３２）を休止状態にするための信号に相当する。このように、メイン制御基板１４は、データ信号線１６１〜１６８に不正電流が流入すると、検知回路３３によってこれを検知して、コマンド送信回路３２を休止状態に切り換えるよう構成される。

また、図６に示すように、サブ通信中継基板１７も、本発明に係る検知回路３６を備えている。この検知回路３６は、サブ通信中継基板１７とサブ制御基板１５の間のデータ信号線１６９に流入する不正電流を検知するためのものである。具体的には、検知回路３６は、パラレル−シリアル変換回路３５とグランドを結ぶグランド線４８に接続されて、メイン制御基板１４の検知回路３３と同様に、グランド線４８を流れる電流量が、正常時には生じない所定量以上になると検知状態となる。検知回路３６は、非検知状態では、パラレル−シリアル変換回路３５に向けてＬレベルのイネーブル信号を出力しており、検知状態では、イネーブル信号出力を、パラレル−シリアル変換回路３５をＨレベルに切り換える。検知回路３６とサブ用マイクロコンピュータ３１が出力するイネーブル信号は、ＯＲ回路５０を通じてパラレル−シリアル変換回路３５に入力するよう構成されており、検知回路３６がＨレベルのイネーブル信号を出力している期間は、サブ用マイクロコンピュータ３１のイネーブル信号出力に関わらず、パラレル−シリアル変換回路３５は休止状態に制御される。すなわち、検知回路３６から出力されるＨレベルのイネーブル信号が、本発明に係る制御データ送信回路（パラレル−シリアル変換回路３５）を休止状態にするための信号に相当する。

このように、本実施例ではメイン制御基板１４とサブ通信中継基板１７の間のデータ信号線１６１〜１６８に流入する不正電流を検知するための構成（第一の構成）と、サブ通信中継基板１７とサブ制御基板１５の間のデータ信号線１６９に流入する不正電流を検知するための構成（第二の構成）とを備えている。これらの２つの構成は、別個に本発明を構成するものである。具体的には、第一の構成では、メイン制御基板１４とサブ通信中継基板１７が、本発明に係る第一の基板と第二の基板に夫々相当し、コマンド送信回路３２が本発明に係る制御データ送信回路に相当する。一方、第二の構成では、サブ通信中継基板１７とサブ制御基板１５とが、本発明に係る第一の基板と第二の基板に夫々相当し、パラレル−シリアル変換回路３５が本発明に係る制御データ送信回路に相当する。

以下に、図７を参照してメイン制御基板１４について詳述する。
メイン制御基板１４のコマンド送信回路３２は、ロジックＩＣによって構成されるものであり、構成データ１個分（１バイト）のデータを保持するラッチＦＲ１〜ＦＲ８と、データ信号出力端子４０を構成する８個のトランジスタＴＲ１〜ＴＲ８とを備えている。

ラッチＦＲ１〜ＦＲ８はエッジトリガ式のラッチであり、データ信号が入力されるデータ信号入力部（Ｄ）と、クリア信号が入力されるクリア信号入力部（Ｒ）と、クロック信号が入力されるクロック信号入力部（ＣＬＫ）と、データ信号を出力するデータ信号出力部（Ｑ）とを備えている。ラッチＦＲ１〜ＦＲ８は、クリア信号入力部（Ｒ）への入力がＬレベルの時（コマンド送信回路３２へＨレベルのクリア信号が入力した時）、クロック信号入力をトリガとしてデータ信号入力を記憶保持し、保持したデータをデータ信号出力部（Ｑ）から出力する。一方、クリア信号入力部への入力がＨレベルの時（コマンド送信回路３２へＬレベルのクリア信号が入力した時）は、データ信号出力部（Ｑ）の出力は常にＬレベルとなる。

トランジスタＴＲ１〜ＴＲ８は、電界効果トランジスタであり、ラッチＦＲ１〜ＦＲ８の出力を、データ信号線１６１〜１６８に外部出力するデータ信号出力端子４０を構成するものである。具体的には、トランジスタＴＲ１〜ＴＲ８は、各ラッチＦＲ１〜ＦＲ８のデータ信号出力部（Ｑ）の出力電圧レベルに合わせてＯＮとＯＦＦに切り換わり、トランジスタＴＲ１〜ＴＲ８がＯＮの時は、データ信号線１６１〜１６８が接地され、データ信号線１６１〜１６８の電圧がＬレベル（０Ｖ）となる。また、トランジスタＴＲ１〜ＴＲ８がＯＦＦの時は、サブ通信中継基板１７側に設けられたプルアップ抵抗Ｒｂ（図９参照）によってデータ信号線１６１〜１６８の電圧がＨレベルとなる。このトランジスタＴＲ１〜ＴＲ８は、一般的なオープンドレイン方式の出力端子であるため、詳細な説明は省略する。

このように、コマンド送信回路３２は、メイン用マイクロコンピュータ３０から出力されるデータ信号をラッチＦＲ１〜ＦＲ８に保持し、データ信号出力端子４０からデータ信号線１６１〜１６８へ出力する。また、上述のように、コマンド送信回路３２に入力されるクリア信号は、各ラッチＦＲ１〜ＦＲ８のクリア信号入力部（Ｒ）に入力されるよう構成されており、検知回路３３からのクリア信号入力がＬレベル（クリア信号ＯＮ）に切り換わると、全てのトランジスタＴＲ１〜ＴＲ８がＯＦＦに切り換わり、クリア信号入力がＨレベル（クリア信号ＯＦＦ）に切り換わるまで、データ信号入力に関わらず、８本全てのデータ信号線１６１〜１６８の電圧がＨレベルとなるよう構成されている。

メイン制御基板１４の検知回路３３は、図７に示すように、コマンド送信回路３２とグランドを接続するグランド線４７に接続される検知用抵抗Ｒａと、不正電流の流入を検知するための検知用トランジスタＴＲ９とを備えている。この検知回路３３は、データ信号線１６１〜１６８に流し込まれた多量の不正電流がグランド線４７に流入し、検知用抵抗Ｒａで一定以上の電圧降下が生じると、検知用トランジスタＴＲ９がＯＮに切り換わり、これにより、コマンド送信回路３２へのクリア信号出力がＬレベル（クリア信号ＯＮ）に切り換わるよう構成されている。

ここで、検知回路３３には、検知用トランジスタＴＲ９のベース端子側とコレクタ端子側とに、３つの遅延回路４６ａ，４６ｂ，４６ｃが設けられている。ベース端子側に設けられる遅延回路４６ａは、ノイズ対策用に設けられているものであり、グランド線４７を流れる電流が所定量を上回った状態が一定時間以上続いた時に、検知用トランジスタＴＲ９の動作状態が切り換わるのを遅らせるものである。また、コレクタ端子側に設けられる遅延回路４６ｂは、休止遅延期間の長さを調整するために設けられているものであり、検知用トランジスタＴＲ９の動作状態がＯＮからＯＦＦへ切り換わった時に、クリア信号の出力レベルが切り換わるのを遅延させるものである。また、コレクタ端子側に設けられるもう一つの遅延回路４６ｃは、遅延回路４６ｂを安定して動作させるためのものであり、検知用トランジスタＴＲ９がＯＮした直後にコマンド送信回路３２へのクリア信号出力がＬレベルとなってしまい遅延回路４６ｂのコンデンサＣ２の充電時間が確保されなくなることを防止するものである。なお、遅延回路４６ａ，４６ｂ，４６ｃは、既存の回路構成であるため、詳細な説明は省略する。また、検知回路３３は、切り換え用のトランジスタＴＲ２０を備えている。トランジスタＴＲ２０は、不正電流を検知していない状態ではＯＦＦとなる。トランジスタＴＲ２０がＯＦＦの場合は、プルアップ抵抗Ｒｃにより、コマンド送信回路３２へのクリア信号出力はＨレベルとなる。

不正電流が流入したときの検知回路３３の動作を、図８に基づいて、具体的に説明する。不正行為者がデータ信号線１６１〜１６８に不正電流の流入を開始すると、データ信号出力端子４０に不正電流が流入する（図８中のＴａ）。データ信号出力端子４０に流入した不正電流がグランド線４７を流れて、検知用抵抗Ｒａで一定以上の電圧降下が生じた状態が続くと、遅延回路４６ａにより遅延したＴｂの時点で、検知用トランジスタＴＲ９がＯＮに切り換わる。検知用トランジスタＴＲ９がＯＮに切り換わると、遅延回路４６ｃにより遅延したＴｃの時点で、切り換え用のトランジスタＴＲ２０がＯＮに切り換わり、コマンド送信回路３２へのクリア信号出力がＬレベル（クリア信号ＯＮ）となる。そして、コマンド送信回路３２は、Ｌレベルのクリア信号が入力されることにより、休止状態に切り換わることとなる（図８中のＴｄ）。

不正電流の流入が停止すると（図８中のＴｅ）、検知回路３３の検知用トランジスタＴＲ９は、ベース側の遅延回路４６ａにより遅延したＴｆの時点でＯＦＦに切り換わる。しかしながら、検知用トランジスタＴ９がＯＦＦになった後も、検知回路３３は、コレクタ側の２つの遅延回路４６ｂ，４６ｃにより、検知用トランジスタＴＲ９がＯＮであったときの出力状態（クリア信号ＯＮ）を維持する。このため、コマンド送信回路３２の休止状態は、不正電流の流入が停止した後も、遅延回路４６ｂによる遅延時間と遅延回路４６ｃによる遅延時間が経過するまでは継続し、Ｔｇの時点でクリア信号入力がＨレベル（クリア信号ＯＦＦ）になると、コマンド送信回路３２が漸く作動状態に復帰する（図８中のＴｈ）。

このように、検知回路３３は、内部の遅延回路４６ａ，４６ｂ，４６ｃによって、不正電流の流入が停止した後も、クリア信号の出力を一定の休止遅延期間（Ｔｅ〜Ｔｇ）は継続するよう構成されており、これにより、コマンド送信回路３２は、データ信号出力端子４０への不正電流の流入が流入停止した後も、前記休止遅延期間が経過するまでは休止状態を継続させる。この休止遅延期間は、コマンドの構成データの送信間隔（１．８ミリ秒）の２倍に当たる３．６ミリ秒間に設定されている。

以上のように、メイン制御基板１４は、メイン制御基板１４とサブ通信中継基板１７の間のデータ信号線１６１〜１６８に不正電流が流入した場合、検知回路３３がかかる不正電流を検知してコマンド送信回路３２を休止状態とし、不正電流の流入停止後も、３．６ミリ秒の休止遅延期間が経過するまでは休止状態を継続させる。

以下に、図９を参照してサブ通信中継基板１７について詳述する。
サブ通信中継基板１７のパラレル−シリアル変換回路３５は、データ信号をシリアル通信方式に変換するシリアル／パラレル変換用ＩＣ５１と、データ信号出力端子４３を構成するトランジスタＴＲ１０を備えてなる。

シリアル／パラレル変換用ＩＣ５１は、コントロール回路５２と、データラッチ５３と、シフトレジスタ５４とを備えている。コントロール回路５２には、クロック信号とイネーブル信号が入力され、データラッチ５３にはメイン制御基板１４からパラレル通信方式でデータ信号が入力される。シリアル／パラレル変換用ＩＣ５１は、コントロール回路５２へのイネーブル信号入力がＨレベルからＬレベルに切り換わると、データラッチ５３にデータ信号を取り込ませ、シフトレジスタ５４でシリアル通信方式に変換し、クロック信号入力に合わせてトランジスタＴＲ１０にデータ信号を出力する。また、コントロール回路５２へのイネーブル信号入力がＬレベルからＨレベルに切り換わると、シリアル／パラレル変換用ＩＣ５１は停止状態に切り換わり、イネーブル信号入力がＨレベルに切り換わるまで、トランジスタＴＲ１０へＬレベルの信号を入力し続ける。

トランジスタＴＲ１０は、オープンドレイン方式の出力端子を構成する電界効果トランジスタであり、シリアル／パラレル変換用ＩＣ５１の出力電圧レベルに合わせてＯＮとＯＦＦに切り換わり、データ信号線１６９へデータ信号を出力する。すなわち、トランジスタＴＲ１０がＯＮの時は、データ信号線１６９が接地されてＬレベル（０Ｖ）となり、トランジスタＴＲ１０がＯＦＦの時は、サブ制御基板１５側に設けられたプルアップ抵抗Ｒｂによってデータ信号線１６９の電圧がＨレベルとなる。かかる構成にあっては、シリアル／パラレル変換用ＩＣ５１が停止状態の間は、トランジスタＴＲ１０はＯＦＦとなり、データ信号線１６９の電圧レベルはＨレベルとなる。すなわち、パラレル−シリアル変換回路３５は、シリアル／パラレル変換用ＩＣが停止状態となることにより、休止状態となる。

サブ通信中継基板１７の検知回路３６は、検知状態の時に出力する信号が、Ｌレベルのクリア信号からＨレベルのイネーブル信号に変わるだけで、基本的な回路構成は、メイン制御基板１４の検知回路３３（図７参照）と同じである。すなわち、詳細な回路図は省略するが、検知回路３６は、グランド線４８に接続される検知用抵抗と、不正電流の流入を検知するための検知用トランジスタとを備えて、データ信号線１６９に流し込まれた多量の不正電流がグランド線４８に流入すると、検知用トランジスタがＯＮに切り換わり、イネーブル信号出力がＨレベルに切り換わるよう構成されたものである。上述のように、検知回路３６とサブ用マイクロコンピュータ３１が出力するイネーブル信号は、ＯＲ回路５０を通じてシリアル／パラレル変換用ＩＣ５１に入力されるよう構成されており、検知回路３６がＨレベルのイネーブル信号を出力することにより、パラレル−シリアル変換回路３５は休止状態となる。

また、サブ通信中継基板１７の検知回路３６には、メイン制御基板１４の検知回路３３と同様に、不正電流の流入・停止タイミングに対して、イネーブル信号の出力レベルの切換えを遅らせる遅延回路を備えており、不正電流の流入が停止した後も、３．６ミリ秒の休止遅延期間は、イネーブル信号出力をＨレベル（イネーブル信号ＯＦＦ）に維持するよう構成されている。そして、かかる遅延回路によって、パラレル−シリアル変換回路３５は、不正電流の流入よりも遅れて休止状態となり、また、不正電流の流入が停止した後も、３．６ミリ秒の休止遅延期間が経過するまでは、休止状態を継続させるよう構成される。

以上のように、本実施例にあっては、サブ通信中継基板１７からサブ制御基板１５へコマンドを転送するデータ信号線１６９に不正電流が流入した場合、検知回路３６がかかる不正電流を検知してパラレル−シリアル変換回路３５を休止状態とし、不正電流の流入停止後も、３．６ミリ秒の休止遅延期間が経過するまでは休止状態を継続させる。

図１０は、メイン制御基板１４のＣＰＵの制御内容にあって、メインルーチンを構成するメイン制御処理の制御内容を示したものである。メイン制御処理において実行される各ステップＳ１００〜Ｓ１０８の詳細は下記の通りである。
Ｓ１００：規定数（１回の遊技を実行するのに必要なメダルの枚数）の賭数が設定されるまで待機する。
Ｓ１０１：スタートスイッチ６が操作されるまで待機する。
Ｓ１０２：スタートスイッチ６が操作されると乱数発生回路が発生させる乱数をラッチ回路が抽出する。抽出した乱数の値に基づいて当選役の入賞を許容するか否かを決定する。また、スタートスイッチ６が操作されると新たな賭数の設定ができなくなる。
Ｓ１０３：各リール９の回転を開始し、リール９が所定の回転速度に達すると、ストップスイッチ７の操作を有効とする。
Ｓ１０４：遊技者がストップスイッチ７を操作するまで待機する。
Ｓ１０５：遊技者がストップスイッチ７を操作すると、操作されたストップスイッチ７に対応したリール９が回転を停止する。
Ｓ１０６：全てのリール９の回転が停止するまで待機する。
Ｓ１０７：リール９によって導出された表示結果が予め定められた態様であるか否かを判定する。具体的には、入賞ライン上に表示されている図柄の組合せが所定の入賞役として定められた図柄の組合せと一致しているか否かを判定し、一致している場合には入賞が発生したと判定する。
Ｓ１０８：停止図柄判定処理の判定結果に応じた処理を行う。具体的には、入賞が発生したと判定された場合に、その入賞に応じた払出枚数をクレジットに加算し、クレジットが所定数（５０枚）を超えた場合には、超過分のメダルを払い出す。その後、次のゲームの賭数の設定が開始可能となる。

図１１は、メイン用マイクロコンピュータ３０のＣＰＵが実行するコマンド送信処理の内容を示したものである。このコマンド送信処理は、前述の割込みが発生するたびに、すなわち１．８ミリ秒間隔で実行される。コマンド送信処理では、まず、コマンドを構成する構成データが全て送信された状態であるか否か、つまり、コマンドの送信途上であるか否かを判定する（Ｓ２００）。そして、コマンドの送信途上であると判定した場合は、ステップＳ２０３に移行し、コマンドの送信途上ではないと判定した場合は、ステップＳ２０１に移行する。ステップＳ２０１では、送信バッファが空であるか否かを判定し、送信バッファが空であると判定した場合は、アクティブコマンドを生成して送信バッファに格納してから（Ｓ２０２）、ステップＳ２０３に移行し、送信バッファが空でないと判定した場合はそのままステップＳ２０３に移行する。そして、ステップＳ２０３では、送信バッファに格納されているコマンドの１バイト（構成データ）をコマンド送信回路３２に出力するとともに、サブ制御基板１５に向けてストローブ信号を出力し、コマンド送信処理を終了する。

このように、メイン用マイクロコンピュータ３０のＣＰＵは、メイン制御処理の実行状況に応じて遊技の進行に応じたコマンドを生成し、送信バッファに格納する。また、メイン用マイクロコンピュータ３０のＣＰＵは、前述の割込みの発生毎に前扉開放検出センサ２２の検出状態が変化したか否かを判定し、変化した時にはドアコマンドを生成し、送信バッファに格納する。そして、メイン用マイクロコンピュータ３０のＣＰＵは、送信バッファが空になると、アクティブコマンドを生成して送信バッファに格納することで、コマンドを途切れなくサブ制御基板１５へ送信し、これにより、構成データが常時１．８ミリ秒間隔でサブ制御基板１５で受信されるようにしている。

図１２（Ａ）は、サブ用マイクロコンピュータ３１のＣＰＵの制御内容にあって、メインルーチンを構成するサブ制御処理の制御内容を示したものである。図１２（Ａ）に示すように、かかるサブ制御処理では、サブ用マイクロコンピュータ３１のＣＰＵが、ＲＡＭのバッファ領域に所定数（５個）の構成データが記憶されたか否か、すなわち、１個のコマンドを受信したか否かを繰返し判定し（Ｓ３０１）、１個のコマンドを受信したと判定した場合は、受信コマンド異常検知処理を実行する（Ｓ３０２）。この受信コマンド異常検知処理では、以下のイ〜ハについてチェックし、全て正常であると判定した場合のみ、受信コマンドが正常であると判定する。
イ）コマンドの先端及び終端に格納される固定値（「ＳＴ」、「ＥＮ」）が正常か？
ロ）チェックサムは正常か？
ハ）データ部は正常か？

そして、受信コマンド異常検知処理の終了後は、受信コマンドのチェック結果が正常であったか否かを判定し（Ｓ３０３）、チェック結果が正常であると判定した場合は、受信したコマンドに応じた処理を実行する（Ｓ３０４）。例えば、内部当選コマンドを受信した場合は、役抽選処理の結果に基づいた演出を開始する。具体的には、液晶表示器１０に左リール対応画像、中リール対応画像、右リール対応画像を表示する。左リール停止コマンド・中リール停止コマンド・右リール停止コマンドを受信した場合は、各リールに対応した演出を行う。具体的には、左リール停止コマンドを受信した場合には、左リール対応画像を消去する。また、停止位置に基づいて役抽選処理の結果に対応した役の入賞が実現しない場合には、内部当選コマンドの受信に基づき開始した演出を中止する。入賞判定コマンドを受信した場合は、内部当選コマンドの受信に基づき開始した演出を終了する。さらに、入賞があったときには、入賞の種類に応じて演出を実行する。電源投入コマンドを受信した場合、受信時に通信エラーが発生していなければ、サブ制御基板１５は初期化の処理を実行する。また、ドアコマンドを受信し、かつ、ドアコマンドが前扉３の解放を示している場合、前扉３が開放している旨を報知する。具体的には、液晶表示器１０にその旨を表示する等を行う。また、エラー状態を示すアクティブコマンドを受信した場合は、エラーの種類を特定可能な態様で報知を行う。具体的には、液晶表示器１０に、エラーの種類に対応したエラーコードを表示する等を行う。一方、前記ステップＳ３０３で、受信コマンドのチェック結果が正常でないと判定した場合は、通信エラーが発生したとして通信エラー処理（Ｓ３０５）を実行する。すなわち、本発明に係る通信エラー検知手段は、ステップＳ３０２，Ｓ３０３によって実現される。なお、通信エラー処理については後述する。

また、サブ用マイクロコンピュータ３１は、ストローブ信号を受信するたびにＣＰＵに割込みを発生させ、この割込みの発生ごとにサブ通信中継基板１７から構成データを１個受信して、ＲＡＭのバッファ領域に記憶する。

図１２（Ｂ）は、サブ用マイクロコンピュータ３１のＣＰＵで実行される通信エラー処理の制御内容を示したものである。この通信エラー処理は、上述のように受信コマンドが正常でないと判定された場合に実行される。具体的には、かかる通信エラー処理では、液晶表示器１０で通信エラーの発生を報知する通信エラー表示（エラー報知）を行い（Ｓ４０１）、エラー解除条件が成立したか否かを判定する（Ｓ４０２）。そして、エラー解除条件が成立したと判定するまで、通信エラー表示（Ｓ４０１）を継続する。この通信エラー表示（Ｓ４０１）が継続している間は、液晶表示器１０には、その他の画像は表示されない。そして、本実施例では、電源の入れ直しが行われ、かつ、前扉３が開放されていることをもって、通信エラー処理を終了するエラー解除条件とする。具体的には、電源投入コマンドとドアコマンドとを受信し、かつ、ドアコマンドが前扉３の開放を示している場合にのみ、初期化の処理が実行され、初期化により通信エラー処理が終了する。つまり、通信エラー処理の実行中は、電源投入コマンドのみを受信しても、初期化処理が行われず、通信エラー処理は終了しない。

データ信号線１６１〜１６９への不正行為を検知する態様を、図１３を用いて説明する。図１３（Ａ）は、メイン制御基板１４とサブ通信中継基板１７の間のデータ信号線１６１〜１６８に不正行為が行われた場合の、コマンドの送受信態様を示すタイミングチャートである。かかる例では、不正行為が開始されるＴ１の時点までは、正常な通信が行われる。すなわち、メイン制御基板１４が１．８ミリ秒間隔で１個ずつ構成データ（「ＳＴ」、「０５」など）を送信し、送信された各構成データは、サブ通信中継基板１７を介して遅滞なくサブ制御基板１５で受信される。これに対して、不正行為が行われる期間（Ｔ１〜Ｔ２）では、メイン制御基板１４が出力する構成データ（「ＦＦ」）は、サブ通信中継基板１７に到達せず、不正行為者によって改変された構成データ（「改変」）がサブ制御基板１５で受信される。この時、メイン制御基板１４の検知回路３３は、不正行為によって生じる不正電流の流入を検知して、クリア信号出力をＬレベルに切り換え、コマンド送信回路３２は休止状態となる。Ｔ２の時点で不正行為が停止しても、検知回路３３は休止遅延期間はＬレベルのクリア信号を出力し続けるため、この休止状態は、休止遅延期間が経過するＴ３の時点まで継続する。

上述のように、コマンド送信回路３２の休止状態では、コマンド送信回路３２のデータ信号出力端子４０は、８本全てのデータ信号線１６１〜１６８に対して、Ｈレベルの信号を出力し続ける。このため、かかる休止状態の間（Ｔ１〜Ｔ３）は、メイン用マイクロコンピュータ３０が出力するデータ信号に関わらず、８ビット全てが「１」である構成データ「ＦＦ」がメイン制御基板１４から１．８ミリ秒間隔で出力される。この構成データ「ＦＦ」は、不正行為中（Ｔ１〜Ｔ２）は、サブ制御基板１５に到達することは難しいが、不正行為後の休止遅延期間（Ｔ２〜Ｔ３）は、サブ制御基板１５に到達する。休止遅延期間は、構成データの送信間隔の２倍にあたる３．６ミリ秒間に設定されているから、サブ制御基板１５では、休止遅延期間中に２個の構成データ「ＦＦ」が受信される。そして、休止遅延期間が経過した後（Ｔ３〜）は、正常状態に復帰したコマンド送信回路３２が、メイン用マイクロコンピュータ３０から入力されるデータ信号に従って、１．８ミリ秒間隔で１個ずつ構成データ（「ＥＮ」、「ＳＴ」など）を送信する。

このように、図１３（Ａ）の例では、データ信号線１６１〜１６８に対する不正行為により、不正行為中（Ｔ１〜Ｔ２）は、サブ制御基板１５で、不正行為者によって改変された構成データ（「改変」）が受信され、不正行為後の休止遅延期間中（Ｔ２〜Ｔ３）は、サブ制御基板１５で、休止状態のコマンド送信回路３２から出力された構成データ「ＦＦ」が受信される。ここで、休止遅延期間を含んだ期間（Ｔ０〜Ｔ４）にサブ制御基板１５で受信されるコマンドは、チェックサム「ＣＨ」が存在すべき四番目の構成データに、休止状態のコマンド送信回路３２から出力された構成データ「ＦＦ」が存在するため、サブ制御基板１５は、当該受信コマンドをチェックした時点（Ｔ４）で、受信コマンドが異常であると判定し、通信エラーの発生を報知するために前記通信エラー表示を実行することとなる。なお、かかる例では、コマンドのチェックサムを格納する構成データ「ＣＨ」がＦＦに置き換わることにより当該受信コマンドが異常であると判定されるが、前記受信コマンド異常検知処理によれば、チェックサムが「ＦＦ」に置き換わった場合に限らず、固定値やデータ部を構成する構成データ２個が「ＦＦ」に置き換わった場合であっても、当該コマンドを異常と判定することができる。

このように、本実施例にあっては、データ信号線１６１〜１６８に不正行為が行なわれた場合、サブ制御基板１５は、休止遅延期間にコマンド送信回路３２から出力される２個の構成データ「ＦＦ」に基づいて受信コマンドが異常であると判定し、通信エラーを報知するために通信エラー表示を実行する。このため、不正行為者が、サブ制御基板１５で正常と判定されるような内容に構成データを改変する場合であっても、本実施例のスロットマシン１では、かかる不正行為に基づいて通信エラー表示が実行されることとなる。

図１３（Ｂ）は、サブ通信中継基板１７とサブ制御基板１５の間のデータ信号線１６９に不正行為が行われた場合のタイミングチャートである。基本的な流れは、図１３（Ａ）と同様であるが、かかる例では、Ｔ１の時点で不正行為が開始されると、不正行為が行われ、サブ通信中継基板１７の検知回路３６が不正電流を検知してパラレル−シリアル変換回路３５を休止状態に制御する。かかる例にあっても、パラレル−シリアル変換回路３５を休止状態は、Ｔ２の時点で不正行為が停止しても、休止遅延期間が経過するＴ３の時点まで継続する。

パラレル−シリアル変換回路３５の休止状態では、パラレル−シリアル変換回路３５のデータ信号出力端子４３は、データ信号線１６９に対して、Ｈレベルの信号を出力し続ける。このため、かかる休止状態の間（Ｔ１〜Ｔ３）は、メイン制御基板１４から入力されるデータ信号に関わらず、８ビット全てが「１」である構成データ「ＦＦ」がサブ制御基板１５へ１．８ミリ秒間隔で出力される。

したがって、かかる例にあっても、図１３（Ａ）の場合と同様に、不正行為後の休止遅延期間（Ｔ２〜Ｔ３）に、サブ制御基板１５で２個の構成データ「ＦＦ」が受信されることとなり、Ｔ４の時点で、サブ制御基板１５が、２個の構成データ「ＦＦ」を含んだ受信コマンドを異常であると判定し、通信エラーを報知するために通信エラー表示を実行することとなる。

以上のように、本実施例にあっては、コマンドを転送するデータ信号線１６１〜１６９に対して不正行為が行われた場合、不正行為が停止した後の休止遅延期間に、サブ制御基板１５へ２個の構成データ「ＦＦ」が送信され、サブ制御基板１５が、かかる構成データ「ＦＦ」を含むコマンドを異常コマンドであると判定することにより、通信エラーの発生を報知する通信エラー表示が実行されるから、データ信号線１６１〜１６９に不正電流を流し込んでコマンドの改変や挿入等を行う不正行為を確実に防止することが可能となる。

特に、本実施例では、コマンドの送信元であるメイン用マイクロコンピュータ３０には、不正電流の検知情報がフィードバックされないため、検知回路３３，３６が出力する信号が、別の不正行為に利用され難いという利点がある。

また、本実施例のサブ制御処理（１２（Ａ）参照）のように、受信コマンドが正常であるか否かを判定する処理や、受信コマンドが異常であると判定した場合に通信エラーとしてエラー報知等を行う処理は、既存のスロットマシンのサブ制御基板でも実行されている処理であるから、本実施例では、サブ制御基板１５に特別な処理を実行させることなく、データ信号線に不正電流を流入させる不正行為を防止できる。また、本実施例では、検知回路３３を、コマンド送信回路３２とグランドを結ぶグランド信号線４７に接続しているため、複数のデータ信号線１６１〜１６８に対する不正電流の流入を、一箇所で纏めて検知できるという利点がある。

本実施例は、実施例１から、メイン制御基板１４とサブ制御基板１５の通信方式を変更したものである。なお、メイン制御基板１４とサブ制御基板１５の通信方式以外は、実施例１と同じであるため説明を省略する。図１４に示すように、本実施例では、メイン制御基板１４とサブ制御基板１５とが中継基板を介さずに、１本のデータ信号線１７０で直接接続される。メイン制御基板１４からサブ制御基板１５に送信されるコマンドは、この１本のデータ信号線を介して非同期シリアル通信方式で一方向に送信される。

具体的には、本実施例では、メイン用マイクロコンピュータ３０が１．８ミリ秒毎に出力する構成データのデータ信号を、コマンド送信回路３２ａがサブ制御基板１５のコマンド受信回路３７ａに非同期シリアル通信方式で転送する。このコマンド送信回路３２ａは、シリアル通信用ＩＣで構成されるものであり、検知回路３３からＬレベルのクリア信号が入力されている期間は休止状態となって、データ信号出力端子４０からデータ信号線１７０にＨレベルの信号を出力し続ける。なお、検知回路３３は、実施例１と同じものである。すなわち、検知回路３３は、データ信号線１７０からグランド線４７に流れた不正電流を検知するとコマンド送信回路３２ａへＬレベルのクリア信号を出力し、不正電流の流入が停止した後も、３．６ミリ秒の休止遅延期間はクリア信号出力をＬレベルに維持することにより、コマンド送信回路３２ａを不正電流流入停止後も休止遅延期間が経過するまでは、休止状態とする。

サブ制御基板１５のコマンド受信回路３７ａは、シリアル通信用ＩＣで構成されるものであり、コマンド送信回路３２ａから転送される構成データは、コマンド受信回路３７ａの受信バッファ５７に一時的に格納される。サブ用マイクロコンピュータ３１のＣＰＵは、１．２ミリ秒間隔で割込みを発生させ、受信バッファ５７に構成データが格納されているか否かを判定する構成データ確認処理を実行し、構成データが格納されている場合は、サブ用マイクロコンピュータ３１に転送する処理を行う。そして、コマンド１個分の構成データ（５個）を受信すると、前記実施例１と同様にして、受信コマンドが正常であるか否かを判定し、正常であると判定した場合は当該コマンドに応じた処理を実行し、異常であると判定した場合は通信エラーとして検知し、実施例１の通信エラー処理（図１２（Ｂ））と同様の処理を実行するよう構成されている。

また、サブ用マイクロコンピュータ３１のＣＰＵは、前記構成データ確認処理で受信バッファ５７に構成データが格納されていないと連続して判定した回数を計数することで、構成データの受信間隔を監視する。メイン制御基板１４からは、常時１．８ミリ秒間隔で構成データが送信されるため、通信が正常に行われている場合は、割込み発生時に、少なくとも構成データ確認処理の２回（２．４ミリ秒）に１回は、受信バッファ５７で構成データが確認される。換言すれば、構成データ確認処理で、２回以上連続して構成データを確認できない場合は、通信が正常に行われていない状態である。本実施例では、サブ用マイクロコンピュータ３１のＣＰＵは、このように構成データ確認処理で２回連続で構成データを確認できない場合も通信エラーとして検知し、実施例１の通信エラー処理（図１２（Ｂ））を実行するよう構成されている。

データ信号線１７０への不正電流の流入を検知する態様を、図１５を用いて説明する。図１５は、メイン制御基板１４とサブ制御基板１５の間のデータ信号線１７０に対して不正行為が行なわれた場合のタイミングチャートである。かかる例では、不正行為が行なわれるＴ１〜Ｔ２の間は、不正電子部品によって改変・挿入された構成データ（「改変」）がサブ制御基板１５で受信される。この時、メイン制御基板１４の検知回路３３は、不正行為によって生じる不正電流の流入を検知して、クリア信号出力をＬレベルに切り換え、コマンド送信回路３２ａは休止状態となる。この休止状態は、Ｔ２の時点で不正行為が停止しても、休止遅延期間が経過するＴ４の時点まで継続する。

ここで、本実施例では、構成データは、データ信号線１７０を介して非同期シリアル通信方式でサブ制御基板１５に転送されるため、コマンド送信回路３２ａが休止状態となって、データ信号線１７０にＨレベルの信号しか出力しなくなると、スタートビットが存在しない状態となって受信バッファ５７に構成データが格納されなくなり、メイン制御基板１４からサブ制御基板１５に構成データが転送されなくなる。不正行為中（Ｔ１〜Ｔ２）であれば、不正行為者によって挿入された不正な構成データがサブ制御基板１５で受信され得るが、不正行為後の休止遅延期間（Ｔ２〜Ｔ４）は、１．８ミリ秒間隔で受信するはずの構成データがサブ制御基板１５で受信されなくなる。上述のように、サブ制御基板１５は、構成データを２．４ミリ秒以上受信しない状態を通信エラーとして検知するよう構成されているため、かかる例では、休止遅延期間が２．４ミリ秒経過した時点（Ｔ３）で、サブ制御基板１４が通信エラーとして検知し、通信エラー処理が実行される。なお、コマンド送信回路３２ａが休止状態のときに、データ信号線１７０にＬレベルの信号しか出力しないように構成した場合は、ストップビットが存在しない状態となるため、フレーミングエラーが発生し、受信バッファ５７に構成データが格納されなくなり、通信エラーとして検出される。

このように、本発明は、メイン制御基板１４とサブ制御基板１５が非同期シリアル通信方式でコマンドを転送する場合にも適用可能である。特に、本実施例では、サブ制御基板１５の構成データの受信間隔が、メイン制御基板１４の構成データの送信間隔より長くなった場合に、通信エラーとして検知するよう構成されているため、メイン制御基板１４が出力するコマンドが、部分的に欠落するのでなく、全体的に欠落するような場合であっても、通信エラーとして検知できるという利点がある。

なお、本発明は、前記実施例の形態に限らず本発明の要旨を逸脱しない範囲内において種々変更を加えることができる。例えば、メイン制御基板からサブ制御基板へのコマンドの送信方式は、サブ制御基板へパラレル通信方式でコマンドを直接送信するなど、前記実施例１，２の方式に限らず適宜変更可能である。また、本発明に係るデータ信号出力端子は、オープンドレイン方式の出力端子に限らず、３ステート方式等の出力方式も採用可能である。

また、本発明に係る検知回路は、データ信号線を流し込まれる多量の不正電流を検知するものであればよく、その回路構成は実施例の構成に限らず適宜変更可能である。また、検知回路は、データ信号出力端子と接続端子の間に設置することも可能である。

また、前記実施例では、検知回路の休止遅延期間は、構成データの送信間隔の２倍の長さに設定されていたが、本発明に係る休止遅延期間は、サブ制御基板が通信エラーとして確実に検知し得る期間だけ継続すれば足りる。また、本発明に係る休止遅延期間は、一定時間の経過に伴って終了する期間に限定されず、電源が再投入されるまでの期間など、所定の終了条件が満足されるまで継続する期間であっても構わない。

また、前記実施例では、メイン制御基板からサブ制御基板にコマンドの構成データが一定間隔で送信されていたが、本発明にあって、コマンドの送信間隔は一定である必要はなく、休止遅延期間中に少なくとも１個の構成データが送信される間隔であれば足りる。

また、前記実施例では、制御データ送信回路を構成するコマンド送信回路やパラレル−シリアル変換回路が、休止状態中にＨレベルの信号を出力し続けるよう構成されているが、本発明に係る制御データ送信回路は、休止状態中にデータ信号出力端子の出力電圧をＬレベル制御するものであってもよい。休止状態中の出力電圧をＬレベルに制御する構成は、上記実施例の構成に反転回路等を設けて、データ信号出力端子への入力電圧を反転させるだけで簡単に実現可能である。例えば、図９に示すパラレル−シリアル変換回路３５であれば、データ信号出力端子４３の手前にある反転回路４９を除去するだけで、休止状態中にＬレベルの信号を出力し続けるようになる。

また、前記実施例では、データ信号線に流入する不正電流をメイン制御基板やサブ通信中継基板の検知回路で検知する対象としていたが、本発明に係る検知回路は、ストローブ信号線等に流入する不正電流を検知対象とすることもできる。

また、前記実施例は、検知回路による不正電流の検知を、データ信号線のみを介してサブ制御基板に通知するものであるが、本発明に係る遊技機は、専用の不正検知信号線を介して、データ信号線と並行して、不正電流の検知をサブ制御基板に通知するようにしてもよい。このように構成すると、不正検知信号線には不正電子部品が作用せず、データ信号線にのみ不正電子部品が作用する場合には、検知回路が不正電流を検知した直後にその旨をサブ制御基板へ通知可能できる。

また、本発明は、メイン制御基板からサブ制御基板へのコマンド送信に限らず、その他の制御基板間のコマンド送信にも適用可能である。また、本発明は、スロットマシンに限らず、パチンコ機等の遊技機にも適用可能である。

１ スロットマシン（遊技機）
１４ メイン制御基板（第一制御基板）
１５ サブ制御基板（第二制御基板）
１６ａ，１６ｂ ワイヤーハーネス
１７ サブ通信中継基板
３０ メイン用マイクロコンピュータ
３１ サブ用マイクロコンピュータ
３２，３２ａ コマンド送信回路（制御データ送信回路）
３３，３６ 検知回路
３５ パラレル−シリアル変換回路（制御データ送信回路）
４０，４３ データ信号出力端子
４６ａ，４６ｂ，４６ｃ 遅延回路
１６０〜１７０ データ信号線

本発明は、制御データを送信する第一制御基板と、該第一制御基板から受信した前記制御データに基づいて制御を行う第二制御基板とを備える遊技機において、前記第一制御基板が出力する前記制御データを転送する一本又は複数本のデータ信号線を備え、前記第一制御基板は、前記データ信号線に制御データを出力するデータ信号出力端子を具備する制御データ送信回路を備え、該制御データ送信回路は、外部から入力される信号に応じて、データ信号出力端子から正常な制御データを出力不能となる休止状態に制御されるものであり、さらに、前記第一制御基板は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知する検知回路を備え、該検知回路は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知すると、前記制御データ送信回路を前記休止状態にするための信号を前記制御データ送信回路へ出力し、前記データ信号線から前記データ信号出力端子に流入する電流が前記所定量を下回った後も、所定の休止遅延期間にわたって、前記制御データ送信回路を前記休止状態にするための信号を出力し続けるものであり、前記第一制御基板は、前記休止遅延期間より短い所定期間に少なくとも一回は、前記制御データの一部又は全部を前記第二制御基板に送信するものであり、前記第二制御基板は、前記休止遅延期間中に生じる前記制御データの異常な受信状態を通信エラーとして検知する通信エラー検知手段を備えることを特徴とする遊技機である。
また、本発明の別の態様は、制御データを送信する第一制御基板と、該第一制御基板から受信した前記制御データに基づいて制御を行う第二制御基板と、前記第一制御基板と前記第二制御基板の間で制御データを中継する中継基板とを備える遊技機において、前記中継基板が出力する前記制御データを転送する一本又は複数本のデータ信号線を備え、前記中継基板は、前記データ信号線に制御データを出力するデータ信号出力端子を具備する制御データ送信回路を備え、該制御データ送信回路は、外部から入力される信号に応じて、データ信号出力端子から正常な制御データを出力不能となる休止状態に制御されるものであり、さらに、前記中継基板は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知する検知回路を備え、該検知回路は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知すると、前記制御データ送信回路を前記休止状態にするための信号を前記制御データ送信回路へ出力し、前記データ信号線から前記データ信号出力端子に流入する電流が前記所定量を下回った後も、所定の休止遅延期間にわたって、前記制御データ送信回路を前記休止状態にするための信号を出力し続けるものであり、前記第一制御基板は、前記休止遅延期間より短い所定期間に少なくとも一回は、前記制御データの一部又は全部を前記第二制御基板に送信するものであり、前記第二制御基板は、前記休止遅延期間中に生じる前記制御データの異常な受信状態を通信エラーとして検知する通信エラー検知手段を備えることを特徴とする遊技機である。

本発明にあって、前記制御データ送信回路は、前記データ信号出力端子の出力電圧をＨレベルとＬレベルのいずれかに制御し、前記休止状態では、前記データ信号出力端子の出力電圧を、全てＨレベル又は全てＬレベルに制御するものであり、前記通信エラー検知手段が前記通信エラーとして検知する前記異常な受信状態は、前記制御データ送信回路が、前記休止遅延期間にわたって、前記データ信号出力端子の出力電圧を、全てＨレベル又は全てＬレベルに制御したときの受信状態である構成が提案される。

本発明の具体的な構成としては、前記休止遅延期間中に前記制御データ送信回路が休止状態となることにより、前記第二制御基板で異常な制御データが受信されるよう構成されており、前記通信エラー検知手段は、前記第二制御基板が受信する制御データが正常であるか否かを随時判定するものであり、前記通信エラー検知手段が前記通信エラーとして検知する前記異常な受信状態は、前記第二制御基板が受信する制御データが異常である状態である構成が提案される。

また、本発明の別の構成としては、前記休止遅延期間中は、前記制御データ送信回路が休止状態となることにより、前記第二制御基板で前記制御データの一部又は全部を受信できなくなるよう構成されており、前記通信エラー検知手段は、前記第二制御基板が前記制御データの一部又は全部を受信する受信間隔を計測するものであり、前記通信エラー検知手段が前記通信エラーとして検知する前記異常な受信状態は、前記受信間隔が前記所定期間より長くなった状態である構成が提案される。

Claims (4)

1. 制御データを送信する第一制御基板と、該第一制御基板から受信した前記制御データに基づいて制御を行う第二制御基板とを備える遊技機において、
   前記制御データを送信する第一の基板と、
   該第一の基板から前記制御データを受信する第二の基板と、
   前記第一の基板から前記第二の基板へ前記制御データを転送する一本又は複数本のデータ信号線とを備え、
   前記第一の基板は、前記データ信号線に制御データを出力するデータ信号出力端子を具備する制御データ送信回路を備え、
   該制御データ送信回路は、外部から入力される信号に応じて、データ信号出力端子から正常な制御データを出力不能となる休止状態に制御されるものであり、
   さらに、第一の基板は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知する検知回路を備え、
   該検知回路は、前記データ信号線から前記データ信号出力端子に流入する電流が所定量以上となったことを検知すると、前記制御データ送信回路を前記休止状態にするための信号を前記制御データ送信回路へ出力し、前記データ信号線から前記データ信号出力端子に流入する電流が前記所定量を下回った後も、所定の休止遅延期間にわたって、前記制御データ送信回路を前記休止状態にするための信号を出力し続けるものであり、
   前記第一制御基板は、前記休止遅延期間より短い所定期間に少なくとも一回は、前記制御データの一部又は全部を前記第二制御基板に送信するものであり、
   前記第二制御基板は、前記休止遅延期間中に生じる前記制御データの異常な受信状態を通信エラーとして検知する通信エラー検知手段を備えることを特徴とする遊技機。
2. 前記制御データ送信回路は、前記データ信号出力端子の出力電圧をＨレベルとＬレベルのいずれかに制御するものであり、前記休止状態では、前記データ信号出力端子の出力電圧を、全てＨレベル又は全てＬレベルに制御することを特徴とする請求項１に記載の遊技機。
3. 前記休止遅延期間中に前記制御データ送信回路が休止状態となることにより、前記第二制御基板で異常な制御データが受信されるよう構成されており、
   前記通信エラー検知手段は、前記第二制御基板が受信する制御データが正常であるか否かを随時判定し、受信した制御データが異常であると判定した場合を通信エラーとして検知することを特徴とする請求項１又は請求項２に記載の遊技機。
4. 前記休止遅延期間中は、前記制御データ送信回路が休止状態となることにより、前記第二制御基板で前記制御データの一部又は全部を受信できなくなるよう構成されており、
   前記通信エラー検知手段は、前記第二制御基板が前記制御データの一部又は全部を受信する受信間隔を計測し、該受信間隔が前記所定期間より長くなった状態を通信エラーとして検知するものであることを特徴とする請求項１又は請求項２に記載の遊技機。

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