JP2014107280A - Thin film transistor and manufacturing method of the same - Google Patents

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幸一 田中
Tatsuya Midorikawa
達也 緑川
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Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor which has high reliability and a manufacturing method thereof.SOLUTION: A thin film transistor comprises: a substrate; a gate electrode formed on the substrate; a gate insulation film formed on the substrate so as to cover the gate electrode; a semiconductor layer formed on the gate insulation film on the gate electrode; a protection film formed so as to cover a part of the semiconductor layer to divide the semiconductor layer into two exposed regions; and a source electrode and a drain electrode which are formed so as to cover the semiconductor layer and parts of the protection film. The thin film transistor further comprises a resist layer between the protection film and the source electrode and/or between the protection film and the drain electrode.

Description

本発明は、酸化物半導体を用いた薄膜トランジスタおよびその製造方法に関する。   The present invention relates to a thin film transistor using an oxide semiconductor and a manufacturing method thereof.

現在、薄膜トランジスタ、特に、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。
また、液晶表示装置(LCD)、エレクトロルミネッセンス表示装置(EL)、フィールドエミッションディスプレイ(FED)等の平面薄型画像表示装置(Flat Panel Display:FPD)のスイッチング素子として、電界効果型トランジスタのうち、薄膜トランジスタ(以下、TFTともいう)が用いられている。FPDに用いられるTFTは、ガラス基板上に活性層として非晶質シリコン薄膜または多結晶シリコン薄膜が形成されている。
At present, thin film transistors, particularly field effect transistors, are widely used as semiconductor memory integrated circuits, high frequency signal amplifying elements, and the like.
In addition, as a switching element of a flat and thin image display device (FPD) such as a liquid crystal display device (LCD), an electroluminescence display device (EL), and a field emission display (FED), a thin film transistor among field effect transistors (Hereinafter also referred to as TFT) is used. In a TFT used for FPD, an amorphous silicon thin film or a polycrystalline silicon thin film is formed as an active layer on a glass substrate.

上述の非晶質シリコン薄膜または多結晶シリコン薄膜を活性層に用いるTFTは、比較的高温の熱工程を要する。このため、ガラス基板は用いることができるものの、耐熱性が低い樹脂製の基板を用いることは困難である。
また、FPDについて、より一層の薄型化、軽量化、耐破損性が要求されており、ガラス基板の替わりに軽量で可撓性のある樹脂製の基板を用いることも検討されている。このため、低温での成膜が可能なアモルファス酸化物、例えば、In−Ga−Zn−O系の酸化物を用いたTFTの開発が活発に行われている。
A TFT using the above-described amorphous silicon thin film or polycrystalline silicon thin film as an active layer requires a relatively high temperature thermal process. For this reason, although a glass substrate can be used, it is difficult to use a resin substrate having low heat resistance.
Further, the FPD is required to be thinner, lighter, and more resistant to breakage, and the use of a lightweight and flexible resin substrate instead of the glass substrate is also being studied. For this reason, TFTs using an amorphous oxide that can be formed at a low temperature, such as an In—Ga—Zn—O-based oxide, are being actively developed.

酸化物を用いたTFTは、基板、ゲート電極、ゲート絶縁膜、酸化物半導体により構成された活性層、ソース電極およびドレイン電極を有するものであり、活性層上にソース電極およびドレイン電極が形成されている。
酸化物を用いたTFTにおいて、ソース電極およびドレイン電極は、導電膜をエッチングすることにより形成される。このため、活性層上に、これを保護するエッチングストッパ層を形成しない場合、ソース電極およびドレイン電極の形成時に活性層もエッチングされてしまうことがあり、TFTの特性不良および特性ムラが生じることがある。極端な場合、活性層が全てエッチングされてしまい、TFT特性を示さないこともある。このようなことから、活性層を保護するためのエッチングストッパ層等を設けたTFTが提案されている。
A TFT using an oxide has a substrate, a gate electrode, a gate insulating film, an active layer composed of an oxide semiconductor, a source electrode, and a drain electrode. The source electrode and the drain electrode are formed on the active layer. ing.
In a TFT using an oxide, a source electrode and a drain electrode are formed by etching a conductive film. For this reason, if an etching stopper layer for protecting the active layer is not formed on the active layer, the active layer may also be etched when the source electrode and the drain electrode are formed, resulting in poor TFT characteristics and uneven characteristics. is there. In an extreme case, the active layer is entirely etched and may not exhibit TFT characteristics. For this reason, a TFT provided with an etching stopper layer for protecting the active layer has been proposed.

特許文献1には、基板、ゲート電極、ゲート絶縁膜、InGaZnO酸化物半導体により構成された活性層、この活性層をエッチングから保護する機能を有する保護層(エッチングストッパ層、ソース電極およびドレイン電極を有するものである。   Patent Document 1 discloses a substrate, a gate electrode, a gate insulating film, an active layer formed of an InGaZnO oxide semiconductor, and a protective layer having a function of protecting the active layer from etching (an etching stopper layer, a source electrode, and a drain electrode). It is what you have.

特許文献1のチャネル保護膜に相当する薄膜トランジスタの保護膜は、まず、保護膜となる層を全面に形成した後(特許文献1の図4(a))、この保護膜となる層上にレジスト膜(第二のレジスト51)を形成して保護膜形状にパターニングする。そして、このレジスト膜をマスクにシュウ酸などを用いたエッチングにより保護膜をパターニングした後、レジスト膜を剥離する(特許文献1の図4(b))。このようにして半導体層上に保護膜が形成される。   The protective film of the thin film transistor corresponding to the channel protective film of Patent Document 1 is formed by first forming a layer serving as a protective film over the entire surface (FIG. 4A of Patent Document 1) and then applying a resist on the layer serving as the protective film. A film (second resist 51) is formed and patterned into a protective film shape. Then, after patterning the protective film by etching using oxalic acid or the like using this resist film as a mask, the resist film is peeled off (FIG. 4B of Patent Document 1). In this way, a protective film is formed on the semiconductor layer.

ここで、保護膜をパターニングした後の保護膜上に残る有機物からなるレジスト膜を除去するが、不要となったレジストを除去する方法としては、濃硫酸と過酸化水素水の混合液に浸漬する方法や、酸素プラズマを用いる方法(アッシング)が用いられる。濃硫酸と過酸化水素水の混合液を用いるウェットプロセスの場合には混合液の組成の変化に伴いレジスト除去能力が低下しやすいという問題や、ウェットプロセスでは微細な配線パターンの形成が困難であることから、レジストの除去方法は酸素プラズマを用いたエッチングが一般的である。   Here, the resist film made of an organic material remaining on the protective film after patterning the protective film is removed. As a method for removing the resist that is no longer necessary, the resist film is immersed in a mixed solution of concentrated sulfuric acid and hydrogen peroxide solution. A method or a method using oxygen plasma (ashing) is used. In the case of a wet process using a mixed solution of concentrated sulfuric acid and hydrogen peroxide solution, there is a problem that the resist removal capability tends to decrease with a change in the composition of the mixed solution, and it is difficult to form a fine wiring pattern in the wet process. Therefore, the resist removal method is generally etching using oxygen plasma.

しかしながら、酸素プラズマを用いたレジスト除去の際、半導体層とソース・ドレイン電極との接続部分となる保護膜に覆われていない半導体層の表面が酸素プラズマによりダメージを受け、TFTの信頼性が低くなるという問題があった。実際には、レジスト除去の際の酸素プラズマによる表面ダメージにより半導体層とソース・ドレイン電極との接続部分が不良になると、図4に示すように高VgにおいてVd−Id特性が飽和特性を示すようになるためON電流が頭打ちになり、信頼性低下を示す。たとえば、特許文献1の図4(b)では、保護膜(チャンネル部用エッチングストッパー53)をパターニングした後に保護膜上のレジスト膜を除去しているが、このレジスト膜を除去するエッチング工程において酸化物半導体層の表面が劣化してしまう。
なお、半導体層とソース・ドレイン電極との接続部分が良好な場合、Vd−Id特性は高Vgにおいて図5のような線形な特性を示す。
However, when removing the resist using oxygen plasma, the surface of the semiconductor layer that is not covered by the protective film that becomes the connection between the semiconductor layer and the source / drain electrodes is damaged by the oxygen plasma, and the reliability of the TFT is low. There was a problem of becoming. Actually, when the connection portion between the semiconductor layer and the source / drain electrodes becomes defective due to surface damage caused by oxygen plasma during resist removal, the Vd-Id characteristics show saturation characteristics at high Vg as shown in FIG. Therefore, the ON current reaches its peak, and the reliability is lowered. For example, in FIG. 4B of Patent Document 1, the resist film on the protective film is removed after patterning the protective film (channel portion etching stopper 53). In the etching process for removing the resist film, oxidation is performed. The surface of the physical semiconductor layer will deteriorate.
In addition, when the connection part of a semiconductor layer and a source / drain electrode is favorable, a Vd-Id characteristic shows a linear characteristic like FIG. 5 in high Vg.

特開2007−157916号公報JP 2007-157916 A

本発明の目的は、上記の従来技術に基づく問題点を解消し、信頼性の高い薄膜トランジスタおよびその製造方法を提供することにある。   An object of the present invention is to solve the above-mentioned problems based on the prior art and provide a highly reliable thin film transistor and a method for manufacturing the same.

上記課題を解決するために為された第1の発明は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極上に形成された半導体層と、2つの露出領域に分ける様に前記半導体層の一部を覆うように形成された保護膜と、前記半導体層及び前記保護膜の一部を覆うように形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタであって、前記保護膜と前記ソース電極との間及び/又は前記保護層と前記ドレイン電極との間にレジスト層を有することを特徴とする薄膜トランジスタとしたものであるである。   A first invention made to solve the above problems includes a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, A semiconductor layer formed on the gate electrode on the gate insulating film; a protective film formed so as to cover a part of the semiconductor layer so as to be divided into two exposed regions; and the semiconductor layer and the protective film A thin film transistor having a source electrode and a drain electrode formed so as to cover a part, wherein a resist layer is provided between the protective film and the source electrode and / or between the protective layer and the drain electrode. The thin film transistor is characterized by having a thin film transistor.

上記課題を解決するために為された第2の発明は、基板上に、少なくともゲート電極、ゲート絶縁膜、半導体層、前半導体層を覆う保護膜、ソース電極、及びドレイン電極が形成された薄膜トランジスタの製造方法であって、前記基板上に前記ゲート電極を形成する工程と、前記ゲート電極を覆うようにして前記基板上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記半導体層を形成する工程と、前記半導体層上に保護膜となる層を形成する工程と、前記保護膜となる層上に第1のレジスト膜を形成する工程と、前記第1のレジスト膜をマスクとして前記保護膜となる層をエッチングして保護膜を形成する工程と、前記ゲート絶縁層、前記保護膜、前記保護膜で覆われていない前記半導体層の露出部分、及び前記保護膜上の前記第1のレジスト膜を覆うようにソース電極及びドレイン電極となる膜を形成する工程と、前記ソース電極及びドレイン電極となる膜上に第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクとして前記ソース電極及びドレイン電極となる層をエッチングして前記ソース電極及び前記ドレイン電極を形成する工程と、前記第1のレジスト膜及び前記第2のレジスト膜をエッチングにより除去する工程と、を有することを特徴とする薄膜トランジスタの製造方法としたもの。   A second invention made to solve the above problems is a thin film transistor in which at least a gate electrode, a gate insulating film, a semiconductor layer, a protective film covering a front semiconductor layer, a source electrode, and a drain electrode are formed on a substrate. And forming the gate electrode on the substrate, forming the gate insulating film on the substrate so as to cover the gate electrode, and forming the semiconductor layer on the gate insulating film. Forming a protective film on the semiconductor layer, forming a first resist film on the protective film, and using the first resist film as a mask Etching a layer to be a protective film to form a protective film; the gate insulating layer; the protective film; an exposed portion of the semiconductor layer not covered with the protective film; and the first over the protective film Forming a film to be a source electrode and a drain electrode so as to cover the resist film; forming a second resist film on the film to be a source electrode and a drain electrode; and masking the second resist film And etching the layer to be the source electrode and the drain electrode to form the source electrode and the drain electrode, and removing the first resist film and the second resist film by etching. A method of manufacturing a thin film transistor characterized by the above.

本発明によれば、保護膜のパターン形成用のレジスト膜の除去を行う前にソース・ドレイン電極を形成することにより、保護膜のパターン形成用のレジスト膜を除去した後にソース・ドレイン電極する場合に比べて半導体層のソース・ドレイン電極との接触部分表面のダメージを減少させた薄膜トランジスタ及びその製造方法を提供することができる。   According to the present invention, the source / drain electrodes are formed before the resist film for forming the protective film pattern is removed, so that the source / drain electrodes are formed after the resist film for forming the protective film pattern is removed. As compared with the above, it is possible to provide a thin film transistor and a method for manufacturing the same, in which damage on the surface of the semiconductor layer in contact with the source / drain electrodes is reduced.

本発明の実施の形態における薄膜トランジスタの構造を示す概略断面図。1 is a schematic cross-sectional view illustrating a structure of a thin film transistor in an embodiment of the present invention. 本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図。(上)及び平面図(下)。1 is a schematic cross-sectional view showing a manufacturing process of a thin film transistor in an embodiment of the present invention. (Top) and plan view (bottom). 本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図。(上)及び平面図(下)。1 is a schematic cross-sectional view showing a manufacturing process of a thin film transistor in an embodiment of the present invention. (Top) and plan view (bottom). 半導体層とソース・ドレイン電極との接続部分が不良な場合の薄膜トランジスタのVd−Id特性を示すグラフ。The graph which shows the Vd-Id characteristic of a thin-film transistor when the connection part of a semiconductor layer and a source / drain electrode is bad. 半導体層とソース・ドレイン電極との接続部分が良好な場合の薄膜トランジスタのVd−Id特性を示すグラフ。The graph which shows the Vd-Id characteristic of a thin-film transistor when the connection part of a semiconductor layer and a source / drain electrode is favorable.

以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that, in the embodiments, the same components are denoted by the same reference numerals, and redundant description among the embodiments is omitted.

図1に示すように、本発明の一実施形態にかかる薄膜トランジスタは、基板1上に、ゲート電極2と、ゲート電極上にゲート電極を覆うように形成されたゲート絶縁層4と、ゲート絶縁層上の半導体層5と、半導体層に接続されたソース電極7及びドレイン電極8とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして半導体層上に、半導体層を二つの領域に分割するように保護膜6が形成され、ソース電極及びドレイン電極はそれぞれ分割された半導体層領域で接触し、電気的に接続されている。また、ドレイン電極は保護膜6の一部を被覆するようにして画素電極11と接続している。またゲート絶縁層を挟んでドレイン電極の下にキャパシタ電極3が形成されている。さらに、ソース電極及びドレイン電極は第1のレジスト膜9の一部を覆っている。
図2及び図3は、図1に示した薄膜トランジスタの製造工程における概略平面図(下図)及び当該平面図のI−I’での概略断面図(上図)である。
As shown in FIG. 1, a thin film transistor according to an embodiment of the present invention includes a gate electrode 2, a gate insulating layer 4 formed on the gate electrode so as to cover the gate electrode, and a gate insulating layer. This is a bottom-gate / top-contact thin film transistor including an upper semiconductor layer 5 and a source electrode 7 and a drain electrode 8 connected to the semiconductor layer. A protective film 6 is formed on the semiconductor layer so as to divide the semiconductor layer into two regions, and the source electrode and the drain electrode are in contact with each other in the divided semiconductor layer region and are electrically connected. The drain electrode is connected to the pixel electrode 11 so as to cover a part of the protective film 6. A capacitor electrode 3 is formed under the drain electrode with the gate insulating layer interposed therebetween. Further, the source electrode and the drain electrode cover a part of the first resist film 9.
2 and 3 are a schematic plan view (lower view) and a schematic cross-sectional view (upper view) taken along line II ′ of the plan view in the manufacturing process of the thin film transistor shown in FIG.

以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。   Hereafter, each component of this invention is demonstrated in detail along a manufacturing process.

本発明の実施の形態に係る基板1として、具体的には、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂、ガラス及び石英等を使用することができるが、本発明ではこれらに限定されるものではない。これらは単独の実質的に透明な基板1として使用してもよいが、二種以上を積層した複合の実質的に透明な基板1として使用することもできる。   As the substrate 1 according to the embodiment of the present invention, specifically, polymethyl methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, poly Ether sulfone, polyvinyl fluoride film, ethylene-tetrafluoroethylene copolymer resin, weather resistant polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, transparent polyimide, fluorine resin, cyclic polyolefin resin, glass, quartz, etc. However, the present invention is not limited to these. These may be used as a single substantially transparent substrate 1, but can also be used as a composite substantially transparent substrate 1 in which two or more kinds are laminated.

本発明の実施の形態に係る実質的に透明な基板1が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるために透明のガスバリア層(図示せず)を形成することができる。ガスバリア層としては酸化アルミニウム(Al)、酸化ケイ素(SiO)、窒化ケイ素(SiN)、酸化窒化ケイ素(SiON)、炭化ケイ素(SiC)及びダイヤモンドライクカーボン(DLC)などが挙げられるが本発明ではこれらに限定されるものではない。またこれらのガスバリア層は2層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた実質的に透明な基板1の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマCVD(Chemical Vapor Deposition)法、ホットワイヤーCVD法及びゾルゲル法などを用いて形成することができるが本発明ではこれらに限定されるものではない。 When the substantially transparent substrate 1 according to the embodiment of the present invention is an organic film, a transparent gas barrier layer (not shown) is formed to improve the durability of the element on the active matrix substrate. Can do. Examples of the gas barrier layer include aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). The present invention is not limited to these. These gas barrier layers can also be used by laminating two or more layers. The gas barrier layer may be formed only on one side of the substantially transparent substrate 1 using an organic film, or may be formed on both sides. The gas barrier layer can be formed using a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, and the like. It is not limited.

まず基板上にゲート電極及びキャパシタ電極、それぞれの配線を形成する。電極部分と配線部分は明確に分かれている必要はなく、本発明では特に各薄膜トランジスタの構成要素としては電極と呼称している。また電極と配線を区別する必要のない場合には、合わせてゲート、ソース、ドレイン、キャパシタ等と記載する。   First, a gate electrode and a capacitor electrode and respective wirings are formed on a substrate. The electrode portion and the wiring portion do not need to be clearly separated, and in the present invention, the constituent elements of each thin film transistor are particularly called electrodes. When there is no need to distinguish between the electrode and the wiring, they are collectively described as a gate, a source, a drain, a capacitor, and the like.

図2(a)は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のI−I’での概略断面図である。図2(a)では、ソース電極とソース配線、キャパシタ電極とキャパシタ配線は一体化したストライプ状に形成されている。従って、このゲート及びキャパシタのライン上に薄膜トランジスタのアレイを配置していくことができる。 FIG. 2A is a schematic plan view at the stage where the gate and the capacitor are formed, and a schematic cross-sectional view taken along I-I ′ of the plan view. In FIG. 2A, the source electrode and the source wiring, and the capacitor electrode and the capacitor wiring are formed in an integrated stripe shape. Therefore, an array of thin film transistors can be arranged on the gate and capacitor lines.

本発明の実施の形態に係る各電極(ゲート電極、ソース電極、ドレイン電極、キャパシタ電極、画素電極)及び各配線には、酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化カドミウム(CdO)、酸化インジウムカドミウム(CdIn)、酸化カドミウムスズ(CdSnO)、酸化亜鉛スズ(ZnSnO)、酸化インジウム亜鉛(In−Zn−O)等の酸化物材料でもよい。またこの酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ(Sn)やモリブデン(Mo)、チタン(Ti)をドープしたもの、酸化スズにアンチモン(Sb)やフッ素(F)をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム(Ga)をドープしたものなどである。この中では特に酸化インジウムにスズ(Sn)をドープした酸化インジウムスズ(通称ITO)が高い透明性と低い抵抗率のために特に好適に用いられる。また上記導電性酸化物材料と金(Au)、銀(Ag)、銅(Cu)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、ニッケル(Ni)、タングステン(W)、白金(Pt)、及びチタン(Ti)などの金属の薄膜を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜/金属薄膜/導電性酸化物薄膜の順に積層した3層構造が特に好適に用いられる。
また、金属薄膜層での光反射や光吸収が表示装置の視認性を妨げないために金属薄膜層はできる限り薄くすることが好ましい。具体的には1nm以上20nm以下であることが望ましい。
For each electrode (gate electrode, source electrode, drain electrode, capacitor electrode, pixel electrode) and each wiring according to the embodiment of the present invention, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), cadmium oxide (CdO), indium cadmium oxide (CdIn 2 O 4 ), cadmium tin oxide (Cd 2 SnO 4 ), zinc tin oxide (Zn 2 SnO 4 ), indium zinc oxide (In—Zn—O) An oxide material such as Moreover, what doped this oxide material with the impurity is used suitably. For example, indium oxide doped with tin (Sn), molybdenum (Mo), titanium (Ti), tin oxide doped with antimony (Sb) or fluorine (F), zinc oxide indium, aluminum, gallium ( For example, doped with Ga). Among these, indium tin oxide (commonly known as ITO) in which tin (Sn) is doped in indium oxide is particularly preferably used because of high transparency and low resistivity. In addition, the conductive oxide material and gold (Au), silver (Ag), copper (Cu), cobalt (Co), tantalum (Ta), molybdenum (Mo), chromium (Cr), aluminum (Al), nickel ( A laminate of a plurality of thin films of metals such as Ni), tungsten (W), platinum (Pt), and titanium (Ti) can also be used. In this case, a three-layer structure in which a conductive oxide thin film / metal thin film / conductive oxide thin film is laminated in order in order to prevent oxidation or deterioration with time of the metal material is particularly preferably used.
In addition, it is preferable to make the metal thin film layer as thin as possible so that light reflection and light absorption at the metal thin film layer do not disturb the visibility of the display device. Specifically, it is desirably 1 nm or more and 20 nm or less.

さらに、透明性が必要とされない場合には、遮光性のある金属を用いても良いし、上記の金属を不透明になるほど厚く成膜しても良い。具体的には上記した金(Au)、銀(Ag)、銅(Cu)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、ニッケル(Ni)、タングステン(W)、白金(Pt)、及びチタン(Ti)などの金属を用いることができ、一部の電極・配線のみに非透光性の材料を用いてもよい。例えば、ゲート電極及びソース配線がブラックマトリクス領域のように表示領域以外の領域に形成される場合には、遮光性の金属材料で形成することもできる。 Further, when transparency is not required, a light-shielding metal may be used, or the metal may be formed thick enough to become opaque. Specifically, the above-mentioned gold (Au), silver (Ag), copper (Cu), cobalt (Co), tantalum (Ta), molybdenum (Mo), chromium (Cr), aluminum (Al), nickel (Ni) Further, metals such as tungsten (W), platinum (Pt), and titanium (Ti) can be used, and a non-light-transmitting material may be used only for some of the electrodes and wirings. For example, when the gate electrode and the source wiring are formed in a region other than the display region, such as a black matrix region, the light-shielding metal material can be used.

ゲート、キャパシタ、ソース、ドレイン、画素電極は同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにゲートとキャパシタ、ソースとドレインは同一の材料であることがより望ましい。これらの配線および電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD法、光CVD法、ホットワイヤーCVD法またはスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護膜を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。   The gate, capacitor, source, drain, and pixel electrode may be made of the same material, or may be made of different materials. However, in order to reduce the number of processes, it is more desirable that the gate and the capacitor, and the source and the drain are made of the same material. These wirings and electrodes can be formed by vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD or screen printing, letterpress printing, ink jet printing, etc. However, it is not limited to these, and a publicly known general method can be used. Patterning can be performed, for example, by forming a protective film on a pattern forming portion using a photolithography method and removing an unnecessary portion by etching. However, this is not limited to this method, and a known general patterning method is used. Can be used.

次にゲート電極を覆うように絶縁層4を形成する。基板上全面に形成することができる。本発明の実施の形態に係るゲート絶縁膜4に使用される材料は特に限定しないが、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PS(ポリスチレン)、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるがこれらに限定されるものではない。ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は1011Ωcm以上、より好ましくは1014Ωcm以上であることが望ましい。ゲート絶縁膜4は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD、光CVD法、ホットワイヤーCVD法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらのゲート絶縁膜4は単層として用いても構わないし、2層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。 Next, an insulating layer 4 is formed so as to cover the gate electrode. It can be formed on the entire surface of the substrate. The material used for the gate insulating film 4 according to the embodiment of the present invention is not particularly limited, but silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, Examples include inorganic materials such as zirconia oxide and titanium oxide, or polyacrylates such as PMMA (polymethyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, and polyvinyl alcohol. However, it is not limited to these. In order to suppress the gate leakage current, the resistivity of the insulating material is desirably 10 11 Ωcm or more, more preferably 10 14 Ωcm or more. The gate insulating film 4 may be formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a dry film forming method such as a plasma CVD, a photo CVD method, a hot wire CVD method, a spin coating method, a dip coating method, a screen. A wet film forming method such as a printing method is appropriately used depending on the material. These gate insulating films 4 may be used as a single layer or may be used by stacking two or more layers. Further, the composition may be inclined in the growth direction.

次に、図2(b)に示すように、半導体層5を絶縁体層4上のゲート電極2直上の位置に形成する。
本発明の実施の形態に係る半導体層5としては、金属酸化物を主成分とする酸化物半導体材料が使用できる。酸化物半導体材料は亜鉛(Zn)、インジウム(In)、スズ(Sn)、タングステン(W)、マグネシウム(Mg)、及びガリウムのうち1種類以上の元素を含む酸化物である、酸化亜鉛(ZnO)、酸化インジウム(InO)、酸化インジウム亜鉛(In−Zn−O)、酸化スズ(SnO)、酸化タングステン(WO)、及び酸化亜鉛ガリウムインジウム(In−Ga−Zn−O)などの材料が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。また半導体層に透明性が必要のない場合、用いることができるその他の無機材料としては、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン等のシリコン半導体が挙げられる。これらの材料は、CVD法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。CVD法としてはホットワイヤーCVD法、プラズマCVD法、スパッタ法としてはRFマグネトロンスパッタ法、DCスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着、イオンプレーティング法などが挙げられるがこれらに限定されるものではない。なお半導体層5の膜厚は20nm以上が好ましい。
Next, as shown in FIG. 2B, the semiconductor layer 5 is formed at a position directly above the gate electrode 2 on the insulator layer 4.
As the semiconductor layer 5 according to the embodiment of the present invention, an oxide semiconductor material containing a metal oxide as a main component can be used. The oxide semiconductor material is zinc oxide (ZnO) which is an oxide containing one or more elements of zinc (Zn), indium (In), tin (Sn), tungsten (W), magnesium (Mg), and gallium. ), Indium oxide (InO), indium zinc oxide (In—Zn—O), tin oxide (SnO), tungsten oxide (WO), and zinc gallium indium oxide (In—Ga—Zn—O). It is done. The structure of these materials may be any of single crystal, polycrystal, microcrystal, mixed crystal of crystal and amorphous, nanocrystal scattered amorphous, and amorphous. In addition, when the semiconductor layer does not need transparency, other inorganic materials that can be used include silicon semiconductors such as hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, and single crystal silicon. These materials are formed using a method such as a CVD method, a sputtering method, a pulse laser deposition method, a vacuum evaporation method, or a sol-gel method. Examples of CVD include hot wire CVD, plasma CVD, sputtering include RF magnetron sputtering, DC sputtering, and vacuum deposition include heat evaporation, electron beam evaporation, ion plating, and the like. It is not something. The film thickness of the semiconductor layer 5 is preferably 20 nm or more.

次に、図2(c)に示すように、保護膜6となる層をゲート絶縁層4及び半導体層5上の全面に形成する。
本発明の実施の形態に係る保護膜6には、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PS(ポリスチレン)、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができ、また、樹脂の水素をフッ素に置き換えたフッ素化樹脂、具体的には、フッ素化エポキシ、フッ素化アクリル、フッ素化ポリイミド、ポリフッ化ビニリデン、フッ素化オレフィン・プロピレン共重合体、フッ素化オレフィン・ビニルエーテル共重合体、フッ素化オレフィン・ビニルエステル共重合体、フッ素化エーテル環化重合体等を用いることができるが、半導体層として酸化物半導体材料を用いる場合には保護膜6として無機材料を選択することが望ましい。
Next, as shown in FIG. 2C, a layer that becomes the protective film 6 is formed on the entire surface of the gate insulating layer 4 and the semiconductor layer 5.
The protective film 6 according to the embodiment of the present invention includes an inorganic material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, and titanium oxide. Or, polyacrylate such as PMMA (polymethyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, polyvinyl alcohol, etc. can be used. Fluorinated resin in which hydrogen is replaced with fluorine, specifically, fluorinated epoxy, fluorinated acrylic, fluorinated polyimide, polyvinylidene fluoride, fluorinated olefin / propylene copolymer, fluorinated olefin / vinyl ether Polymers, fluorinated olefin / vinyl ester copolymers, fluorinated ether cyclized polymers, etc. can be used, but when an oxide semiconductor material is used as the semiconductor layer, an inorganic material should be selected as the protective film 6 Is desirable.

保護膜6は本発明に係る薄膜トランジスタの半導体層に電気的影響を与えないために、その抵抗率が1×1011Ωcm以上、特に1×1014Ωcm以上であることが好ましい。保護膜6は無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD、光CVD法、ホットワイヤーCVD法等のドライ成膜法、有機材料であればスピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの保護膜6は2層以上積層して用いても良い。 The protective film 6 preferably has a resistivity of 1 × 10 11 Ωcm or more, particularly 1 × 10 14 Ωcm or more, so as not to electrically affect the semiconductor layer of the thin film transistor according to the present invention. If the protective film 6 is an inorganic material, a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a dry film forming method such as a plasma CVD, a photo CVD method, a hot wire CVD method, or a spin coating is used for an organic material. A wet film formation method such as a method, a dip coating method, or a screen printing method is appropriately used depending on the material. These protective films 6 may be used by stacking two or more layers.

次に、図2(d)に示すように、保護膜となる層上にフォトリソ工程により保護膜6形状に第1のレジスト膜9を形成する。図1で示したように、保護膜6は半導体層5のソース電極7およびドレイン電極8との接触部分以外を覆うものであり、保護膜を形成する領域は、半導体層5を二つの領域に分割するように一部を露出させること以外に特に制限はないため、保護膜6上の第1のレジスト膜9も保護膜6と同様の形状に形成される。
なお、チャネル幅は半導体層6の幅で決まるが、本発明の実施の形態においてはソース・ドレイン電極を保護膜6よりも後に形成するため、チャネル長は保護膜6の幅で決まる。
続いて、図3(a)に示すように、この第1のレジスト膜9をマスクとして保護膜6をエッチングしてパターニングする。
Next, as shown in FIG. 2D, a first resist film 9 is formed in the shape of the protective film 6 by a photolithography process on the layer to be the protective film. As shown in FIG. 1, the protective film 6 covers the semiconductor layer 5 except for the contact portion between the source electrode 7 and the drain electrode 8, and the region where the protective film is formed has the semiconductor layer 5 in two regions. The first resist film 9 on the protective film 6 is also formed in the same shape as the protective film 6 because there is no particular limitation other than exposing a part so as to be divided.
Although the channel width is determined by the width of the semiconductor layer 6, since the source / drain electrodes are formed after the protective film 6 in the embodiment of the present invention, the channel length is determined by the width of the protective film 6.
Subsequently, as shown in FIG. 3A, the protective film 6 is etched and patterned using the first resist film 9 as a mask.

本発明の実施の形態に係る第1のレジスト膜9には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第2のレジスト膜10も同様の材料を用いることができる。   For the first resist film 9 according to the embodiment of the present invention, a photosensitive acrylic resin, an epoxy resin, polyimide, a positive photoresist, or the like can be used, and the second resist film 10 described later has the same material. Can be used.

次に、図3(b)に示すように、ソース・ドレイン電極及び画素電極となる配線・電極材料の導電材料をゲート絶縁層4、半導体層5、第1のレジスト膜9上の基板全面に成膜し、保護膜6及び第1のレジスト膜9を含めて被覆する。
このように第1のレジスト膜9の除去を行う前にソース・ドレイン電極を形成することで、ソース・ドレイン電極を形成する前に第1のレジスト膜9を除去する場合に比べ、半導体層5のソース電極7及びドレイン電極8との接触部分表面のダメージを減少させることができる。
Next, as shown in FIG. 3B, the conductive material of the wiring / electrode material to be the source / drain electrode and the pixel electrode is applied to the entire surface of the substrate on the gate insulating layer 4, the semiconductor layer 5, and the first resist film 9. A film is formed and covered, including the protective film 6 and the first resist film 9.
By forming the source / drain electrodes before the removal of the first resist film 9 in this manner, the semiconductor layer 5 is compared with the case where the first resist film 9 is removed before the source / drain electrodes are formed. The damage on the surface of the contact portion with the source electrode 7 and the drain electrode 8 can be reduced.

次に、図3(c)に示すように、ソース電極及びドレイン電極が2箇所の半導体層5の露出した表面をそれぞれ覆いつつ電気的に接続され、かつソース電極とドレイン電極とは半導体層5のみを介して接続されるように導電材料層をパターニングする。ソース・ドレイン電極のパターニング工程はソース・ドレイン電極のパターンと同形状の第2のレジスト膜10を基板全面に形成された導電材料層上にパターン形成し、これをマスクとして導電材料層をエッチングすることにより行われる。
なお、ソース・ドレイン電極は保護膜6及び第1のレジスト膜9と重なるようにパターニングすることが望ましい。これにより、後述の第2のレジスト膜のエッチングの際に半導体層5がソース・ドレイン電極と保護膜6に覆われるため、半導体層5がエッチングされる恐れが無い。
Next, as shown in FIG. 3C, the source electrode and the drain electrode are electrically connected while covering the exposed surfaces of the two semiconductor layers 5, and the source electrode and the drain electrode are connected to the semiconductor layer 5. The conductive material layer is patterned so as to be connected only through the above. In the patterning process of the source / drain electrodes, a second resist film 10 having the same shape as the pattern of the source / drain electrodes is formed on the conductive material layer formed on the entire surface of the substrate, and the conductive material layer is etched using this as a mask. Is done.
The source / drain electrodes are preferably patterned so as to overlap the protective film 6 and the first resist film 9. As a result, the semiconductor layer 5 is covered with the source / drain electrodes and the protective film 6 when the second resist film described later is etched, so that the semiconductor layer 5 is not etched.

通常、薄膜トランジスタの半導体層上に設けられる保護膜がソース・ドレイン電極のパターニングの際のエッチストッパとして働く。薄膜トランジスタを画素電極を備えたアクティブマトリクス基板として用いる場合には、画素電極とドレイン電極8とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極上に第2のレジスト膜10の残渣があると接続の信頼性が低下するため、後述の第2のレジスト膜10の除去は念入りに行うことが望ましく、本発明では第1のレジスト膜9が保護膜6上に形成されているため、第2のレジスト膜を完全に除去するまでエッチングを行っても半導体層5までエッチングされるのを確実に防ぐことができる。
また、半導体層5とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが(例えば、特開2007−299913号公報)、本発明においては保護膜6を設けることで第1のレジスト膜9や後述の層間絶縁層などを構成するエポキシやアクリル等の樹脂が半導体層5と接触することによる半導体層5の劣化を防止することができる。
Usually, a protective film provided on the semiconductor layer of the thin film transistor serves as an etch stopper when patterning the source / drain electrodes. When the thin film transistor is used as an active matrix substrate having a pixel electrode, the pixel electrode and the drain electrode 8 are connected via a via formed in the interlayer insulating layer. At this time, the second resist film is formed on the drain electrode. If there is 10 residue, the reliability of the connection is lowered. Therefore, it is desirable to carefully remove the second resist film 10 described later. In the present invention, the first resist film 9 is formed on the protective film 6. Therefore, even if etching is performed until the second resist film is completely removed, the semiconductor layer 5 can be reliably prevented from being etched.
Further, it has been reported that when the semiconductor layer 5 and an organic insulating material such as a resist are in direct contact with each other, the driving of the transistor is hindered (for example, Japanese Patent Application Laid-Open No. 2007-299913). By providing the protective film 6, it is possible to prevent the semiconductor layer 5 from being deteriorated due to the first resist film 9, a resin such as epoxy, which constitutes an interlayer insulating layer described later, and the like contacting with the semiconductor layer 5. .

次に、図3(d)に示すように、ソース・ドレイン電極上に形成された第2のレジスト膜10の除去と共に保護膜6上に形成された第1のレジスト膜9の一部も除去される。
このように、従来別個に行っていた保護膜上の第1のレジスト膜9を除去する工程をソース・ドレイン電極上の第2のレジスト膜10の除去工程と共に行うため、第1のレジスト膜9を除去する工程を減らして歩留まりを向上させることが出来る。
Next, as shown in FIG. 3D, a part of the first resist film 9 formed on the protective film 6 is removed together with the removal of the second resist film 10 formed on the source / drain electrodes. Is done.
As described above, since the step of removing the first resist film 9 on the protective film, which has been performed separately, is performed together with the step of removing the second resist film 10 on the source / drain electrodes, the first resist film 9 is removed. It is possible to improve the yield by reducing the number of steps for removing.

なお、エッチング方法やエッチング時間によっては第1のレジスト膜9は完全に除去されず、半導体層5に一部残る場合がある。特に、ソース・ドレイン電極は第1のレジスト膜9と一部重なって形成されるため、ソース・ドレイン電極が重なっている部分の第1のレジスト膜9は除去されずに残る可能性が高い。   Depending on the etching method and etching time, the first resist film 9 may not be completely removed and may remain partially in the semiconductor layer 5. In particular, since the source / drain electrodes are partially overlapped with the first resist film 9, there is a high possibility that the portion of the first resist film 9 where the source / drain electrodes overlap is left without being removed.

本発明の薄膜トランジスタをディスプレイの駆動などに用いるアクティブマトリクス基板とする場合には、ソース電極と画素電極を絶縁するための層間絶縁層をソース及びドレイン電極を形成した基板上に形成する。保護膜6により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層5を保護することができる。   When the thin film transistor of the present invention is used as an active matrix substrate used for driving a display or the like, an interlayer insulating layer for insulating the source electrode and the pixel electrode is formed on the substrate on which the source and drain electrodes are formed. The protective film 6 can protect the semiconductor layer 5 from the influence of various film forming / coating methods when forming the interlayer insulating layer.

層間絶縁層の材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、または、PMMA(ポリメチルメタクリレート)等のポリアクリレート、PVA(ポリビニルアルコール)、PS(ポリスチレン)、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるがこれらに限定されるものではない。   Examples of the material for the interlayer insulating layer include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, and titanium oxide, or PMMA (polyethylene oxide). Polyacrylate such as methyl methacrylate), PVA (polyvinyl alcohol), PS (polystyrene), transparent polyimide, polyester, epoxy, polyvinylphenol, polyvinyl alcohol, and the like can be used, but are not limited thereto.

層間絶縁層はソース配線や画素電極間を絶縁するために、その抵抗率が1×1011Ωcm以上、特に1×1014Ωcm以上であることが好ましい。層間絶縁層は真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマCVD、光CVD法、ホットワイヤーCVD法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの層間絶縁層は2層以上積層して用いても良い。また成長方向に向けて組成を傾斜したものとしても良い。 In order to insulate between the source wiring and the pixel electrode, the interlayer insulating layer preferably has a resistivity of 1 × 10 11 Ωcm or more, particularly 1 × 10 14 Ωcm or more. Interlayer insulation layers are vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, and other dry film formation methods, spin coating, dip coating, and screen printing. The wet film forming method such as the above is used as appropriate depending on the material. Two or more of these interlayer insulating layers may be stacked and used. Further, the composition may be inclined toward the growth direction.

続いて、層間絶縁層に画素電極11とのスルーホールを設け、ドレイン電極と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして第2の画素電極を形成することによりアクティブマトリクス基板とすることができる。   Subsequently, a through hole with the pixel electrode 11 is provided in the interlayer insulating layer, a conductive material is formed on the interlayer insulating layer so as to be connected to the drain electrode, and patterned into a predetermined pixel shape to form the second pixel electrode. By forming, an active matrix substrate can be obtained.

このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体(電子ペーパー)や、液晶表示媒体、有機EL、無機EL等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。   By laminating the image display element and the counter electrode on the active matrix substrate thus created, an image display device can be obtained. Examples of the image display element include an electrophoretic display medium (electronic paper), a liquid crystal display medium, an organic EL, an inorganic EL, and the like. As a lamination method, the active matrix substrate of the present invention and a laminate of a counter substrate, a counter electrode, and an image display element are bonded together, a method of sequentially stacking an image display element, a counter electrode, and a counter substrate on a pixel electrode, etc. What is necessary is just to select suitably by the kind of image display element.

なお、本実施形態のトランジスタは、液晶、EL素子を用いた画像表示装置、特にFPDのスイッチング素子、駆動素子として用いることができる。さらに、本実施形態のトランジスタ10を用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TV用モニター、または一般照明を含む幅広い分野に応用可能である。
さらに、本実施形態のトランジスタ10の基板を、プラスチックフィルム等の可撓性基板とし、ICカードまたはIDタグなどに応用することもできる。
Note that the transistor of this embodiment can be used as an image display device using liquid crystal or an EL element, in particular, as an FPD switching element or driving element. Furthermore, the image display device using the transistor 10 of the present embodiment can be applied to a wide range of fields including a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, or general lighting. is there.
Furthermore, the substrate of the transistor 10 of this embodiment can be a flexible substrate such as a plastic film, and can be applied to an IC card or an ID tag.

1・・・基板
2・・・ゲート電極(ゲート配線)
3・・・キャパシタ電極(キャパシタ配線)
4・・・ゲート絶縁膜
5・・・半導体層
6・・・保護膜
7・・・ソース電極(ソース配線)
8・・・ドレイン電極
9・・・第1のレジスト膜
10・・第2のレジスト膜
11・・画素電極
1 ... substrate 2 ... gate electrode (gate wiring)
3. Capacitor electrode (capacitor wiring)
4 ... Gate insulating film 5 ... Semiconductor layer 6 ... Protective film 7 ... Source electrode (source wiring)
8... Drain electrode 9... First resist film 10 .. second resist film 11 .. pixel electrode

Claims (2)

基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上における前記ゲート電極上に形成された半導体層と、2つの露出領域に分ける様に前記半導体層の一部を覆うように形成された保護膜と、前記半導体層及び前記保護膜の一部を覆うように形成されたソース電極及びドレイン電極と、を有する薄膜トランジスタであって、
前記保護膜と前記ソース電極との間及び/又は前記保護層と前記ドレイン電極との間にレジスト層を有することを特徴とする薄膜トランジスタ。
A substrate, a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a semiconductor layer formed on the gate electrode on the gate insulating film; A protective film formed so as to cover a part of the semiconductor layer so as to be divided into two exposed regions; a source electrode and a drain electrode formed so as to cover a part of the semiconductor layer and the protective film; A thin film transistor comprising:
A thin film transistor comprising a resist layer between the protective film and the source electrode and / or between the protective layer and the drain electrode.
基板上に、少なくともゲート電極、ゲート絶縁膜、半導体層、前半導体層を覆う保護膜、ソース電極、及びドレイン電極が形成された薄膜トランジスタの製造方法であって、
前記基板上に前記ゲート電極を形成する工程と、
前記ゲート電極を覆うようにして前記基板上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記半導体層を形成する工程と、
前記半導体層上に保護膜となる層を形成する工程と、
前記保護膜となる層上に第1のレジスト膜を形成する工程と、
前記第1のレジスト膜をマスクとして前記保護膜となる層をエッチングして保護膜を形成する工程と、
前記ゲート絶縁層、前記保護膜、前記保護膜で覆われていない前記半導体層の露出部分、及び前記保護膜上の前記第1のレジスト膜を覆うようにソース電極及びドレイン電極となる膜を形成する工程と、
前記ソース電極及びドレイン電極となる膜上に第2のレジスト膜を形成する工程と、
前記第2のレジスト膜をマスクとして前記ソース電極及びドレイン電極となる層をエッチングして前記ソース電極及び前記ドレイン電極を形成する工程と、
前記第1のレジスト膜及び前記第2のレジスト膜をエッチングにより除去する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
A method of manufacturing a thin film transistor in which at least a gate electrode, a gate insulating film, a semiconductor layer, a protective film covering a front semiconductor layer, a source electrode, and a drain electrode are formed on a substrate,
Forming the gate electrode on the substrate;
Forming the gate insulating film on the substrate so as to cover the gate electrode, and forming the semiconductor layer on the gate insulating film;
Forming a layer to be a protective film on the semiconductor layer;
Forming a first resist film on the layer to be the protective film;
Etching the layer serving as the protective film using the first resist film as a mask to form a protective film;
A film to be a source electrode and a drain electrode is formed so as to cover the gate insulating layer, the protective film, the exposed portion of the semiconductor layer not covered with the protective film, and the first resist film on the protective film And a process of
Forming a second resist film on the film to be the source electrode and the drain electrode;
Etching the layer to be the source and drain electrodes by using the second resist film as a mask to form the source and drain electrodes;
Removing the first resist film and the second resist film by etching;
A method for producing a thin film transistor, comprising:
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* Cited by examiner, † Cited by third party
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JP2018006732A (en) * 2016-03-04 2018-01-11 株式会社半導体エネルギー研究所 Semiconductor device, semiconductor device manufacturing method and display device having semiconductor device

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