JP2014086748A - 逐次比較型ａ／ｄコンバータ及び逐次比較型ａ／ｄコンバータの補正チャージ方法 - Google Patents

Abstract

【課題】 容量アレイ部の容量に断線が発生しても正常なＡ／Ｄ変換を行うことができる逐次比較型Ａ／Ｄコンバータ及び逐次比較型Ａ／Ｄコンバータの補正チャージ方法を提供すること。
【解決手段】容量アレイ素子群２は、信号線８に接続され、それぞれ容量値が異なる複数の容量が並列に配列される。コンパレータ４は、信号線８とグランド電圧ＧＮＤとを比較する。誤差検出部５は、容量検査情報２１と期待値テーブル２２とから誤差を検出する。補正チャージ決定部６は、誤差検出結果と比較結果とに基づき、複数の容量のそれぞれに対する補正チャージ回数を決定する。記憶装置７は、複数の容量のそれぞれに対する補正チャージ回数を記憶する。制御回路１は、複数の容量への補正チャージ動作を制御する。補正チャージ回路３は、補正チャージ回数に対応する電荷を、複数の容量のうちで制御回路１が指定した容量に補正チャージする。
【選択図】図１Ａ

Description

本発明は逐次比較型Ａ／Ｄコンバータ及び逐次比較型Ａ／Ｄコンバータの補正チャージ方法に関し、例えばフォルトトレラント機能を有する逐次比較型Ａ／Ｄコンバータ及び逐次比較型Ａ／Ｄコンバータの補正チャージ方法に関する。

近年、例えば自動車などでは、温度異常を検知する温度管理システムが搭載されている。一般的に、このような温度管理システムには逐次比較型Ａ／Ｄコンバータが組み込まれたマイクロコンピュータが搭載され、温度センサーとして利用されるケースが増えている。この場合、逐次比較型Ａ／Ｄコンバータは、温度センサーからのアナログ信号をデジタル信号に変換する。そして、マイクロコンピュータ内のＣＰＵ等でデジタル信号が期待値と比較されることで、異常の発生有無を検知することができる。

逐次比較型Ａ／Ｄコンバータの一例について説明する。例えば、容量アレイを有する逐次比較型Ａ／Ｄコンバータにおいて、容量アレイに含まれる容量値のばらつきを補正する手法が提案されている（特許文献１）。この手法では、入力アナログ信号のサンプリングに用いる容量よりも容量値が小さい補正用容量を有する。そして、ばらつきが生じているサンプリング用容量で生じるサンプリング電荷の誤差を、補正用容量を用いて補正することができる。

例えば、自動車の走行中にマイクロコンピュータに組み込まれた逐次比較型Ａ／Ｄコンバータが故障した場合、マイクロコンピュータは温度センサーが温度を検知できない、或いは誤動作する恐れが有る。この場合でも、自動車などの運輸機械では、安全な運用が可能であることが求められる。よって、システムの一部に問題が生じた場合に、たとえ機能が縮小し、動作速度が低下しても、システム全体が機能停止することなく動作を継続できる機能（いわゆるフォルトトレラント）への要求が高まっている。また、自動車などの使用年数を考えると、１０年を超える長期使用も考えられる。そのため、使用中の経年劣化や断線などの故障が発生したとしても安全に動作させるため、フォルトトレラントが必要となる。

特開２０１１−１８８０９７号公報

ところが、発明者らは、特許文献１に記載の逐次比較型Ａ／Ｄコンバータは、以下の問題点を有することを見出した。この逐次比較型Ａ／Ｄコンバータでは、サンプリング用容量が断線した場合に補正用容量で補正を行おうとすると、サンプリング容量と個数及び容量値が同じ補正用容量を設けなければならず、現実的ではない。また、容量が断線してもフォルトトレラントを実現できる逐次比較型Ａ／Ｄコンバータを実現するには、容量の個数が増大するので、回路面積の増大が避けられない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、逐次比較型Ａ／Ｄコンバータは、一端が共通線と接続され、それぞれ容量値が異なる複数の容量が並列に配列され、入力アナログ信号がサンプリングされる容量アレイ部と、前記共通線と基準電圧とを比較する比較器と、予め定められた前記複数の容量のそれぞれの容量値の期待値と、外部から与えられる前記複数の容量のそれぞれの容量値の実測値と、の間の誤差を検出する誤差検出部と、前記誤差検出部での誤差検出結果と前記比較器での比較結果とに基づき、前記複数の容量のそれぞれに対する補正チャージ回数を決定する補正チャージ決定部と、前記補正チャージ決定部で決定された前記複数の容量のそれぞれに対する前記補正チャージ回数を記憶する記憶部と、前記記憶部に記憶された前記複数の容量のそれぞれに対する前記補正チャージ回数に基づき、前記容量アレイ部の前記複数の容量への補正チャージ動作を制御する制御回路と、前記制御回路からの制御信号により、前記補正チャージ回数に対応する電荷を、前記複数の容量のうちで前記制御回路が指定した容量に補正チャージする補正チャージ回路と、を備えるものである。

容量アレイ部の容量に断線が発生しても正常なＡ／Ｄ変換を行うことができる逐次比較型Ａ／Ｄコンバータ及び逐次比較型Ａ／Ｄコンバータの補正チャージ方法を提供することができる。

実施の形態１にかかるＡ／Ｄコンバータ１００の構成を模式的に示す構成図である。 実施の形態１にかかるＡ／Ｄコンバータ１００の容量アレイ素子群２の構成を模式的に示す拡大図である。 補正チャージ回路３の構成例を模式的に示す回路図である。 実施の形態１にかかるＡ／Ｄコンバータ１００の通常のＡ／Ｄ変換動作を示すフローチャートである。 実施の形態１にかかるＡ／Ｄコンバータ１００の逐次比較レジスタ４０の配置を模式的に示すブロック図である。 入力アナログ信号ＡＩＮのサンプリング工程での容量アレイ素子群２の接続関係を示す回路図である。 入力アナログ信号ＡＩＮのサンプリング工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。 ホールド工程での容量アレイ素子群２の接続関係を示す回路図である。 ホールド工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。 第１の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。 第１の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。 ＶＡＩＮ＞１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。 ＶＡＩＮ＞１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。 ＶＡＩＮ＜１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。 ＶＡＩＮ＜１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。 Ａ／Ｄコンバータ１００が３ビットのＡ／Ｄコンバータである場合のＡ／Ｄ変換動作での各ビットの値と判定条件を示す図である。 実施の形態１にかかるＡ／Ｄコンバータ１００の補正チャージ動作を含むＡ／Ｄ変換動作を示すフローチャートである。 補正チャージ工程の動作を示すフローチャートである。 補正チャージを行う容量の指定と補正チャージ回数との関係を示す表である。 補正チャージ用容量１０にチャージを行う場合の接続関係を示す回路図である。 容量Ｃ１＿２に補正チャージを行う場合の接続関係を示す回路図である。 実施の形態３にかかるマイクロコンピュータ３００の使用態様を模式的に示すブロック図である。 ４ビットの場合のＡ／Ｄ変換動作を示す図である。

以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。

実施の形態１
まず、実施の形態１にかかるＡ／Ｄコンバータ１００について説明する。図１Ａは、実施の形態１にかかるＡ／Ｄコンバータ１００の構成を模式的に示す構成図である。図１Ｂは、実施の形態１にかかるＡ／Ｄコンバータ１００の容量アレイ素子群２の構成を模式的に示す拡大図である。なお、説明を簡素化するため、以下では、Ａ／Ｄコンバータ１００が３ビットのＡ／Ｄコンバータとして構成される例について説明する。Ａ／Ｄコンバータ１００は、容量アレイ型の逐次比較型Ａ／Ｄコンバータとして構成される。Ａ／Ｄコンバータ１００は、制御回路１、容量アレイ素子群２、補正チャージ回路３、コンパレータ（比較器）４、誤差検出部５、補正チャージ決定部６、記憶装置７、信号線８及びスイッチ９を有する。

制御回路１は、記憶装置７から読み出した補正チャージの対象として指定された容量の情報及び補正チャージ回数に基づいて、容量アレイ素子群２を制御する。入力アナログ信号ＡＩＮは、Ａ／Ｄコンバータ１００のアナログ／デジタル変換の対象となる入力信号である。例えば車載向けマイクロコンピュータの分野では、マイクロコンピュータの外部から入力する速度や温度などが、入力アナログ信号ＡＩＮとして入力される。以下、入力アナログ信号ＡＩＮの電圧をＶＡＩＮとする。

容量アレイ素子群２は、複数の容量を有し、外部から入力アナログ信号ＡＩＮ、第１の基準電圧ＲＥＦ＿Ｐ（例えば、電源電圧ＡＶＤＤ）、第２の基準電圧ＲＥＦ＿Ｍ（例えば、グランド電圧ＧＮＤ）が入力される。なお、第１の基準電圧ＲＥＦ＿Ｐは、第２の基準電圧ＲＥＦ＿Ｍと比べて高い電圧であるものとする。また、容量アレイ素子群２は、信号線８と接続される。信号線８は、コンパレータ４の一方の入力と補正チャージ回路３の出力との間を接続する。

容量アレイ素子群２の各容量の一方の端子（第１の端子とも称する）は、第４のスイッチと接続される。第４のスイッチの他端には、信号線８が接続される。容量アレイ素子群２の各容量の他方の端子（第２の端子とも称する）は、第１〜第３のスイッチの一端と接続される。第１のスイッチの他端には、入力アナログ信号ＡＩＮが入力される。第２のスイッチの他端には、第１の基準電圧ＲＥＦ＿Ｐが入力される。第３のスイッチの他端には、第２の基準電圧ＲＥＦ＿Ｍが入力される。第１〜第３のスイッチは、制御回路１からの制御信号ＣＯＮ１によってオン／オフが制御される。

Ａ／Ｄコンバータ１００が３ビットのＡ／Ｄコンバータとして構成される場合、容量アレイ素子群２は、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２を有する。容量Ｃ１＿１及びＣ１＿２は同じ容量値Ｃを有する。容量Ｃ４及びＣ２は、それぞれ容量Ｃ１＿１及びＣ１＿２の４倍の容量値４Ｃ及び２倍の容量値２Ｃを有する。

図１Ｂに示すように、容量Ｃ４には、スイッチＳ４ａ、Ｓ４ｂ、Ｓ４ｃ及びＳ４ｄが接続される。容量Ｃ２には、スイッチＳ２ａ、Ｓ２ｂ、Ｓ２ｃ及びＳ２ｄが接続される。容量Ｃ１＿１には、スイッチＳ１＿１ａ、Ｓ１＿１ｂ、Ｓ１＿１ｃ及びＳ１＿１ｄが接続される。容量Ｃ１＿２には、スイッチＳ１＿２ａ、Ｓ１＿２ｂ、Ｓ１＿２ｃ及びＳ１＿２ｄが接続される。スイッチＳ４ａ、Ｓ２ａ、Ｓ１＿１ａ及びＳ１＿２ａは、第１のスイッチに対応する。スイッチＳ４ｂ、Ｓ２ｂ、Ｓ１＿１ｂ及びＳ１＿２ｂは、第２のスイッチに対応する。スイッチＳ４ｃ、Ｓ２ｃ、Ｓ１＿１ｃ及びＳ１＿２ｃは、第３のスイッチに対応する。スイッチＳ４ｄ、Ｓ２ｄ、Ｓ１＿１ｄ及びＳ１＿２ｄは、第４のスイッチに対応する。

補正チャージ回路３は、入力アナログ信号ＡＩＮ及び制御回路１からの補正チャージ制御信号ＳＣに基づいて、容量アレイ素子群２の指定された容量をチャージする。図２は、補正チャージ回路３の構成例を模式的に示す回路図である。補正チャージ回路３は、補正チャージ用容量１０、スイッチ１１、１２ａ、１２ｂ及び１３、切替制御回路１４を有する。補正チャージ用容量１０は、例えば容量Ｃ１＿１及びＣ１＿２の１／１６の容量値１／１６Ｃを有する。補正チャージ用容量１０の一端は、出力端子１５と接続される。出力端子１５と電源電圧ＡＶＤＤを出力する電源（電源ＡＶＤＤとも称する）との間には、スイッチ１１が挿入される。補正チャージ用容量１０の他端と電源ＡＶＤＤとの間にはスイッチ１２ａが挿入され、グランド電圧ＧＮＤを出力する電源（グランド電源ＧＮＤとも称する）との間にはスイッチ１２ｂが挿入される。また、出力端子１５には、スイッチ１３を介して入力アナログ信号ＡＩＮが入力される。出力端子１５は、外部の信号線８と接続される。スイッチ１１、１２ａ、１２ｂ及び１３のオン／オフは、切替制御回路１４により制御される。

コンパレータ４の入力は、信号線８及びグランド電源ＧＮＤと接続される。コンパレータ４は、信号線８の電圧Ｖｃとグランド電圧ＧＮＤとを比較する。比較結果は、Ａ／Ｄ変換動作時のいずれかのビットとして出力される。信号線８と接続されるコンパレータ４の第１の入力端子とグランド電源ＧＮＤと接続される第２の入力端子との間には、スイッチ９が接続される。スイッチ９は、制御回路１からの制御信号ＣＯＮ２によってオン／オフが制御される。

誤差検出部５は、外部から入力される容量検査情報２１と期待値テーブル２２とを比較し、比較により得られた誤差を補正チャージ決定部６に出力する。補正チャージ決定部６は、誤差から補正チャージを行う容量の指定及び補正チャージ回数を含む補正チャージ情報２３を生成する。補正チャージ情報２３は、記憶装置７へ出力される。

記憶装置７は、補正チャージ情報２３を格納する。記憶装置７は、例えば、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２への補正チャージ回数をそれぞれ格納する、レジスタＲＥＧ４、ＲＥＧ２、ＲＥＧ１＿１及びＲＥＧ１＿２を有する。

続いて、Ａ／Ｄコンバータ１００の動作について説明する。Ａ／Ｄコンバータ１００は、容量アレイ素子群２に断線している容量が存在する場合でも正常なＡ／Ｄ変換動作を行うことが可能である。これは、Ａ／Ｄ変換動作時に、断線している容量にチャージされるべき電荷を、断線していない容量に補正チャージすることで実現される。

まず、Ａ／Ｄコンバータ１００の断線が無い場合の通常のＡ／Ｄ変換動作について説明する。図３Ａは、実施の形態１にかかるＡ／Ｄコンバータ１００の通常のＡ／Ｄ変換動作を示すフローチャートである。図３Ｂは、実施の形態１にかかるＡ／Ｄコンバータ１００の逐次比較レジスタ４０の配置を模式的に示すブロック図である。Ａ／Ｄコンバータ１００の通常のＡ／Ｄ変換動作では、逐次比較レジスタ４０が用いられる。逐次比較レジスタ４０は、コンパレータ４の出力と接続され、通常のＡ／Ｄ変換動作における逐次比較により得られた各ビットの値が格納される。通常のＡ／Ｄ変換動作では、制御回路１は、逐次比較レジスタ４０に格納された各ビットの値に基づき、容量アレイ素子群２内のスイッチの動作を制御する。

ステップＳ１０１
まず、入力アナログ信号ＡＩＮのサンプリング工程について説明する。Ａ／Ｄコンバータ１００での通常のＡ／Ｄ変換動作が開始すると、まず、入力アナログ信号ＡＩＮがサンプリングされる。図４Ａは、入力アナログ信号ＡＩＮのサンプリング工程での容量アレイ素子群２の接続関係を示す回路図である。サンプリング工程が開始すると、制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の第１及び第４のスイッチ（スイッチＳ４ａ、Ｓ２ａ、Ｓ１＿１ａ、Ｓ１＿２ａ、Ｓ４ｄ、Ｓ２ｄ、Ｓ１＿１ｄ及びＳ１＿２ｄ）をオンにし、第２及び第３のスイッチ（スイッチＳ４ｂ、Ｓ２ｂ、Ｓ１＿１ｂ、Ｓ１＿２ｂ、Ｓ４ｃ、Ｓ２ｃ、Ｓ１＿１ｃ及びＳ１＿２ｃ）をオフにする。これにより、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２は、入力アナログ信号ＡＩＮが入力されるノードと信号線８との間に並列に接続される。また、制御回路１は、制御信号ＣＯＮ２により、スイッチ９をオンにする。これにより、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２がチャージされる。

図４Ｂは、入力アナログ信号ＡＩＮのサンプリング工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２を並列接続した場合の合成容量の容量値は８Ｃとなる。容量値８Ｃの合成容量に蓄えられる電荷をＱ０とすると、合成容量にかかる電圧は入力アナログ信号ＡＩＮの電圧ＶＡＩＮであるので、電荷Ｑ０は以下の式（１）で表される。

ステップＳ１０２
次いで、ホールド工程について説明する。図５Ａは、ホールド工程での容量アレイ素子群２の接続関係を示す回路図である。制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の第１のスイッチ（スイッチＳ４ａ、Ｓ２ａ、Ｓ１＿１ａ及びＳ１＿２ａ）をオフにする。そして、容量アレイ素子群２の第３のスイッチ（スイッチＳ４ｃ、Ｓ２ｃ、Ｓ１＿１ｃ及びＳ１＿２ｃ）をオンにする。これにより、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ１＿２には、第２の基準電圧ＲＥＦ＿Ｍ（グランド電圧ＧＮＤ）が印加される。また、制御回路１は、制御信号ＣＯＮ２により、スイッチ９をオフにする。その結果、ステップＳ１０１でチャージされた電荷Ｑ０が保持される。

図５Ｂは、ホールド工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。この場合、信号線８の電圧Ｖｃは、以下の式（２）で表される。

ステップＳ１０３
次いで、第１の電荷再配分工程について説明する。図６Ａは、第１の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の容量Ｃ４の第３のスイッチ（スイッチＳ４ｃ）をオフにし、第２のスイッチ（スイッチＳ４ｂ）をオンにする。これにより、容量Ｃ４にのみ、第１の基準電圧ＲＥＦ＿Ｐ（電源電圧ＡＶＤＤ）が印加される。

図６Ｂは、第１の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。この場合、並列接続された容量Ｃ２、Ｃ１＿１及びＣ１＿２の合成容量の容量値は４Ｃである。すなわち、第１の基準電圧ＲＥＦ＿Ｐと第２の基準電圧ＲＥＦ＿Ｍとの間で、容量値４Ｃの容量が直列に接続され、その接続点が信号線８と接続される構成となる。従って、２つの容量値４Ｃの容量の信号線８側の端子に負電荷が分布し、反対側の端子に正電荷が分布する。この場合、ホールド工程で蓄えた電荷の合計は維持され、信号線８の電圧Ｖｃは条件を満たすよう、電源電圧ＡＶＤＤの１／２と入力アナログ信号の電圧ＶＡＩＮとの間の差圧となる。コンパレータ４は、電圧Ｖｃとグランド電圧ＧＮＤとを比較することで最上位ビットＭＳＢを判定する。

第１の基準電圧ＲＥＦ＿Ｐの容量にチャージされる電荷をＱ１とすると、電荷Ｑ１は、以下の式（３）で表される。

第２の基準電圧ＲＥＦ＿Ｍの容量にチャージされる電荷をＱ２とすると、電荷Ｑ２は、以下の式（４）で表される。

電荷Ｑ０、Ｑ１及びＱ２は、以下の式（５）に示す関係を満たす。

式（３）〜（５）より、信号線８の電圧Ｖｃは、以下の式（６）で表される。

そして、コンパレータ４は、電圧Ｖｃが１／２×ＡＶＤＤより大きいか小さいかを判定する。ＶＡＩＮ＞１／２×ＡＶＤＤの場合には、最上位ビットＭＳＢとして「１」が出力され、逐次比較レジスタ４０に格納される。ＶＡＩＮ＜１／２×ＡＶＤＤの場合には、最上位ビットＭＳＢとして「０」が出力され、逐次比較レジスタ４０に格納される。

ステップＳ１０４
次いで、第２の電荷再配分工程について説明する。第２の電荷再配分工程は、最上位ビットＭＳＢの値により、２通りの動作に分岐する。

まず、ＭＳＢ＝１（ＶＡＩＮ＞１／２×ＡＶＤＤ）の場合について説明する。図７Ａは、ＶＡＩＮ＞１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の容量Ｃ２の第３のスイッチ（スイッチＳ２ｃ）をオフにし、第２のスイッチ（スイッチＳ２ｂ）をオンにする。これにより、容量Ｃ４及びＣ２に、第１の基準電圧ＲＥＦ＿Ｐ（電源電圧ＡＶＤＤ）が印加される。

図７Ｂは、ＶＡＩＮ＞１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。この場合、並列接続された容量Ｃ４及びＣ２の合成容量の容量値は６Ｃである。また、並列接続された容量Ｃ１＿１及びＣ１＿２の合成容量の容量値は２Ｃである。すなわち、第１の基準電圧ＲＥＦ＿Ｐと第２の基準電圧ＲＥＦ＿Ｍとの間に、容量値６Ｃの容量と容量値２Ｃの容量とがこの順で直列に接続され、その接続点が信号線８と接続される構成となる。従って、２つの容量の信号線８側の端子に負電荷が分布し、反対側の端子に正電荷が分布する。よって、信号線８の電圧Ｖｃは、電源電圧ＡＶＤＤの３／４と入力アナログ信号の電圧ＶＡＩＮとの間の差電圧となる。コンパレータ４は、電圧Ｖｃとグランド電圧ＧＮＤとを比較することで第２ビットを判定する。第１の基準電圧ＲＥＦ＿Ｐの容量にチャージされる電荷Ｑ１は、以下の式（７）で表される。

第２の基準電圧ＲＥＦ＿Ｍの容量にチャージされる電荷をＱ２は、以下の式（８）で表される。

電荷Ｑ０、Ｑ１及びＱ２は、以下の式（９）に示す関係を満たす。

式（７）〜（９）より、信号線８の電圧Ｖｃは、以下の式（１０）で表される。

そして、コンパレータ４は、電圧Ｖｃが３／４×ＡＶＤＤより大きいか小さいかを判定する。ＶＡＩＮ＞３／４×ＡＶＤＤの場合には、第２ビットとして「１」が出力され、逐次比較レジスタ４０に格納される。ＶＡＩＮ＜３／４×ＡＶＤＤの場合には、第２ビットとして「０」が出力され、逐次比較レジスタ４０に格納される。

次に、ＭＳＢ＝０（ＶＡＩＮ＜１／２×ＡＶＤＤ）の場合について説明する。図８Ａは、ＶＡＩＮ＜１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２の接続関係を示す回路図である。制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の容量Ｃ４の第３のスイッチ（スイッチＳ２ｃ）をオンにし、第２のスイッチ（スイッチＳ２ｂ）をオフにする。これにより、容量Ｃ４に、第２の基準電圧ＲＥＦ＿Ｍ（グランド電圧ＧＮＤ）が印加される。また、制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の容量Ｃ２の第３のスイッチ（スイッチＳ２ｃ）をオフにし、第２のスイッチ（スイッチＳ２ｂ）をオンにする。これにより、容量Ｃ２に、第１の基準電圧ＲＥＦ＿Ｐ（電源電圧ＡＶＤＤ）が印加される。

図８Ｂは、ＶＡＩＮ＜１／２×ＡＶＤＤの場合の第２の電荷再配分工程での容量アレイ素子群２でのチャージ状況を模式的に示す図である。この場合、並列接続された容量Ｃ４、Ｃ１＿１及びＣ１＿２の合成容量の容量値は６Ｃである。すなわち、第１の基準電圧ＲＥＦ＿Ｐと第２の基準電圧ＲＥＦ＿Ｍとの間に、容量値２Ｃの容量と容量値６Ｃの容量とがこの順で直列に接続され、その接続点が信号線８と接続される構成となる。従って、２つの容量の信号線８側の端子に負電荷が分布し、反対側の端子に正電荷が分布する。よって、信号線８の電圧Ｖｃは、電源電圧ＡＶＤＤの１／４と入力アナログ信号の電圧ＶＡＩＮとの間の差電圧となる。コンパレータ４は、電圧Ｖｃとグランド電圧ＧＮＤとを比較することで第２ビットを判定する。第１の基準電圧ＲＥＦ＿Ｐ側の容量にチャージされる電荷Ｑ１は、以下の式（１１）で表される。

第２の基準電圧ＲＥＦ＿Ｍの容量にチャージされる電荷をＱ２は、以下の式（１２）で表される。

電荷Ｑ０、Ｑ１及びＱ２は、以下の式（１３）に示す関係を満たす。

式（１１）〜（１３）より、信号線８の電圧Ｖｃは、以下の式（１４）で表される。

そして、コンパレータ４は、電圧Ｖｃが１／４×ＡＶＤＤより大きいか小さいかを判定する。ＶＡＩＮ＞１／４×ＡＶＤＤの場合には、第２ビットとして「１」が出力され、逐次比較レジスタ４０に格納される。ＶＡＩＮ＜１／４×ＡＶＤＤの場合には、第２ビットとして「０」が出力され、逐次比較レジスタ４０に格納される。

第３の電荷再配分工程についても、第２の電荷再配分工程と同様の動作を行い、最下位ビットＬＳＢの値を決定する。上記に示す第１〜第３の電荷再配分工程については、一般的な容量アレイ群を用いる逐次比較型Ａ／ＤコンバータのＡ／Ｄ変換動作であるので、以降の説明を省略する。

図９は、Ａ／Ｄコンバータ１００が３ビットのＡ／Ｄコンバータである場合のＡ／Ｄ変換動作での各ビットの値と判定条件を示す図である。図９に示すように、最上位ビットＭＳＢ及び第２ビットは上記要領で決定され、最下位ビットＬＳＢについても図９に示す条件に基づいて決定される。

次に、Ａ／Ｄコンバータ１００の補正チャージ動作について説明する。図１０は、実施の形態１にかかるＡ／Ｄコンバータ１００の補正チャージ動作を含むＡ／Ｄ変換動作を示すフローチャートである。Ａ／Ｄコンバータ１００は、容量アレイ素子群２のそれぞれの容量と信号線８との間での断線が有る場合でも、断線していない容量に補正チャージを行うことで、入力アナログ信号ＡＩＮのＡ／Ｄ変換を行うことができる。図１０では、図３Ａと比較して、第１〜第３の電荷再配分工程の前に、補正チャージ工程Ｓ１１〜Ｓ１３が挿入される。図１１は、補正チャージ工程の動作を示すフローチャートである。なお、補正チャージ工程Ｓ１１〜Ｓ１３では、同様の補正チャージ動作が行われる。以下、補正チャージ工程Ｓ１１について説明する。

ステップＳ１１１
Ａ／Ｄコンバータ１００は、容量検査情報２１を外部の故障検出回路３１より受け取る。容量検査情報２１は、容量アレイ素子群２のそれぞれの容量の容量値、及び各容量と信号線８との間での断線の有無を示すフラグが含まれる。容量検査情報２１を受け取るタイミングは、例えば製造時のテストや、マイクロコンピュータの起動時、システムのリセット時、動作中の所定のタイミングなどである。容量検査情報２１は、予め故障検出回路３１により取得されている。

容量検査情報２１は、故障検出回路３１により予め決定された情報である。この際、各容量の容量値は絶対的なアナログ値として与えられる。誤差検出部５は、容量検査情報２１に含まれる容量値を後述する期待値と比較するため、容量値を比較可能な形に換算する。本実施の形態では、各容量の容量値は、検査結果で得られた容量値を補正チャージ用容量１０の容量値の大きさを示す数値（１／１６）で除した値として表される。容量検査情報２１に断線を示すフラグが含まれない場合は、断線している容量はないので、容量検査情報２１に含まれる容量値をそのまま換算する。例えば、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ２＿２が設計通りの容量値（４Ｃ、２Ｃ、１Ｃ、１Ｃ）を有する場合には、誤差検出部５が算出する換算値は以下に示す通りとなる。

容量Ｃ４ ４×１６＝６４
容量Ｃ２ ２×１６＝３２
容量Ｃ１＿１ １×１６＝１６
容量Ｃ１＿２ １×１６＝１６

これに対し、容量検査情報２１に容量Ｃ１＿１が断線していることを示すフラグが含まれる場合には、誤差検出部５は、容量Ｃ１＿１の容量値にかかわらず、容量Ｃ１＿１の容量値の換算値を０に設定する。なお、故障検出回路３１は、断線が検出された容量については、断線を示すフラグのみを誤差検出部５に送付し、断線した容量の容量値の送付を省略してもよい。

容量Ｃ４ ４×１６＝６４
容量Ｃ２ ２×１６＝３２
容量Ｃ１＿１ ０×１６＝０
容量Ｃ１＿２ １×１６＝１６

なお、容量検査情報２１に含まれる容量値は実測値であるので、容量Ｃ１＿１の容量値は０．９４ｐＦのように整数ではない値をとることも有り得る。このような場合には、上記の換算値の小数点以下を四捨五入し、切り上げ又は切り捨てることも可能である。

ステップＳ１１２
誤差検出部５は、容量検査情報２１と期待値テーブル２２とを比較し、誤差を検出する。例えば、期待値テーブル２２には、容量Ｃ４、Ｃ２、Ｃ１＿１及びＣ２＿２が設計通りの容量値を有する場合の期待値が格納されている。期待値は、以下に示す通りとなる。

容量Ｃ４ ４×１６＝６４
容量Ｃ２ ２×１６＝３２
容量Ｃ１＿１ １×１６＝１６
容量Ｃ１＿２ １×１６＝１６

例えば、容量Ｃ１＿１が断線している場合には、容量Ｃ１＿１について、誤差「１６」が検出される。

ステップＳ１１３
補正チャージ決定部６は、誤差検出部５で検出された誤差とコンパレータ４から出力されるビットに基づいて、補正チャージを行う容量を指定し、指定した容量の補正チャージ回数を決定する。図１２は、補正チャージを行う容量の指定と補正チャージ回数との関係を示す表である。図１２の表中のＰは、電荷再配分時に、それぞれの容量に第１の基準電圧ＲＥＦ＿Ｐが印加されることを示す。図１２の表中のＭは、電荷再配分時に、それぞれの容量に第２の基準電圧ＲＥＦ＿Ｍが印加されることを示す。図１２の表中の入力アナログ信号の電圧ＶＡＩＮの条件欄に記載された（ｘＣ：ｙＣ）は、電荷再配分時の（第１の基準電圧ＲＥＦ＿Ｐ側に接続される容量の合計容量値：第２の基準電圧ＲＥＦ＿Ｍ側に接続される容量の合計容量値）を示す。

以下では、補正チャージ動作の基本動作を理解するため、容量Ｃ１＿１が断線しており、容量Ｃ１＿１にチャージされるべき電荷を容量Ｃ１＿２にチャージする場合について説明する。容量Ｃ１＿１が断線している場合には、Ａ／Ｄ変換動作時に容量アレイ素子群２にチャージされる電荷は、容量Ｃ１＿１の分だけ不足することとなる。そのため、Ａ／Ｄコンバータ１００は、容量Ｃ１＿１以外の容量に容量Ｃ１＿１分の電荷をチャージする必要が有る。この場合、補正チャージ決定部６は、補正チャージを行う容量として容量Ｃ１＿２を指定し、誤差に基づき補正チャージ回数を「１６」とする。補正チャージ決定部６は、指定した容量とチャージ回数を、容量検査情報２１として出力する。容量検査情報２１は、記憶装置７に記憶される。

ステップＳ１１４
制御回路１は、記憶装置７から補正チャージ先として決定された容量の情報と補正チャージ回数とを読み出す。そして、読み出した情報に基づき、補正チャージ回路３を制御して、指定された容量Ｃ１＿２に１６回の補正チャージを行う。

以下、補正チャージの基本的な動作について説明する。図１３Ａは、補正チャージ用容量１０にチャージを行う場合の接続関係を示す回路図である。補正チャージ回路３では、まず、補正チャージ用容量１０へのチャージが行われる。切替制御回路１４は、スイッチ１２ｂ及びスイッチ１３をオンにして、補正チャージ用容量１０にグランド電圧ＧＮＤ及び入力アナログ信号ＡＩＮを供給する。この場合、補正チャージ用容量１０の容量値が１／１６Ｃであるので、補正チャージ用容量１０にチャージされる電荷Ｑｃは、以下の式（１５）で表される。

次に、補正チャージ用容量１０にチャージされた電荷Ｑｃを、容量アレイ素子群２の指定された容量Ｃ１＿２にチャージする。図１３Ｂは、容量Ｃ１＿２に補正チャージを行う場合の接続関係を示す回路図である。切替制御回路１４は、スイッチ１２ａをオン、スイッチ１１、１２ｂ及び１３をオフにする。制御回路１は、制御信号ＣＯＮ１により、容量アレイ素子群２の容量Ｃ１＿２の第３及び第４のスイッチ（スイッチＳ１＿２ｃ、Ｓ１＿２ｄ）をオンにし、第１及び２のスイッチ（スイッチＳ１＿２ａ、Ｓ１＿２ｂ）をオフにする。これにより、補正チャージ用容量１０に蓄えた電荷Ｑｃが、容量Ｃ１＿２にチャージされる。

ｎ回の補正チャージを行った場合、容量Ｃ１＿２にチャージされた電荷Ｑｐは、以下の式（１６）で表される。

以上で、１回の補正プリチャージが完了する。プリチャージ回数１６の全ての回数について容量Ｃ１＿２へのチャージを行う場合、制御回路１は、補正チャージ回路３にステップＳ１１３を１６回繰り返させる。プリチャージ回数１６の全ての回数について容量Ｃ１＿２へのチャージを行う場合、容量Ｃ１＿２にチャージされた電荷Ｑｐは以下の式（１７）で表される。

これにより、容量Ｃ１＿１が断線している場合でも、容量Ｃ１＿２に補正チャージを行うことで、断線により不足する電荷を補い、正常なＡ／Ｄ変換動作を行うことができる。

また、上述の図１２に示すように、各ビットの判定状況に応じて断線している容量にチャージされるべき電荷を、断線していない容量にチャージすることで、正常にＡ／Ｄ変換動作を行うことができる。従って、断線故障の発生でも、正常な機能を維持することができる逐次比較型Ａ／Ｄコンバータを実現することができる。

なお、上述では補正チャージ用容量１０の容量値を１／１６Ｃとしたが、これは例示に過ぎない。断線を補正するための補正チャージを行う場合には、補正チャージ用容量１０の容量値は、容量アレイ素子群２の容量のうちの最小の容量値以下であればよい。なお、補正チャージ用容量１０の容量値をなるべく大きくすることで、補正チャージの回数を減らすことが可能である。

実施の形態２
次に、実施の形態２について説明する。Ａ／Ｄコンバータ１００は、容量の断線のみならず、容量値のばらつきを補正することが可能である。本実施の形態では、Ａ／Ｄコンバータ１００の容量値のばらつき補正について説明する。Ａ／Ｄコンバータ１００の構成及び通常のＡ／Ｄ変換動作については、実施の形態１と同様であるので説明を省略する。

続いて、本実施の形態におけるＡ／Ｄコンバータ１００の補正チャージ動作について説明する。容量アレイ素子群２の複数の容量の容量値は、製造時の製造誤差により、ばらつきが生じることがある。また、経年劣化により、容量値が変動し、結果としてばらつきが発生することもある。このような容量値のばらつきは、検査によって検出される。Ａ／Ｄコンバータ１００は、容量値のばらつきを補正チャージにより補正することが可能である。

例えば、容量値のばらつきの例として、容量Ｃ１＿１の容量値が設計値Ｃよりも１／１６Ｃだけ小さい場合について検討する。この場合、入力アナログ信号ＡＩＮにより容量Ｃ１＿１をチャージしても、容量Ｃ１＿１の実測値１５／１６Ｃ分だけしかチャージされないこととなる。そのため、Ａ／Ｄコンバータ１００は、不足する容量値１／１６Ｃ分を補正チャージにより補う。この場合の各容量の検査結果は、以下のとおりである。

容量Ｃ４ ４×１６＝６４
容量Ｃ２ ２×１６＝３２
容量Ｃ１＿１ １５／１６×１６＝１５
容量Ｃ１＿２ １×１６＝１６

期待値テーブル２２の期待値は、実施の形態１と同様、以下に示す通りとなる。

容量Ｃ４ ４×１６＝６４
容量Ｃ２ ２×１６＝３２
容量Ｃ１＿１ １×１６＝１６
容量Ｃ１＿２ １×１６＝１６

誤差検出部５は、容量Ｃ１＿１の容量値の誤差として、誤差「１」を検出する。これにより、補正チャージ決定部６は、補正チャージを行う容量として容量Ｃ１＿１を指定し、誤差に基づき補正チャージ回数を「１」とする。補正チャージ決定部６は、指定した容量とチャージ回数を、容量検査情報２１として出力する。容量検査情報２１は、記憶装置７に記憶される。以降の容量Ｃ１＿２へのチャージ方法は、実施の形態１と同様なので、説明を省略する。これにより、容量Ｃ１＿１に対して、ばらつきにより不足する電荷をチャージし、Ａ／Ｄ変換動作時の容量Ｃ１＿１へのチャージ量を、設計値Ｃに対応させることができる。

以上、本構成によれば、容量の断線のみならず、容量値のばらつきを補正することができるＡ／Ｄコンバータを提供することが可能である。

実施の形態３
次に、実施の形態３について説明する。本実施の形態では、Ａ／Ｄコンバータ１００が組み込まれたマイクロコンピュータ３００の使用例について説明する。図１４は、実施の形態３にかかるマイクロコンピュータ３００の使用態様を模式的に示すブロック図である。マイクロコンピュータ３００は、Ａ／Ｄコンバータ１００及び内部回路３０を有する。マイクロコンピュータ３００は、外部の故障検出回路３１及びセンサー３２と接続される。

故障検出回路３１は、Ａ／Ｄコンバータ１００の容量アレイ素子群２の容量を検査し断線又は容量値のばらつきについての情報を含む上述の容量検査情報２１を、Ａ／Ｄコンバータ１００に出力する。

センサー３２は、例えば環境温度を測定し、温度を示す入力アナログ信号ＡＩＮをＡ／Ｄコンバータ１００へ出力する。

Ａ／Ｄコンバータ１００は、入力アナログ信号ＡＩＮをＡ／Ｄ変換し、変換結果を示すデジタル信号３３を内部回路３０に出力する。内部回路３０は、デジタル信号３３に応じて必要な演算処理等を行う。

以上、本構成によれば、外部からＡ／Ｄコンバータ１００へ入力アナログ信号ＡＩＮ及び容量検査情報２１を供給し、Ａ／Ｄコンバータ１００でのＡ／Ｄ変換を行うことができる。なお、図１４では、マイクロコンピュータ３００の外部に故障検出回路３１及びセンサー３２が配置される場合について説明したが、これは例示に過ぎない。例えば、故障検出回路３１及びセンサー３２の一方又は両方を、マイクロコンピュータ３００の内部に配置してもよい。

実施の形態４
次に、実施の形態４について説明する。上述の実施の形態では、Ａ／Ｄコンバータ１００を３ビットのＡ／Ｄコンバータとして説明した。しかし、Ａ／Ｄコンバータ１００は、１以上の任意のビットのコンバータとして構成してもよい。この際、ｎ（ｎは１以上の整数）ビットのＡ／Ｄコンバータでは、ｎ回の電荷再配分工程を行う必要がある。従って、ｎ回の電荷再配分工程のそれぞれに先立って補正チャージを行うことで、Ａ／Ｄコンバータ１００と同様に、断線又は容量値のばらつきを補正することが可能である。

図１５は、４ビットの場合のＡ／Ｄ変換動作を示す図である。図１５で、ｘＣ対ｙＣは、電荷再配分時の「第１の基準電圧ＲＥＦ＿Ｐ側に接続される容量の合計容量値」対「第２の基準電圧ＲＥＦ＿Ｍ側に接続される容量の合計容量値」を示す。４ビットの場合のＡ／Ｄ変換動作では、容量アレイ素子群２に、容量値８Ｃの容量が１つ追加される。図１５に示すように、各ビットの判定において合計１６Ｃの容量値が振り分けられる。

その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態１及び２では、容量アレイ素子群２が４つの容量を有する場合について説明したが、これは例示に過ぎない。Ａ／Ｄ変換のビット数に応じて、適宜容量アレイ素子群２の容量の数を減少又は増加させることができる。この際、最小の容量値Ｃを有する容量が２つ有り、それ以外の容量の容量値はそれぞれ異なり、かつ容量値Ｃの２のべき乗倍の容量値を有していればよい。

補正チャージ３の構成は例示に過ぎない。同様の動作を行えるならば、補正チャージ３は他の構成としてもよい。

上述の実施の形態では、Ａ／Ｄコンバータ１００の外部の故障検出回路３１から容量検査情報２１が与えられるものとして説明したが、これは例示に過ぎない。すなわち、故障検出回路３１はＡ／Ｄコンバータ１００の内部に組み込むことも可能である。また、故障検出回路３１は、例えば容量測定装置などの一般的な測定装置で代替することも可能であり、測定装置などの他の装置内に組み込まれてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

ＡＩＮ 入力アナログ信号
Ｃ１＿１、Ｃ１＿２、Ｃ２、Ｃ４ 容量
ＣＯＮ１、ＣＯＮ２ 制御信号
ＲＥＦ＿Ｐ 第１の基準電圧
ＲＥＦ＿Ｍ 第２の基準電圧
Ｓ１＿１ａ、Ｓ１＿１ｂ、Ｓ１＿１ｃ、Ｓ１＿２ａ、Ｓ１＿ｂｃ、Ｓ１＿２ｃ、Ｓ２ａ、Ｓ２ｂ、Ｓ２ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃ スイッチ
ＳＣ 補正チャージ制御信号
ＳＬ１ 共通信号線
１ 制御回路
２ 容量アレイ素子群
３ 補正チャージ回路
４ コンパレータ
５ 誤差検出部
６ 補正チャージ決定部
７ 記憶装置
８ 信号線
９、１１、１２ａ、１２ｂ、１３ スイッチ
１０ 補正チャージ用容量
１４ 切替制御回路
１５ 出力端子
２１ 容量検査情報
２２ 期待値テーブル
２３ 補正チャージ情報
３０ 内部回路
３１ 故障検出回路
３２ センサー
３３ デジタル信号
４０ 逐次比較レジスタ
１００ Ａ／Ｄコンバータ
３００ マイクロコンピュータ

Claims (19)

1. 一端が共通線と接続され、それぞれ容量値が異なる複数の容量が並列に配列され、入力アナログ信号がサンプリングされる容量アレイ部と、
   前記共通線と基準電圧とを比較する比較器と、
   予め定められた前記複数の容量のそれぞれの容量値の期待値と、予め与えられた前記複数の容量のそれぞれの容量値の実測値と、の間の誤差を検出する誤差検出部と、
   前記誤差検出部での誤差検出結果と前記比較器での比較結果とに基づき、前記複数の容量のそれぞれに対する補正チャージ回数を決定する補正チャージ決定部と、
   前記補正チャージ決定部で決定された前記複数の容量のそれぞれに対する前記補正チャージ回数を記憶する記憶部と、
   前記記憶部に記憶された前記複数の容量のそれぞれに対する前記補正チャージ回数に基づき、前記容量アレイ部の前記複数の容量への補正チャージ動作を制御する制御回路と、
   前記制御回路からの制御信号により、前記補正チャージ回数に対応する電荷を、前記複数の容量のうちで前記制御回路が指定した容量に補正チャージする補正チャージ回路と、を備える、
   逐次比較型Ａ／Ｄコンバータ。
2. 前記補正チャージ決定部は、前記複数の容量のうち、１以上の容量の断線の発生を検出した場合には、前記入力アナログ信号のサンプリングにより断線が発生した容量にチャージされるべき電荷を、前記断線が発生した容量以外の１以上の容量に補正チャージさせる、
   請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
3. 前記複数の容量のそれぞれの容量値の前記実測値のうち、前記断線が発生した容量の容量値の実測値は０である、
   請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
4. 前記補正チャージ回路は、前記補正チャージを１回行う際の電荷を蓄積する補正チャージ用容量を備える、
   請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
5. 前記補正チャージ用容量は、前記入力アナログ信号の電圧が印加されることでチャージされ、
   前記補正チャージ用容量にチャージされた電荷は、前記複数の容量のうちで前記制御回路が指定した容量への補正チャージ１回分の電荷である、
   請求項４に記載の逐次比較型Ａ／Ｄコンバータ。
6. 前記補正チャージ用容量の容量値は、前記複数の容量のうちの最小の容量値以下である、
   請求項４に記載の逐次比較型Ａ／Ｄコンバータ。
7. 前記複数の容量は、最小の容量値を有する容量を２つ含み、
   前記最小の容量値を有する２つの前記容量以外の容量の容量値はそれぞれ異なり、かつそれぞれ前記最小の容量値の２のべき乗倍の値を有する、
   請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
8. 前記誤差検出部は、前記予め定められた前記複数の容量のそれぞれの容量値の期待値が格納された期待値テーブルを有する、
   請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
9. 前記複数の容量のそれぞれの容量値の前記実測値は、前記複数の容量のそれぞれの容量値を測定する外部の回路から与えられる、
   請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
10. 前記補正チャージ決定部は、前記複数の容量のうちで断線していない容量の容量値の前記実測値と前記期待値との間の誤差に対応する電荷に基づいて、前記断線していない容量に対する補正チャージ回数を決定する、
    請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
11. 一端が共通線と接続され、それぞれ容量値が異なる並列に配列された複数の容量で入力アナログ信号をサンプリングし、
    前記共通線と基準電圧とを比較し、
    予め定められた前記複数の容量のそれぞれの容量値の期待値と、予め与えられた前記複数の容量のそれぞれの容量値の実測値と、の間の誤差を検出し、
    誤差検出結果と、前記共通線と前記基準電圧との比較結果と、に基づき、前記複数の容量のそれぞれに対する補正チャージ回数を決定し、
    決定された前記複数の容量のそれぞれに対する前記補正チャージ回数を記憶し、
    記憶された前記複数の容量のそれぞれに対する前記補正チャージ回数に基づき、前記補正チャージ回数に対応する電荷を、前記複数の容量のうちで補正チャージの対象となる容量に補正チャージする
    逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
12. 前記複数の容量のうち、１以上の容量の断線の発生を検出した場合には、前記入力アナログ信号のサンプリングにより断線が発生した容量にチャージされるべき電荷を、前記断線が発生した容量以外の１以上の容量に補正チャージする、
    請求項１１に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
13. 前記複数の容量のそれぞれの容量値の前記実測値のうち、前記断線が発生した容量の実測値は０である、
    請求項１２に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
14. 前記補正チャージを１回行う際の電荷を蓄積する補正チャージ用容量を用いて前記補正チャージを行う、
    請求項１１に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
15. 前記補正チャージ用容量は、前記入力アナログ信号の電圧が印加されることでチャージされ、
    前記補正チャージ用容量にチャージされた電荷は、前記補正チャージの対象となる容量への補正チャージ１回分の電荷である、
    請求項１４に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
16. 前記補正チャージ用容量の容量値は、前記複数の容量のうちの最小の容量値以下である、
    請求項１４に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
17. 前記複数の容量は、最小の容量値を有する容量を２つ含み、
    前記最小の容量値を有する２つの前記容量以外の容量の容量値はそれぞれ異なり、かつそれぞれ前記最小の容量値の２のべき乗倍の値を有する、
    請求項１１に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
18. 前記複数の容量のそれぞれの容量値の前記実測値は、当該逐次比較型Ａ／Ｄコンバータの外部の前記複数の容量のそれぞれの容量値を測定する回路から与えられる、
    請求項１１に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。
19. 前記複数の容量のうちで断線していない容量の容量値の前記実測値と前記期待値との間の誤差に対応する電荷に基づいて、前記断線していない容量に対する補正チャージ回数を決定する、
    請求項１１に記載の逐次比較型Ａ／Ｄコンバータの補正チャージ方法。

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