JP2014086706A - Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor - Google Patents
Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor Download PDFInfo
- Publication number
- JP2014086706A JP2014086706A JP2012237331A JP2012237331A JP2014086706A JP 2014086706 A JP2014086706 A JP 2014086706A JP 2012237331 A JP2012237331 A JP 2012237331A JP 2012237331 A JP2012237331 A JP 2012237331A JP 2014086706 A JP2014086706 A JP 2014086706A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electron supply
- semiconductor device
- supply layer
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は、電子走行層および電子供給層を有する半導体装置、ショットキーバリアダイオード、電界効果トランジスタ、ＭＩＳ型電界効果トランジスタ、およびＭＯＳ型電界効果トランジスタに関する。 The present invention relates to a semiconductor device having an electron transit layer and an electron supply layer, a Schottky barrier diode, a field effect transistor, a MIS field effect transistor, and a MOS field effect transistor.
従来、特許文献１〜５に記載された技術が知られている。特許文献１には、ｐ型ＡｌＧａＮ／ＧａＮ超格子層をｎｐｎ型ヘテロ接合バイポーラトランジスタ（ｎｐｎＨＢＴ）に利用した構成が記載されている。また、特許文献２には、ＡｌＧａＮ／ＧａＮ超格子バリア層をヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）に設けた構成によって、２次元電子ガス（2 Dimensional Electron Gas：２ＤＥＧ）の発生によって抵抗を低減する方法が記載されている。さらに、特許文献３には、ＡｌＧａＮからなる超格子層を有する縦型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＭＩＳ型ＦＥＴ）が記載されている。 Conventionally, techniques described in Patent Documents 1 to 5 are known. Patent Document 1 describes a configuration in which a p-type AlGaN / GaN superlattice layer is used for an npn heterojunction bipolar transistor (npnHBT). Further, Patent Document 2 discloses that a two-dimensional electron gas (2DEG) is generated by a configuration in which an AlGaN / GaN superlattice barrier layer is provided in a heterojunction field effect transistor (HFET). A method for reducing resistance is described. Further, Patent Document 3 describes a vertical MIS (Metal Insulator Semiconductor) type field effect transistor (MIS FET) having a superlattice layer made of AlGaN.
また、特許文献４，５および非特許文献１には、ＡｌＮ／ＧａＮ擬似混晶をバリア層に用いることにより従来のＡｌＧａＮ混晶のバリア層に比べて、キャリア濃度と移動度を増加させる効果を有する、窒化物半導体材料を用いたＨＥＭＴが記載されている。 Patent Documents 4 and 5 and Non-Patent Document 1 show an effect of increasing carrier concentration and mobility by using an AlN / GaN pseudo-mixed crystal for a barrier layer as compared with a conventional AlGaN mixed crystal barrier layer. A HEMT using a nitride semiconductor material is described.
また、特許文献６には、２次元電子ガスを形成するために多層構造を採用し、ゲート−ドレイン耐圧を向上させ、コンタクト抵抗が低減された半導体装置が記載されている。 Patent Document 6 describes a semiconductor device in which a multilayer structure is employed to form a two-dimensional electron gas, the gate-drain breakdown voltage is improved, and the contact resistance is reduced.
さて、本発明者は、従来の半導体装置における特性の課題である、低オン抵抗化、低リーク電流、および高耐圧化のために、障壁層（バリア層）としてＡｌＧａＮ混晶とＡｌＮ／ＧａＮ擬似混晶を採用した。図７Ａおよび図７Ｂはそれぞれ、半導体装置における積層構造を示す断面図である。 Now, the present inventor has proposed that AlGaN mixed crystal and AlN / GaN pseudo-layer as a barrier layer (barrier layer) in order to reduce the on-resistance, the low leakage current, and the high breakdown voltage, which are characteristic problems in the conventional semiconductor device. A mixed crystal was adopted. 7A and 7B are cross-sectional views each showing a stacked structure in a semiconductor device.
すなわち、図７Ａに示すように、従来、ショットキーバリアダイオード（ＳＢＤ）やＨＥＭＴなどの半導体装置の積層構造１００においては、Ｓｉ基板１０１上に、バッファ層１０２、アンドープＧａＮ層からなる電子走行層１０３、電子供給層としてのＡｌ0.25Ｇａ0.75Ｎ層１０４が順次形成されている。なお、Ａｌ0.25Ｇａ0.75Ｎ層１０４上には、さらにＧａＮフィールドプレート層（図７Ａ中、図示せず）が形成されることもある。 That is, as shown in FIG. 7A, in a conventional stacked structure 100 of a semiconductor device such as a Schottky barrier diode (SBD) or a HEMT, a buffer layer 102 and an electron transit layer 103 composed of an undoped GaN layer are formed on a Si substrate 101. Then, an Al 0.25 Ga 0.75 N layer 104 as an electron supply layer is sequentially formed. A GaN field plate layer (not shown in FIG. 7A) may be further formed on the Al 0.25 Ga 0.75 N layer 104.
これに対して、図７Ｂに示すように、電子供給層を、Ａｌ0.25Ｇａ0.75Ｎ層１０４の代わりに、窒化アルミニウム（ＡｌＮ）層１０５ａと窒化ガリウム（ＧａＮ）層１０５ｂとを交互に順次積層させて、いわゆるＡｌＮ／ＧａＮ超格子層１０５として擬似混晶構造を実現する構成とする。この構成によれば、格子緩和させることなく擬似混晶の平均Ａｌ組成の増加と電子供給層の膜厚増加が容易であるため、２次元電子ガスのキャリア密度を容易に増加できるという効果が得られ、さらに同一Ａｌ組成のＡｌＧａＮ混晶と比較して電子供給層の伝導帯端が量子効果により持ち上がるため基体方向に寄り散乱因子が減少することにより移動度が高くできる効果を有する。 On the other hand, as shown in FIG. 7B, instead of the Al 0.25 Ga 0.75 N layer 104, an aluminum nitride (AlN) layer 105 a and a gallium nitride (GaN) layer 105 b are alternately stacked sequentially. Thus, a so-called AlN / GaN superlattice layer 105 is configured to realize a pseudo mixed crystal structure. According to this configuration, since it is easy to increase the average Al composition of the pseudo-mixed crystal and increase the thickness of the electron supply layer without causing lattice relaxation, the effect of easily increasing the carrier density of the two-dimensional electron gas can be obtained. In addition, since the conduction band edge of the electron supply layer is lifted by the quantum effect as compared with the AlGaN mixed crystal having the same Al composition, the mobility can be increased by reducing the scattering factor toward the substrate.
具体的には、図８Ａに示すように、半導体装置におけるショットキーリークの抑制のために、Ａｌ0.25Ｇａ0.75Ｎ層１０４上にさらにＧａＮフィールドプレート層（ＧａＮ−ＦＰ層）１０６を設けた従来構造の場合、２次元電子ガスのキャリア密度が８×１０12ｃｍ-2であった。これに対し、図８Ｂに示すように、本発明者が案出した、電子供給層をＡｌＮ／ＧａＮ超格子層１０５とした擬似混晶構造にし、その上層にショットキーリークの抑制のためのＧａＮ−ＦＰ層１０６を設けた場合、２次元電子ガスのキャリア密度を１．３×１０13ｃｍ-2にでき、従来構造に比して２次元電子ガスのキャリア密度を約１．５倍に増加させることが可能となった。 Specifically, as shown in FIG. 8A, a conventional structure in which a GaN field plate layer (GaN-FP layer) 106 is further provided on the Al 0.25 Ga 0.75 N layer 104 in order to suppress Schottky leak in the semiconductor device. In this case, the carrier density of the two-dimensional electron gas was 8 × 10 12 cm −2 . On the other hand, as shown in FIG. 8B, the present inventors have devised a quasi-mixed crystal structure in which the electron supply layer is an AlN / GaN superlattice layer 105, and a GaN layer for suppressing Schottky leak is formed thereon. -When the FP layer 106 is provided, the carrier density of the two-dimensional electron gas can be 1.3 × 10 13 cm -2, and the carrier density of the two-dimensional electron gas is increased by about 1.5 times compared to the conventional structure. It became possible to make it.
ここで、本発明者は、半導体装置の耐性を測定するために、図８Ａおよび図８Ｂに示す積層構造を有するショットキーバリアダイオードなどの半導体装置を製造して、これらの耐圧を計測した。すなわち、図８Ｂに示す擬似混晶構造におけるＡｌＮ／ＧａＮ超格子層からなる電子供給層１０５のＡｌの平均組成（平均Ａｌ組成）を、図８Ａに示す従来構造におけるＡｌ0.25Ｇａ0.75Ｎ層からなる電子供給層１０４のＡｌ組成と同一にした。そして、これらの半導体装置におけるリーク電流の印加電圧依存性を測定した。図９は、その測定結果を示すグラフである。 Here, in order to measure the tolerance of the semiconductor device, the inventor manufactured a semiconductor device such as a Schottky barrier diode having the stacked structure shown in FIGS. 8A and 8B and measured the withstand voltage thereof. That is, the average Al composition (average Al composition) of the electron supply layer 105 composed of the AlN / GaN superlattice layer in the pseudo-mixed crystal structure shown in FIG. 8B is composed of the Al 0.25 Ga 0.75 N layer in the conventional structure shown in FIG. 8A. The Al composition of the electron supply layer 104 was the same. Then, the dependence of the leakage current on the applied voltage was measured in these semiconductor devices. FIG. 9 is a graph showing the measurement results.
図９から、半導体装置における耐圧が、図８Ａに示すような従来構造の場合に６００Ｖ以上であるのに対し、図８Ｂに示す擬似混晶構造においては１２０Ｖ程度であり、大幅に低下していることがわかる。これにより本発明者は、半導体装置の電子供給層を超格子層として擬似混晶構造にすると半導体装置の耐圧が低下するという問題が生じることを知見した。したがって、２次元電子ガスのキャリア密度と移動度を増加させつつ高耐圧の半導体装置を製造するためには、擬似混晶構造を有する半導体装置の耐圧を向上させる必要があった。 From FIG. 9, the breakdown voltage in the semiconductor device is 600 V or more in the conventional structure as shown in FIG. 8A, whereas it is about 120 V in the pseudo mixed crystal structure shown in FIG. I understand that. As a result, the inventor has found that when the electron supply layer of the semiconductor device is a superlattice layer and has a pseudo mixed crystal structure, the breakdown voltage of the semiconductor device decreases. Therefore, in order to manufacture a high breakdown voltage semiconductor device while increasing the carrier density and mobility of the two-dimensional electron gas, it is necessary to improve the breakdown voltage of the semiconductor device having a pseudo mixed crystal structure.
そこで、本発明者が実験および検討を行ったところ、半導体素子におけるＡｌxＧａ1-xＮ層（０≦ｘ≦１）における絶縁破壊電界強度のＡｌ組成依存性は、材料の性質から図２になる。図２からＡｌ組成ｘが０．２（２０％）の場合には、約５ＭＶ／ｃｍであることがわかる。同様に、Ａｌ組成ｘが０（０％）の場合のＧａＮ層においては、絶縁破壊電界強度は３．３ＭＶ／ｃｍであるのに対し、Ａｌ組成ｘが１（１００％）の場合のＡｌＮ層においては、絶縁破壊電界強度は１２ＭＶ／ｃｍであることがわかる。これによって本発明者は、ＡｌＮ／ＧａＮ超格子層における耐圧の低下の原因が、ＡｌＮ／ＧａＮ超格子層中のＧａＮ層の絶縁破壊電界強度の低さに起因するということを知見するに至った。 Therefore, when the present inventor conducted experiments and examinations, the Al composition dependency of the breakdown field strength in the Al x Ga 1-x N layer (0 ≦ x ≦ 1) in the semiconductor element is shown in FIG. become. FIG. 2 shows that when the Al composition x is 0.2 (20%), it is about 5 MV / cm. Similarly, in the GaN layer when the Al composition x is 0 (0%), the dielectric breakdown electric field strength is 3.3 MV / cm, whereas the AlN layer when the Al composition x is 1 (100%). It can be seen that the breakdown electric field strength is 12 MV / cm. As a result, the present inventors have come to know that the cause of the decrease in breakdown voltage in the AlN / GaN superlattice layer is due to the low breakdown field strength of the GaN layer in the AlN / GaN superlattice layer. .
本発明は、上記に鑑みてなされたものであって、その目的は、電子走行層における２次元電子ガスにおいて高いキャリア密度と高い移動度を維持するとともに耐圧が向上した半導体装置、ショットキーバリアダイオード、電界効果トランジスタ、ＭＩＳ型電界効果トランジスタ、およびＭＯＳ型電界効果トランジスタを提供することにある。 The present invention has been made in view of the above, and an object thereof is to maintain a high carrier density and high mobility in a two-dimensional electron gas in an electron transit layer, and to improve a breakdown voltage and a Schottky barrier diode. Another object of the present invention is to provide a field effect transistor, a MIS field effect transistor, and a MOS field effect transistor.
上述した課題を解決し、上記目的を達成するために、本発明に係る半導体装置は、基体と、基体上に形成されたＩＩＩ族窒化物半導体層とを備え、ＩＩＩ族窒化物半導体層は、電子走行層と、該電子走行層上に形成された互いに組成の異なる少なくとも２種類のＡｌxＧａ1-xＮ層（０＜ｘ≦１）を複数層積層されて構成された電子供給層とを有することを特徴とする。 In order to solve the above-described problems and achieve the above object, a semiconductor device according to the present invention includes a base and a group III nitride semiconductor layer formed on the base, and the group III nitride semiconductor layer includes: An electron transit layer, and an electron supply layer formed by laminating a plurality of at least two types of Al x Ga 1-x N layers (0 <x ≦ 1) having different compositions formed on the electron transit layer It is characterized by having.
本発明に係る半導体装置は、電子供給層がＡｌxＧａ1-xＮ層を４層以上積層して構成されていることを特徴とする。 In the semiconductor device according to the present invention, the electron supply layer is formed by stacking four or more Al x Ga 1-x N layers.
本発明に係る半導体装置は、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層のいずれの膜厚も、０．５ｎｍ以上臨界膜厚以下であることを特徴とする。 The semiconductor device according to the present invention is characterized in that all of the plurality of Al x Ga 1-x N layers constituting the electron supply layer have a thickness of 0.5 nm or more and a critical thickness or less.
本発明に係る半導体装置は、上記の発明において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層のいずれの膜厚も、電子供給層中に２次元電子ガスが発生しない膜厚であることを特徴とする。この構成において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層のいずれの膜厚も、１０ｎｍ以下であることを特徴とする。 In the semiconductor device according to the present invention, in any of the above-described inventions, any of the plurality of Al x Ga 1-x N layers constituting the electron supply layer is a film in which a two-dimensional electron gas is not generated in the electron supply layer. It is characterized by being thick. In this configuration, the thickness of each of the plurality of Al x Ga 1-x N layers constituting the electron supply layer is 10 nm or less.
本発明に係る半導体装置は、上記の発明において、電子供給層の膜厚が、１０ｎｍ以上１００ｎｍ以下であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above invention, the thickness of the electron supply layer is not less than 10 nm and not more than 100 nm.
本発明に係る半導体装置は、上記の発明において、電子供給層における平均Ａｌ組成が、１０％以上７０％以下であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above invention, the average Al composition in the electron supply layer is 10% or more and 70% or less.
本発明に係る半導体装置は、上記の発明において、電子供給層における平均Ａｌ組成が、２０％以上５０％以下であることを特徴とする。 In the semiconductor device according to the present invention, the average Al composition in the electron supply layer is 20% or more and 50% or less in the above invention.
本発明に係る半導体装置は、上記の発明において、電子供給層における平均Ａｌ組成が、２０％以上３５％以下であることを特徴とする。 In the semiconductor device according to the present invention, the average Al composition in the electron supply layer is 20% or more and 35% or less in the above invention.
本発明に係る半導体装置は、上記の発明において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層は、いずれも、０＜ｘ≦０．４、または、０．６≦ｘ≦１を満たすことを特徴とする。この構成において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層は、いずれも、０＜ｘ≦０．３５、または、０．７≦ｘ≦１を満たすことを特徴とする。 In the semiconductor device according to the present invention, the plurality of Al x Ga 1-x N layers constituting the electron supply layer in any of the above inventions are all 0 <x ≦ 0.4 or 0.6 ≦ x ≦ 1 is satisfied. In this configuration, the plurality of Al x Ga 1-x N layers constituting the electron supply layer all satisfy 0 <x ≦ 0.35 or 0.7 ≦ x ≦ 1. .
本発明に係る半導体装置は、上記の発明において、電子供給層は、Ａｌの組成が互いに異なる２種類のＡｌxＧａ1-xＮ層が交互に積層されて構成されていることを特徴とする。この構成において、電子供給層は、Ａｌx1Ｇａ１-x1Ｎ（０＜ｘ１≦０．４）と、Ａｌx2Ｇａ１-x2Ｎ（０．６≦ｘ２≦１）とが交互に積層されて構成されていることを特徴とする。さらに、この構成において、電子供給層は、Ａｌx1Ｇａ1-x1Ｎ（０＜ｘ１≦０．３５）と、Ａｌx2Ｇａ１-x2Ｎ（０．７≦ｘ２≦１）とが交互に積層されて構成されていることを特徴とする。 In the semiconductor device according to the present invention as set forth in the invention described above, the electron supply layer is configured by alternately stacking two types of Al x Ga 1-x N layers having different Al compositions. . In this configuration, the electron supply layer includes Al x1 Ga 1-x1 N (0 <x1 ≦ 0.4) and Al x2 Ga 1-x2 N (0.6 ≦ x2 ≦ 1) alternately stacked. It is configured. Further, in this configuration, the electron supply layer is formed by alternately laminating Al x1 Ga 1-x1 N (0 <x1 ≦ 0.35) and Al x2 Ga 1-x2 N (0.7 ≦ x2 ≦ 1). It is characterized by being configured.
本発明に係る半導体装置は、上記の発明において、電子供給層の上層にＧａＮ層からなるフィールドプレート層が設けられていることを特徴とする。この構成において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層の最上層の膜厚が１ｎｍ以上１０ｎｍ以下であることを特徴とする。さらに、これらの構成において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層の最上層が、０＜ｘ≦０．３５を満たすことを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above invention, a field plate layer made of a GaN layer is provided above the electron supply layer. In this configuration, the thickness of the uppermost layer of the plurality of Al x Ga 1-x N layers constituting the electron supply layer is 1 nm or more and 10 nm or less. Further, in these structures, the uppermost layer of the plurality of Al x Ga 1-x N layers constituting the electron supply layer satisfies 0 <x ≦ 0.35.
本発明に係る半導体装置は、上記の発明において、電子供給層を構成する複数層のＡｌxＧａ1-xＮ層の最下層が、ＡｌＮ層であることを特徴とする。この構成において、最下層の膜厚が、０．５ｎｍ以上１．５ｎｍ以下であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above invention, the lowest layer of the plurality of Al x Ga 1-x N layers constituting the electron supply layer is an AlN layer. In this configuration, the thickness of the lowermost layer is 0.5 nm or more and 1.5 nm or less.
本発明に係るショットキーバリアダイオードは、上記の発明による半導体装置におけるＩＩＩ族窒化物半導体層上に、ショットキー電極とオーミック電極とを備えたことを特徴とする。 A Schottky barrier diode according to the present invention includes a Schottky electrode and an ohmic electrode on the group III nitride semiconductor layer in the semiconductor device according to the above invention.
本発明に係る電界効果トランジスタは、上記の発明による半導体装置におけるＩＩＩ族窒化物半導体層上にソース電極、ゲート電極、およびドレイン電極を備えたことを特徴とする。 A field effect transistor according to the present invention includes a source electrode, a gate electrode, and a drain electrode on a group III nitride semiconductor layer in the semiconductor device according to the above invention.
本発明に係るＭＩＳ型電界効果トランジスタは、上記の発明による半導体装置におけるＩＩＩ族窒化物半導体層上にソース電極と、ゲート絶縁膜を介して形成されたゲート電極と、ドレイン電極とを備えたことを特徴とする。 The MIS field effect transistor according to the present invention includes a source electrode, a gate electrode formed through a gate insulating film, and a drain electrode on the group III nitride semiconductor layer in the semiconductor device according to the above invention. It is characterized by.
本発明に係るＭＯＳ型電界効果トランジスタは、上記の発明による半導体装置におけるＩＩＩ族窒化物半導体層上にソース電極と、ＩＩＩ族窒化物半導体層表面から、少なくとも電子走行層に至るリセス部を有し、リセス部上に形成された絶縁膜を介して形成されたゲート電極と、ドレイン電極とを備えたことを特徴とする。 The MOS field effect transistor according to the present invention has a source electrode on the group III nitride semiconductor layer in the semiconductor device according to the above invention and a recess from the surface of the group III nitride semiconductor layer to at least the electron transit layer. And a gate electrode formed through an insulating film formed on the recess portion, and a drain electrode.
本発明に係る半導体装置、ショットキーバリアダイオード、電界効果トランジスタ、ＭＩＳ型電界効果トランジスタ、およびＭＯＳ型電界効果トランジスタによれば、電子走行層における電子供給層側に生じる２次元電子ガスのキャリア密度を高濃度に維持するとともに、装置の耐圧を飛躍的に向上させることが可能となる。 According to the semiconductor device, the Schottky barrier diode, the field effect transistor, the MIS field effect transistor, and the MOS field effect transistor according to the present invention, the carrier density of the two-dimensional electron gas generated on the electron supply layer side in the electron transit layer is increased. While maintaining a high concentration, it is possible to dramatically improve the breakdown voltage of the apparatus.
以下、本発明の実施形態について図面を参照しつつ説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。 Embodiments of the present invention will be described below with reference to the drawings. Note that the present invention is not limited to the embodiments. Moreover, in each drawing, the same code | symbol is attached | subjected suitably to the same or corresponding element. Furthermore, it should be noted that the drawings are schematic, and dimensional relationships between elements may differ from actual ones. Even between the drawings, there are cases in which portions having different dimensional relationships and ratios are included.
本発明の実施形態を説明する前に、本発明者が上述した課題を解決すべく行った実験および鋭意検討について、その概要を説明する。 Before describing embodiments of the present invention, an outline of experiments and diligent studies conducted by the present inventors to solve the above-described problems will be described.
まず、本発明者は、種々実験および検討を行い、図８Ｂに示す擬似混晶構造の電子供給層を有する半導体装置において耐圧が低い原因が、電圧印加時にＧａＮ‐ＦＰ端部直下のバリア層であるＡｌＮ／ＧａＮ超格子層に電界が集中し、その中のＧａＮ層の破壊電界強度が低いことによると知見した。 First, the present inventor conducted various experiments and studies, and the reason why the breakdown voltage is low in the semiconductor device having the electron supply layer having the pseudo mixed crystal structure shown in FIG. It was found that the electric field was concentrated on a certain AlN / GaN superlattice layer, and the breakdown electric field strength of the GaN layer therein was low.
そこで、本発明者はさらに鋭意検討を行い、電子供給層を擬似混晶構造とする場合に、ＧａＮ層にＡｌを追加することで耐圧を向上させることを想起した。すなわち電子供給層を、ＡｌＮ／ＧａＮ擬似混晶層に代えて、少なくとも２種類の異なる組成のＡｌxＧａ1-xＮ層（０＜ｘ≦１）を積層させたＡｌxＧａ1-xＮ超格子層とすることを想起するに至った。これにより、２次元電子ガス（２ＤＥＧ）のキャリア密度を高濃度に維持しつつ、電子供給層を構成する超格子層の絶縁破壊電界強度を高くして半導体装置の耐圧を向上させることができる。以下に説明する実施形態は、以上の鋭意検討に基づいて案出されたものである。 Therefore, the present inventor has further intensively studied and recalled that when the electron supply layer has a pseudo mixed crystal structure, the breakdown voltage is improved by adding Al to the GaN layer. That is, the electron supply layer, instead of the AlN / GaN pseudo mixed crystal layer, at least two different compositions Al x Ga 1-x N layer Al was (0 <x ≦ 1) are stacked x Ga 1-x N I came up with a superlattice layer. As a result, the breakdown voltage of the semiconductor device can be improved by increasing the dielectric breakdown field strength of the superlattice layer constituting the electron supply layer while maintaining the carrier density of the two-dimensional electron gas (2DEG) at a high concentration. The embodiment described below has been devised based on the above intensive studies.
図１は、本発明の実施形態による半導体装置における電子供給層近傍の構成を示す断面図である。すなわち、この実施形態による半導体装置１０においては、所定の基体（図１中、図示せず）上に、ＩＩＩ族窒化物半導体層としての電子走行層１１および電子供給層１２が設けられている。電子走行層１１は、例えばアンドープＧａＮ層からなり、この電子走行層１１の上層または上方に電子供給層１２が設けられている。 FIG. 1 is a cross-sectional view showing a configuration in the vicinity of an electron supply layer in a semiconductor device according to an embodiment of the present invention. That is, in the semiconductor device 10 according to this embodiment, the electron transit layer 11 and the electron supply layer 12 as a group III nitride semiconductor layer are provided on a predetermined base (not shown in FIG. 1). The electron transit layer 11 is made of, for example, an undoped GaN layer, and an electron supply layer 12 is provided above or above the electron transit layer 11.
この電子供給層１２は、少なくとも２種類の互いに異なるＡｌ組成ｘのＡｌxＧａ1-xＮ層１２−１〜１２−ｎ（ｎ：自然数）が積層されたＡｌＧａＮ／ＡｌＧａＮ超格子層から構成される。そして、この実施形態による電子供給層１２を構成するそれぞれのＡｌxＧａ1-xＮ層１２−１〜１２−ｎのＡｌ組成ｘは、Ａｌを含む必要があることから、０＜ｘ≦１を満たす。また、電子供給層１２は半導体装置の設計に応じて４層以上のＡｌxＧａ1-xＮ層１２−１〜１２−ｎから構成され、各ＡｌxＧａ1-xＮ層１２−１〜１２−ｎはいずれも、少なくともその内部、すなわち電子供給層中に２次元電子ガスが生じない膜厚に形成される。 The electron supply layer 12 is composed of an AlGaN / AlGaN superlattice layer in which at least two types of Al x Ga 1-x N layers 12-1 to 12-n (n: natural number) having different Al compositions x are stacked. The Since the Al composition x of each of the Al x Ga 1-x N layers 12-1 to 12-n constituting the electron supply layer 12 according to this embodiment needs to include Al, 0 <x ≦ 1 Meet. The electron supply layer 12 includes four or more Al x Ga 1-x N layers 12-1 to 12-n according to the design of the semiconductor device, and each of the Al x Ga 1-x N layers 12-1 to 12-n. All of 12-n are formed in a film thickness that does not generate two-dimensional electron gas at least in the inside thereof, that is, in the electron supply layer.
また、各ＡｌxＧａ1-xＮ層１２−１〜１２−ｎからなる電子供給層１２の平均Ａｌ組成Ｘは、（１）式により算出される。なお、Ｘは平均Ａｌ組成、ｘiはＡｌxＧａ1-xＮ層１２−ｉ（ｉ：１，２，…，ｎ）のＡｌ組成、ｄiはＡｌxＧａ1-xＮ層１２−ｉの膜厚である。
そして、この実施形態において電子供給層１２の平均Ａｌ組成Ｘは、０＜Ｘ≦１を前提として、シート抵抗を低くすることを考慮すると、１０％以上７０％以下（０．１≦Ｘ≦０．７）が好ましい。また、ＡｌxＧａ1-xＮ超格子バリア層におけるシート抵抗の観点から、電子供給層１２の平均Ａｌ組成Ｘは、２０％以上５０％以下（０．２≦Ｘ≦０．５）がより好ましい。ひずみに対して自由に積層できる格子緩和の観点から、電子供給層１２の平均Ａｌ組成Ｘは、２０％以上３５％以下がさらに好ましい。 In this embodiment, the average Al composition X of the electron supply layer 12 is 10% or more and 70% or less (0.1 ≦ X ≦ 0) in consideration of lowering the sheet resistance on the premise of 0 <X ≦ 1. .7) is preferred. From the viewpoint of sheet resistance in the Al x Ga 1-x N superlattice barrier layer, the average Al composition X of the electron supply layer 12 is more than 20% and less than 50% (0.2 ≦ X ≦ 0.5). preferable. From the viewpoint of lattice relaxation that can be freely laminated with respect to strain, the average Al composition X of the electron supply layer 12 is more preferably 20% or more and 35% or less.
さらに、（１）式の分母に相当する電子供給層１２の膜厚は、２次元電子ガス（２ＤＥＧ）のキャリア密度を増加させることを考慮すると、１０ｎｍ以上にするのが好ましく、ミスフィット転位が生じない臨界膜厚以下とし、オーミックコンタクトの限界を考慮すると、１００ｎｍ以下にするのが好ましい。 Further, the thickness of the electron supply layer 12 corresponding to the denominator of the formula (1) is preferably 10 nm or more in consideration of increasing the carrier density of the two-dimensional electron gas (2DEG), and misfit dislocations It is preferable to set the thickness to 100 nm or less in consideration of the limit of ohmic contact and the critical film thickness that does not occur.
また、電子供給層１２を構成する各ＡｌxＧａ1-xＮ層１２−ｉの膜厚ｄｉとしては、層状になる最低膜厚である２原子層以上、具体的には例えば０．５ｎｍ以上とするのが好ましい。また、各ＡｌxＧａ1-xＮ層１２−ｉの膜厚ｄｉは、ミスフィット転位を生じさせないためには臨界膜厚以下にするのが好ましい。ＡｌxＧａ1-xＮ層の臨界膜厚は、具体的にはＧａＮ層に対して、Ａｌ組成ｘが０．７の場合に１０ｎｍ程度、Ａｌ組成ｘが０．１の場合に１００ｎｍ程度である。なお、臨界膜厚は、積層構造で隣接する層に応じて異なる膜厚になることから、必ずしもこれらの膜厚に限定されない。そして、上述の条件に基づいて、各ＡｌxＧａ1-xＮ層１２−１〜１２−ｎのＡｌ組成ｘおよび膜厚は、半導体装置の設計に応じて適宜最適な値に算出される。 Further, the film thickness di of each Al x Ga 1-x N layer 12-i constituting the electron supply layer 12 is 2 atomic layers or more which is the minimum film thickness to be layered, specifically 0.5 nm or more, for example. Is preferable. Further, the film thickness di of each Al x Ga 1-x N layer 12-i is preferably set to a critical film thickness or less so as not to cause misfit dislocation. Specifically, the critical film thickness of the Al x Ga 1-x N layer is about 10 nm when the Al composition x is 0.7 and about 100 nm when the Al composition x is 0.1 with respect to the GaN layer. is there. The critical film thickness is not necessarily limited to these film thicknesses because the film thickness varies depending on the adjacent layers in the laminated structure. Based on the above-described conditions, the Al composition x and the film thickness of each of the Al x Ga 1-x N layers 12-1 to 12-n are calculated to optimal values according to the design of the semiconductor device.
また、電気供給層１２の超格子構造を構成する各ＡｌxＧａ1-xＮ層１２−１〜１２−ｎのうち、Ａｌ組成が比較的小さいＡｌxＧａ1-xＮ層１２−ｉのＡｌ組成ｘは、０＜ｘ≦０．３５とし、Ａｌ組成が比較的大きいＡｌxＧａ1-xＮ層１２−ｉのＡｌ組成ｘは、０．７≦ｘ≦１とするのが好ましい。これは、これらのＡｌＧａＮ層を例えば有機金属気相成長（ＭＯＣＶＤ）法によって結晶成長させる際に、気相比と固相比とが等しくなって結晶品質が極めて高い結晶を得ることができるためである。 Of the Al x Ga 1-x N layers 12-1 to 12-n constituting the superlattice structure of the electricity supply layer 12, the Al x Ga 1-x N layer 12-i having a relatively small Al composition is used. The Al composition x is preferably 0 <x ≦ 0.35, and the Al composition x of the Al x Ga 1-x N layer 12-i having a relatively large Al composition is preferably 0.7 ≦ x ≦ 1. This is because when these AlGaN layers are crystal-grown by, for example, metal organic chemical vapor deposition (MOCVD) method, crystals with extremely high crystal quality can be obtained because the vapor-phase ratio and the solid-phase ratio are equal. is there.
また、電子供給層１２は、Ａｌ組成ｘが互いに異なる２種類のＡｌxＧａ1-xＮ層のみから構成するのも好ましい。すなわち、互いに異なるＡｌ組成ｘ１，ｘ２の２種類のＡｌxＧａ1-xＮ層を、膜厚ｄ１のＡｌx1Ｇａ1-x1Ｎ層と膜厚ｄ２のＡｌx2Ｇａ1-x2Ｎ層とを一対の組とし、これらを積層して電子供給層１２を構成する場合、平均Ａｌ組成Ｘは以下の（２）式から算出できる。
そして、この実施形態においては、ＡｌxＧａ1-xＮ層をｎ層積層させると、Ａｌx1Ｇａ1-x1Ｎ／Ａｌx2Ｇａ1-x2Ｎ層がｎ／２対の組で積層されて、Ａｌx1Ｇａ1-x1Ｎ／Ａｌx2Ｇａ1-x2Ｎ超格子層からなる電子供給層１２が構成される。そして、これらのＡｌ組成ｘについても、上述したＡｌＧａＮ／ＡｌＧａＮ超格子層と同様の利点から、各ＡｌxＧａ1-xＮ層１２−１〜１２−ｎのうち、Ａｌ組成が比較的小さいＡｌx1Ｇａ1-x1Ｎ層のＡｌ組成ｘ１は、０＜ｘ１≦０．３５とし、Ａｌ組成が比較的大きいＡｌx2Ｇａ1-x2Ｎ層１２−ｉのＡｌ組成ｘ２は、０．７≦ｘ２≦１とするのが好ましい。 In this embodiment, when n layers of Al x Ga 1-x N layers are laminated, Al x1 Ga 1-x1 N / Al x2 Ga 1-x2 N layers are laminated in pairs of n / 2. An electron supply layer 12 composed of an Al x1 Ga 1 -x1 N / Al x2 Ga 1 -x2 N superlattice layer is formed. Then, for the these Al composition x, the same advantages as AlGaN / AlGaN superlattice layer described above, among the Al x Ga 1-x N layer 12-1 to 12-n, the Al composition is relatively small Al x1 Ga 1-x1 N layer of the Al composition x1 is 0 <a x1 ≦ 0.35, the Al composition x2 of Al composition is relatively large Al x2 Ga 1-x2 N layer 12-i is 0.7 ≦ x2 It is preferable that ≦ 1.
また、以上のように構成された電子供給層１２の最上層は、半導体装置１０の構造に応じて、Ａｌ組成ｘが比較的小さいＡｌxＧａ1-xＮ層１２ａからなるエッチングストップ層として用いることが可能である。この最上層のＡｌxＧａ1-xＮ層１２ａは、さらに上層に形成される、例えば後述するフィールドプレート層などのエッチング時に、電子供給層１２がオーバーエッチングされないためのエッチングストップ層として機能する。そのため、電子供給層１２の最上層のＡｌxＧａ1-xＮ層１２ａの膜厚は、その膜厚を１ｎｍ以上にするのが好ましい。また、ＡｌxＧａ1-xＮ層１２ａをＡｌＧａＮ超格子層の電子供給層１２とするには、その膜厚は１０ｎｍ以下が好ましい。さらに、エッチングストップ層としてエッチング時に最表層に露出した場合に酸化が問題にならないためには、そのＡｌ組成ｘを０．３５以下にするのが好ましい。すなわち、電子供給層１２の最上層のＡｌxＧａ1-xＮ層のＡｌ組成は、０＜ｘ≦０．３５を満たすのが好ましい。 In addition, the uppermost layer of the electron supply layer 12 configured as described above is used as an etching stop layer composed of the Al x Ga 1-x N layer 12a having a relatively small Al composition x according to the structure of the semiconductor device 10. It is possible. The uppermost Al x Ga 1-x N layer 12a functions as an etching stop layer for preventing the electron supply layer 12 from being over-etched during etching of, for example, a field plate layer described later. Therefore, it is preferable that the film thickness of the uppermost Al x Ga 1-x N layer 12a of the electron supply layer 12 is 1 nm or more. In order to make the Al x Ga 1-x N layer 12a the electron supply layer 12 of the AlGaN superlattice layer, the film thickness is preferably 10 nm or less. Further, in order that oxidation does not become a problem when the etching stop layer is exposed to the outermost layer during etching, the Al composition x is preferably set to 0.35 or less. That is, the Al composition of the uppermost AlxGa1-xN layer of the electron supply layer 12 preferably satisfies 0 <x ≦ 0.35.
また、半導体装置１０の構造に応じて、電子供給層１２の上層には、例えば膜厚が１０〜２００ｎｍでＡｌ組成ｚのＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなるフィールドプレート層（ＦＰ層）１４が設けられる。 Further, depending on the structure of the semiconductor device 10, the upper layer of the electron supply layer 12 is a field composed of, for example, an Al z Ga 1-z N layer (0 ≦ z ≦ 1) having a thickness of 10 to 200 nm and an Al composition z. A plate layer (FP layer) 14 is provided.
（構造例）
次に、以上のような複数のＡｌxＧａ1-xＮ層を、少なくとも２種類のＡｌ組成ｘ、かつ種々の膜厚で積層させて電子供給層１２を構成した場合のＡｌxＧａ1-xＮ超格子層の構造例について説明する。図３Ａ，図３Ｂ，図３Ｃ，図３Ｄ，図３Ｅ，および図３Ｆはそれぞれ、電子供給層１２を構成する各ＡｌxＧａ1-xＮ層における、Ａｌ組成ｘ（縦軸）と積層方向に沿った膜厚ｄ（横軸）との関係を示すグラフである。なお、グラフの左側が半導体装置１０の表面側、右側が電子走行層１１側であり、Ａｌ組成ｘ２が比較的大きいＡｌx2Ｇａ1-x2Ｎ層をＡｌ組成ｘが上限となる層とし、Ａｌ組成ｘ２に比して小さいＡｌ組成ｘ１のＡｌx1Ｇａ1-x1Ｎ層をＡｌ組成ｘが下限となる層とする。ここで、Ａｌ組成ｘ１，ｘ２は、０＜ｘ１＜ｘ２≦１であるが、好適には結晶成長が難しいＡｌ組成０．４＜ｘ１，ｘ２＜０．６を除く０＜ｘ１≦０．４、０．６≦ｘ２＜１、より好適には原料の供給気相比とＡｌＧａＮ層の固相比とが１：１に近い状態で成長可能で結晶品質を向上可能な０＜ｘ１≦０．３５、０．７≦ｘ２＜１である。また、図３Ａ〜図３Ｆにおいて平均Ａｌ組成Ｘを一点鎖線で示し、平均Ａｌ組成Ｘは半導体装置の設計に応じて適宜設定される。
(Example structure)
Next, when the electron supply layer 12 is configured by laminating a plurality of Al x Ga 1-x N layers as described above with at least two types of Al compositions x and various film thicknesses, the Al x Ga 1− A structural example of the xN superlattice layer will be described. 3A, FIG. 3B, FIG. 3C, FIG. 3D, FIG. 3E, and FIG. 3F respectively show the Al composition x (vertical axis) and the stacking direction in each Al x Ga 1-x N layer constituting the electron supply layer 12. It is a graph which shows the relationship with the film thickness d (horizontal axis) along. The left side of the graph is the surface side of the semiconductor device 10 and the right side is the electron transit layer 11 side. The Al x2 Ga 1-x2 N layer having a relatively large Al composition x2 is defined as a layer whose upper limit is the Al composition x. An Al x1 Ga 1-x1 N layer having an Al composition x1 smaller than the composition x2 is defined as a layer whose Al composition x is the lower limit. Here, the Al compositions x1 and x2 are 0 <x1 <x2 ≦ 1, but preferably 0 <x1 ≦ 0.4 except for the Al composition 0.4 <x1, x2 <0.6 in which crystal growth is difficult. 0.6 ≦ x2 <1, more preferably the raw material supply vapor phase ratio and the AlGaN layer solid phase ratio can grow in a state close to 1: 1, and the crystal quality can be improved 0 <x1 ≦ 0. 35, 0.7 ≦ x2 <1. 3A to 3F, the average Al composition X is indicated by a one-dot chain line, and the average Al composition X is appropriately set according to the design of the semiconductor device.
（第１の構造例）
図３Ａに示すように、第１の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって、膜厚が比較的大きくＡｌ組成ｘ１のＡｌx1Ｇａ1-x1Ｎ層と膜厚が比較的小さくＡｌ組成ｘ２のＡｌx2Ｇａ1-x2Ｎ層とを一対の組として交互に設けた、ＡｌxＧａ1-xＮ超格子層を有する。これにより電子供給層１２の膜厚方向に沿った平均Ａｌ組成Ｘは、ほぼ一定になる。
(First structural example)
As shown in FIG. 3A, the electron supply layer 12 according to the first structure example has a relatively large film thickness from the surface side of the semiconductor device 10 toward the electron transit layer 11 side, and has an Al composition x1 of Al x1 Ga 1−. It has an Al x Ga 1-x N superlattice layer in which x 1 N layers and Al x2 Ga 1-x2 N layers having a relatively small thickness and an Al composition x2 are alternately provided as a pair. As a result, the average Al composition X along the film thickness direction of the electron supply layer 12 becomes substantially constant.
（第２の構造例）
また、図３Ｂに示すように、第２の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって、Ａｌ組成ｘ１のＡｌx1Ｇａ1-x1Ｎ層と、Ａｌ組成ｘがＡｌ組成ｘ１に比して大きいＡｌxＧａ1-xＮ層とを複数層交互に設けた、ＡｌxＧａ1-xＮ超格子層からなる。ここで、電子供給層１２においては、Ａｌ組成ｘがＡｌ組成ｘ１に比して大きい複数層のＡｌxＧａ1-xＮ層が、そのＡｌ組成ｘを複数として上限のＡｌ組成ｘ２まで増加させつつ膜厚が徐々に減少される。これにより電子供給層１２の膜厚方向に沿った平均Ａｌ組成Ｘは、ほぼ一定になる。
(Second structural example)
As shown in FIG. 3B, the electron supply layer 12 according to the second structure example includes an Al x1 Ga 1-x1 N layer having an Al composition x1 from the surface side of the semiconductor device 10 toward the electron transit layer 11 side. The Al x Ga 1-x N superlattice layer in which a plurality of Al x Ga 1-x N layers having an Al composition x larger than the Al composition x 1 is alternately provided. Here, in the electron supply layer 12, a plurality of Al x Ga 1-x N layers whose Al composition x is larger than the Al composition x1 are increased to the upper limit Al composition x2 with the Al composition x being plural. However, the film thickness is gradually reduced. As a result, the average Al composition X along the film thickness direction of the electron supply layer 12 becomes substantially constant.
（第３の構造例）
また、図３Ｃに示すように、第３の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって複数種類のＡｌxＧａ1-xＮ層を積層して設けた、ＡｌxＧａ1-xＮ超格子層からなる。複数種類のＡｌxＧａ1-xＮ層は、Ａｌ組成ｘを、ｘ１とｘ２との間で、Ａｌ組成ｘが隣接するＡｌxＧａ1-xＮ層に比して小さいＡｌxＧａ1-xＮ層は減少させつつ、Ａｌ組成ｘが隣接するＡｌxＧａ1-xＮ層に比して大きいＡｌxＧａ1-xＮ層は増加させ、互いにほぼ等しい膜厚で交互に積層して設けられる。これにより電子供給層１２の膜厚方向に沿った平均Ａｌ組成Ｘは、ほぼ一定になる。
(Third structure example)
As shown in FIG. 3C, the electron supply layer 12 according to the third structure example includes a plurality of types of Al x Ga 1-x N layers stacked from the surface side of the semiconductor device 10 toward the electron transit layer 11 side. And an Al x Ga 1-x N superlattice layer. The plurality of types of Al x Ga 1-x N layer, the Al composition x, between the x1 and x2, small Al than the Al x Ga 1-x N layer Al composition x is adjacent x Ga 1- While reducing the x N layer, the Al x Ga 1-x N layer having an Al composition x larger than that of the adjacent Al x Ga 1-x N layer is increased, and the layers are alternately stacked with substantially the same thickness. Provided. As a result, the average Al composition X along the film thickness direction of the electron supply layer 12 becomes substantially constant.
これらの第２および第３の構造例は換言すると、平均Ａｌ組成Ｘが一定で、かつ隣接する２つのＡｌxＧａ1-xＮ層のＡｌ組成ｘの差が、半導体装置１０の表面側に向かって低くなっている。これにより、電子走行層１１における２次元電子ガスの所望キャリア密度を減少させることなく、表面酸化の抑制、およびコンタクト抵抗の低減を実現でき、表面モフォロジーを良好にできる。 In other words, in these second and third structural examples, the average Al composition X is constant, and the difference between the Al compositions x of two adjacent Al x Ga 1-x N layers is on the surface side of the semiconductor device 10. It is getting lower. As a result, surface oxidation can be suppressed and contact resistance can be reduced without reducing the desired carrier density of the two-dimensional electron gas in the electron transit layer 11, and the surface morphology can be improved.
（第４の構造例）
また、図３Ｄに示すように、第４の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって、下限のＡｌ組成ｘ１のＡｌx1Ｇａ1-x1Ｎ層と、Ａｌ組成ｘがＡｌ組成ｘ１に比して大きいＡｌxＧａ1-xＮ層とを交互に設けた、ＡｌxＧａ1-xＮ超格子層からなる。ここで、Ａｌ組成ｘがＡｌ組成ｘ１に比して大きいＡｌxＧａ1-xＮ層は、Ａｌ組成ｘを上限のｘ２まで徐々に増加させつつ、それぞれの膜厚を互いに変えずに、Ａｌx1Ｇａ1-x1Ｎ層と交互に積層して設けられる。この場合、半導体装置１０の表面側から電子走行層１１側に向かって平均Ａｌ組成Ｘを順次算出すると、平均Ａｌ組成Ｘは電子走行層１１側になるに従って徐々に増加する。
(Fourth structural example)
Further, as shown in FIG. 3D, the electron supply layer 12 according to the fourth structure example has an Al x1 Ga 1-x1 N having a lower limit Al composition x1 from the surface side of the semiconductor device 10 toward the electron transit layer 11 side. The Al x Ga 1-x N superlattice layer is formed by alternately providing layers and Al x Ga 1-x N layers having an Al composition x larger than the Al composition x1. Here, the Al x Ga 1-x N layer in which the Al composition x is larger than the Al composition x 1 is obtained by gradually increasing the Al composition x up to the upper limit x 2 without changing the respective film thicknesses. x1 Ga 1 -x1 N layers are alternately stacked. In this case, when the average Al composition X is sequentially calculated from the surface side of the semiconductor device 10 toward the electron transit layer 11 side, the average Al composition X gradually increases toward the electron transit layer 11 side.
この第４の構造例は換言すると、ＡｌxＧａ1-xＮ層の平均Ａｌ組成Ｘが、電子供給層１２における電子走行層１１側の界面で大きく、半導体装置の表面に向かって低くなっている。これにより、電子走行層１１における２次元電子ガスの所望キャリア密度を減少させることなく、表面酸化の抑制、およびコンタクト抵抗の低減を実現でき、表面モフォロジーを良好にできる。 In other words, in this fourth structure example, the average Al composition X of the Al x Ga 1-x N layer is large at the interface on the electron transit layer 11 side in the electron supply layer 12 and decreases toward the surface of the semiconductor device. Yes. As a result, surface oxidation can be suppressed and contact resistance can be reduced without reducing the desired carrier density of the two-dimensional electron gas in the electron transit layer 11, and the surface morphology can be improved.
（第５の構造例）
また、図３Ｅに示すように、第５の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって複数種類のＡｌxＧａ1-xＮ層を積層して設けた、ＡｌxＧａ1-xＮ超格子層からなる。複数種類のＡｌxＧａ1-xＮ層は、Ａｌ組成ｘを、ｘ１とｘ２との間で、Ａｌ組成ｘが隣接するＡｌxＧａ1-xＮ層に比して小さいＡｌxＧａ1-xＮ層は増加させつつ、Ａｌ組成ｘが隣接するＡｌxＧａ1-xＮ層に比して大きいＡｌxＧａ1-xＮ層は減少させ、互いにほぼ等しい膜厚で交互に積層して設けられる。これにより電子供給層１２の膜厚方向に沿った平均Ａｌ組成Ｘは、ほぼ一定になる。
(Fifth structural example)
As shown in FIG. 3E, the electron supply layer 12 according to the fifth structure example includes a plurality of types of Al x Ga 1-x N layers stacked from the surface side of the semiconductor device 10 toward the electron transit layer 11 side. And an Al x Ga 1-x N superlattice layer. The plurality of types of Al x Ga 1-x N layer, the Al composition x, between the x1 and x2, small Al than the Al x Ga 1-x N layer Al composition x is adjacent x Ga 1- While the number of x N layers is increased, the Al x Ga 1-x N layers having an Al composition x larger than that of the adjacent Al x Ga 1-x N layers are decreased, and the layers are alternately stacked with substantially the same thickness. Provided. As a result, the average Al composition X along the film thickness direction of the electron supply layer 12 becomes substantially constant.
（第６の構造例）
また、図３Ｆに示すように、第６の構造例による電子供給層１２は、半導体装置１０の表面側から電子走行層１１側に向かって、下限のＡｌ組成ｘ１のＡｌx1Ｇａ1-x1Ｎ層とＡｌ組成ｘがＡｌ組成ｘ１に比して大きいＡｌxＧａ1-xＮ層とを交互に設けた、超格子層からなる擬似混晶構造を有する。ここで、Ａｌ組成ｘ１に比して大きいＡｌ組成ｘのＡｌxＧａ1-xＮ層は、Ａｌ組成ｘを上限のｘ２から徐々に減少させつつ、それぞれの膜厚を互いに変えずに、Ａｌx1Ｇａ1-x1Ｎ層と交互に積層して設けられる。この場合、半導体装置１０の表面側から電子走行層１１側に向かって平均Ａｌ組成Ｘを順次算出すると、平均Ａｌ組成Ｘは電子走行層１１側になるに従って徐々に減少する。
(Sixth structural example)
Further, as shown in FIG. 3F, the electron supply layer 12 according to the sixth structure example has an Al x1 Ga 1-x1 N having a lower limit Al composition x1 from the surface side of the semiconductor device 10 toward the electron transit layer 11 side. It has a quasi-mixed crystal structure composed of superlattice layers in which layers and Al x Ga 1-x N layers having an Al composition x larger than the Al composition x 1 are alternately provided. Here, the Al x Ga 1-x N layer having an Al composition x which is larger than the Al composition x 1 is formed by gradually reducing the Al composition x from the upper limit x 2, while maintaining the respective film thicknesses without changing each other. x1 Ga 1 -x1 N layers are alternately stacked. In this case, when the average Al composition X is sequentially calculated from the surface side of the semiconductor device 10 toward the electron transit layer 11 side, the average Al composition X gradually decreases as the electron transit layer 11 side is reached.
（実施例）
次に、以上のように構成された本発明の実施形態による電子供給層を有する半導体装置の実施例について説明する。
(Example)
Next, examples of the semiconductor device having the electron supply layer configured as described above according to the embodiment of the present invention will be described.
（第１の実施例）
図４Ａは、第１の実施例によるショットキーバリアダイオード（ＳＢＤ）の一例を示す断面図である。図４Ａに示すように、この第１の実施例によるＳＢＤ２０においては、基体２１上に、電子走行層２２、および電子供給層２３が順次積層されている。このＳＢＤ２０は、電子供給層２３上に選択的にショットキー電極としてのアノード電極２４Ａと、オーミック電極としてのカソード電極２４Ｃが設けられて構成されている。
(First embodiment)
FIG. 4A is a cross-sectional view showing an example of a Schottky barrier diode (SBD) according to the first embodiment. As shown in FIG. 4A, in the SBD 20 according to the first embodiment, an electron transit layer 22 and an electron supply layer 23 are sequentially laminated on a base 21. The SBD 20 is configured by selectively providing an anode electrode 24A as a Schottky electrode and a cathode electrode 24C as an ohmic electrode on an electron supply layer 23.
基体２１は、例えばシリコン（Ｓｉ）基板、ガリウム砒素（ＧａＡｓ）基板、ガリウムリン（ＧａＰ）基板、ＧａＮ基板、ＡｌＮ基板、炭化ケイ素（ＳｉＣ）基板、炭素（Ｃ）基板、またはサファイア基板などの基板上に、例えばＧａＮ層やＡｌＮ層などからなるバッファ層などの、半導体装置の構成に要する種々の層が設けられて構成されている。電子走行層２２および電子供給層２３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第１の実施例によるＳＢＤ２０が構成されている。 The base 21 is a substrate such as a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, a gallium phosphide (GaP) substrate, a GaN substrate, an AlN substrate, a silicon carbide (SiC) substrate, a carbon (C) substrate, or a sapphire substrate. On top of this, various layers required for the configuration of the semiconductor device, such as a buffer layer made of a GaN layer, an AlN layer, or the like, are provided. The electron transit layer 22 and the electron supply layer 23 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment. Thus, the SBD 20 according to the first embodiment is configured.
（第２の実施例）
図４Ｂは、第２の実施例によるＨＥＭＴの一例を示す断面図である。図４Ｂに示すように、この第２の実施例によるＨＥＭＴ３０においては、基体３１上に、電子走行層３２および電子供給層３３が順次積層され、電子供給層３３上に選択的に、ソース電極３４Ｓ、ゲート電極３４Ｇ、およびドレイン電極３４Ｄが設けられている。ソース電極３４Ｓおよびドレイン電極３４Ｄは、電子供給層３３の上に形成されるオーミック電極として機能し、ゲート電極３４Ｇは、電子供給層３３の上に形成されるショットキー電極として機能する。基体３１は、ＨＥＭＴ３０の構成に必要な従来公知の基板および各種の層が設けられ、基体２１と同様の構成を有する。電子走行層３２および電子供給層３３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第２の実施例によるＨＥＭＴ３０が構成されている。
(Second embodiment)
FIG. 4B is a cross-sectional view showing an example of a HEMT according to the second embodiment. As shown in FIG. 4B, in the HEMT 30 according to the second embodiment, an electron transit layer 32 and an electron supply layer 33 are sequentially stacked on a base 31, and a source electrode 34S is selectively formed on the electron supply layer 33. A gate electrode 34G and a drain electrode 34D are provided. The source electrode 34S and the drain electrode 34D function as ohmic electrodes formed on the electron supply layer 33, and the gate electrode 34G functions as a Schottky electrode formed on the electron supply layer 33. The base 31 is provided with a conventionally known substrate and various layers necessary for the configuration of the HEMT 30, and has the same configuration as the base 21. The electron transit layer 32 and the electron supply layer 33 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment, respectively. As described above, the HEMT 30 according to the second embodiment is configured.
（第３の実施例）
図４Ｃは、第３の実施例によるＭＯＳＦＥＴの一例を示す断面図である。図４Ｃに示すように、この第３の実施例によるＭＯＳＦＥＴ４０においては、基体４１上に、電子走行層４２および電子供給層４３が順次積層され、電子供給層４３上に選択的にソース電極４４Ｓおよびドレイン電極４４Ｄが設けられている。また、ソース電極４４Ｓとドレイン電極４４Ｄとの間における、電子供給層４３および電子走行層４２の選択的にエッチング除去された部分に、ゲート酸化膜４５を介してゲート電極４４Ｇが形成されている。基体４１はＭＯＳＦＥＴ４０の構成に必要な従来公知の基板および各種の層が設けられ、基体２１と同様の構成を有する。電子走行層４２および電子供給層４３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第３の実施例によるＭＯＳＦＥＴ４０が構成されている。
(Third embodiment)
FIG. 4C is a cross-sectional view showing an example of a MOSFET according to the third embodiment. As shown in FIG. 4C, in the MOSFET 40 according to the third embodiment, an electron transit layer 42 and an electron supply layer 43 are sequentially stacked on a substrate 41, and a source electrode 44S and an electron supply layer 44S are selectively formed on the electron supply layer 43. A drain electrode 44D is provided. In addition, a gate electrode 44G is formed through a gate oxide film 45 in a portion where the electron supply layer 43 and the electron transit layer 42 are selectively removed by etching between the source electrode 44S and the drain electrode 44D. The base body 41 is provided with a conventionally known substrate and various layers necessary for the structure of the MOSFET 40, and has the same structure as the base body 21. The electron transit layer 42 and the electron supply layer 43 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment. As described above, the MOSFET 40 according to the third embodiment is configured.
（第４の実施例）
図４Ｄは、第４の実施例によるＧａＮ−ＦＰ層を備えたＳＢＤの一例を示す断面図である。図４Ｄに示すように、この第４の実施例によるＳＢＤ５０においては、第１の実施例と同様に、基体５１上に、電子走行層５２および電子供給層５３が順次積層されている。また、電子供給層５３上には選択的にオーミック電極としてのカソード電極５４Ｃが設けられている。また、電子供給層５３上には、選択的にＧａＮ−ＦＰ層５５が設けられているとともに、カソード電極５４ＣおよびＧａＮ−ＦＰ層５５のそれぞれの一部を覆うように絶縁膜５６が設けられている。さらに、ショットキー電極としてのアノード電極５４Ａが、電子供給層５３に接続しつつＧａＮ−ＦＰ層５５および絶縁膜５６上に乗り上げたフィールドプレート構造を有して設けられている。基体５１は、第１の実施例における基体２１と同様の構成を有する。電子走行層５２および電子供給層５３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第４の実施例によるＳＢＤ５０が構成されている。
(Fourth embodiment)
FIG. 4D is a cross-sectional view illustrating an example of an SBD including a GaN-FP layer according to the fourth embodiment. As shown in FIG. 4D, in the SBD 50 according to the fourth embodiment, an electron transit layer 52 and an electron supply layer 53 are sequentially laminated on a base 51 as in the first embodiment. A cathode electrode 54 </ b> C as an ohmic electrode is selectively provided on the electron supply layer 53. A GaN-FP layer 55 is selectively provided on the electron supply layer 53, and an insulating film 56 is provided so as to cover a part of each of the cathode electrode 54C and the GaN-FP layer 55. Yes. Further, an anode electrode 54 A as a Schottky electrode is provided with a field plate structure that is mounted on the GaN-FP layer 55 and the insulating film 56 while being connected to the electron supply layer 53. The base 51 has the same configuration as the base 21 in the first embodiment. The electron transit layer 52 and the electron supply layer 53 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment. As described above, the SBD 50 according to the fourth embodiment is configured.
（第５の実施例）
図４Ｅは、第５の実施例によるＧａＮ−ＦＰ層を備えたＨＥＭＴの一例を示す断面図である。図４Ｅに示すように、この第５の実施例によるＨＥＭＴ６０においては、第２の実施例と同様に、基体６１上に、電子走行層６２および電子供給層６３が順次積層されている。電子供給層６３上には、選択的にソース電極６４Ｓおよびドレイン電極６４Ｄが設けられている。ソース電極６４Ｓとドレイン電極６４Ｄとの間には、部分的にＧａＮ−ＦＰ層６５が設けられ、ソース電極６４Ｓ、ドレイン電極６４Ｄ、およびＧａＮ−ＦＰ層６５のそれぞれの一部を覆うように、絶縁膜６６が設けられている。さらに、ショットキー電極としてのゲート電極６４Ｇが、電子供給層６３に接続しつつ、ＧａＮ−ＦＰ層６５および絶縁膜６６上に乗り上げたフィールドプレート構造を有して設けられている。ソース電極６４Ｓおよびドレイン電極６４Ｄは、電子供給層６３上に形成されるオーミック電極として機能し、ゲート電極６４Ｇは、電子供給層６３上のショットキー電極として機能する。基体６１は、第２の実施例における基体３１と同様の構成を有する。電子走行層６２および電子供給層６３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第５の実施例によるＨＥＭＴ６０が構成されている。
(Fifth embodiment)
FIG. 4E is a cross-sectional view showing an example of a HEMT including a GaN-FP layer according to the fifth embodiment. As shown in FIG. 4E, in the HEMT 60 according to the fifth embodiment, the electron transit layer 62 and the electron supply layer 63 are sequentially laminated on the base 61 as in the second embodiment. On the electron supply layer 63, a source electrode 64S and a drain electrode 64D are selectively provided. A GaN-FP layer 65 is partially provided between the source electrode 64S and the drain electrode 64D, and is insulated so as to cover each of the source electrode 64S, the drain electrode 64D, and the GaN-FP layer 65. A membrane 66 is provided. Furthermore, a gate electrode 64G as a Schottky electrode is provided with a field plate structure that rides on the GaN-FP layer 65 and the insulating film 66 while being connected to the electron supply layer 63. The source electrode 64S and the drain electrode 64D function as ohmic electrodes formed on the electron supply layer 63, and the gate electrode 64G functions as a Schottky electrode on the electron supply layer 63. The base 61 has the same configuration as the base 31 in the second embodiment. The electron transit layer 62 and the electron supply layer 63 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment, respectively. As described above, the HEMT 60 according to the fifth embodiment is configured.
（第６の実施例）
図４Ｆは、第６の実施例によるＭＩＳ（Metal Insulator Semiconductor）ＦＥＴの一例を示す断面図である。図４Ｆに示すように、この第６の実施例によるＭＩＳＦＥＴ７０においては、基体７１上に、電子走行層７２および電子供給層７３が順次積層され、電子供給層７３上に選択的にソース電極７４Ｓおよびドレイン電極７４Ｄが設けられている。また、ソース電極７４Ｓとドレイン電極７４Ｄとの間における、電子供給層７３上に、ゲート絶縁膜７５を介してゲート電極７４Ｇが形成されている。基体７１は、ＭＩＳＦＥＴ７０の構成に必要な従来公知の基板および各種の層が設けられ、第３の実施例の基体４１と同様の構成を有する。電子走行層７２および電子供給層７３はそれぞれ、上述した実施形態による電子走行層１１およびＡｌxＧａ1-xＮ層１２ａを除いた電子供給層１２と同様の構成を有する。以上により、第６の実施例によるＭＩＳＦＥＴ７０が構成されている。
(Sixth embodiment)
FIG. 4F is a cross-sectional view showing an example of a MIS (Metal Insulator Semiconductor) FET according to the sixth embodiment. As shown in FIG. 4F, in the MISFET 70 according to the sixth embodiment, an electron transit layer 72 and an electron supply layer 73 are sequentially stacked on a base 71, and a source electrode 74S and a source electrode 74S are selectively formed on the electron supply layer 73. A drain electrode 74D is provided. A gate electrode 74G is formed on the electron supply layer 73 between the source electrode 74S and the drain electrode 74D via a gate insulating film 75. The base 71 is provided with a conventionally known substrate and various layers necessary for the configuration of the MISFET 70, and has the same configuration as the base 41 of the third embodiment. The electron transit layer 72 and the electron supply layer 73 have the same configuration as the electron supply layer 12 except for the electron transit layer 11 and the Al x Ga 1-x N layer 12a according to the above-described embodiment. As described above, the MISFET 70 according to the sixth embodiment is configured.
（第７の実施例）
図４Ｇは、第７の実施例によるＳＢＤの一例を示す断面図である。図４Ｇに示すように、この第７の実施例によるＳＢＤ２０は、第１の実施例によるＳＢＤ２０に対して、電子供給層２３の最下層を、例えば膜厚が０．５ｎｍ以上１．５ｎｍ以下のスペーサー層としてのＡｌＮ層２３ａとする。その他の構成は、第１の実施例と同様なので、説明を省略する。
(Seventh embodiment)
FIG. 4G is a cross-sectional view showing an example of an SBD according to the seventh embodiment. As shown in FIG. 4G, the SBD 20 according to the seventh embodiment is lower than the SBD 20 according to the first embodiment in the lowermost layer of the electron supply layer 23, for example, having a film thickness of 0.5 nm to 1.5 nm. The AlN layer 23a is used as a spacer layer. Since other configurations are the same as those of the first embodiment, the description thereof is omitted.
（第８の実施例）
図５Ａは、第８の実施例によるエッチングストップ層およびＦＰ層を備えたＳＢＤの一例を示す断面図である。図５Ａに示すように、この第８の実施例によるＳＢＤ８０においては、基体８１上に、電子走行層８２、および最上層にエッチングストップ層としてのＡｌyＧａ1-yＮ層８３ａが設けられた電子供給層８３が順次積層されている。基体８１は、上述した基体２１と同様の構成を有する。電子走行層８２および電子供給層８３はそれぞれ、上述した実施形態による電子走行層１１および電子供給層１２と同様の構成を有する。
(Eighth embodiment)
FIG. 5A is a cross-sectional view showing an example of an SBD including an etching stop layer and an FP layer according to the eighth embodiment. As shown in FIG. 5A, in the SBD 80 according to the eighth embodiment, an electron transit layer 82 and an Al y Ga 1-y N layer 83a as an etching stop layer are provided on a base 81 and an uppermost layer. Electron supply layers 83 are sequentially stacked. The base 81 has the same configuration as the base 21 described above. The electron transit layer 82 and the electron supply layer 83 have the same configuration as the electron transit layer 11 and the electron supply layer 12 according to the above-described embodiment, respectively.
また、エッチングストップ層としてのＡｌyＧａ1-yＮ層８３ａのＡｌ組成ｙは、電子供給層の平均Ａｌ組成Ｘに対して±１０％以内、すなわち、
０＜Ｘ−０．１≦ｙ≦Ｘ＋０．１≦１……（３）
とするのが好ましい。また、エッチングストップ層を構成するＡｌyＧａ1-yＮ層８３ａにおいて、電子供給層の平均Ａｌ組成Ｘ以下、すなわち、
０＜ｙ≦Ｘ≦１……（４）
になるように形成してもよい。さらに、ＡｌyＧａ1-yＮ層８３ａのＡｌ組成ｙおよび膜厚はそれぞれ、２次元電子ガスが発生しないＡｌ組成ｙや膜厚とするのが好ましく、Ａｌ組成ｙが３５％以下（０＜ｙ≦０．３５）である場合には、膜厚は１０ｎｍ以下にするのが好ましい。
Further, the Al composition y of the Al y Ga 1-y N layer 83a as the etching stop layer is within ± 10% with respect to the average Al composition X of the electron supply layer, that is,
0 <X−0.1 ≦ y ≦ X + 0.1 ≦ 1 (3)
Is preferable. Further, in the Al y Ga 1-y N layer 83a constituting the etching stop layer, the average Al composition X or less of the electron supply layer, that is,
0 <y ≦ X ≦ 1 (4)
You may form so that it may become. Further, the Al composition y and the film thickness of the Al y Ga 1-y N layer 83a are preferably set to an Al composition y and a film thickness that do not generate two-dimensional electron gas, and the Al composition y is 35% or less (0 < In the case of y ≦ 0.35), the film thickness is preferably 10 nm or less.
また、この第８の実施例によるＳＢＤ８０において、ＡｌyＧａ1-yＮ層８３ａ上には選択的にオーミック電極としてのカソード電極８５Ｃが設けられている。また、ＡｌyＧａ1-yＮ層８３ａ上には、アノード電極の形成領域を含む不要な部分が選択的にエッチング除去されたフィールドプレート層（ＦＰ層）８６が設けられている。ＦＰ層８６は、ＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなり、例えば、Ａｌ組成ｚがＡｌyＧａ1-yＮ層８３ａのＡｌ組成ｙより小さく（０≦ｚ＜ｙ≦１）、Ａｌ組成ｚが０の場合にはＧａＮ−ＦＰ層となる。また、ＡｌzＧａ1-zＮ層からの不要な部分の選択的なエッチング除去は、例えば塩素系ガスを用いたドライエッチング法により行われる。 In the SBD 80 according to the eighth embodiment, a cathode electrode 85C as an ohmic electrode is selectively provided on the Al y Ga 1-y N layer 83a. On the Al y Ga 1-y N layer 83a, a field plate layer (FP layer) 86 is provided in which unnecessary portions including the anode electrode formation region are selectively removed by etching. The FP layer 86 is composed of an Al z Ga 1-z N layer (0 ≦ z ≦ 1). For example, the Al composition z is smaller than the Al composition y of the Al y Ga 1-y N layer 83a (0 ≦ z <y). ≦ 1) When the Al composition z is 0, the GaN-FP layer is formed. Furthermore, selective etching removal of unnecessary portion from Al z Ga 1-z N layer is carried out by, for example, a dry etching method using a chlorine-based gas.
ＡｌyＧａ1-yＮ層８３ａ上には、カソード電極８５ＣおよびＦＰ層８６のそれぞれの一部を覆うように絶縁膜８７が設けられている。さらにショットキー電極としてのアノード電極８５Ａが、ＡｌyＧａ1-yＮ層８３ａに接続しつつ、ＦＰ層８６および絶縁膜８７上に乗り上げたフィールドプレート構造を有して設けられている。アノード電極８５Ａは、例えばニッケル（Ｎｉ）と金（Ａｕ）とを積層させたＮｉ／Ａｕ膜からなる。以上により、第８の実施例によるＳＢＤ８０が構成されている。 An insulating film 87 is provided on the Al y Ga 1-y N layer 83a so as to cover a part of each of the cathode electrode 85C and the FP layer 86. Further, an anode electrode 85A as a Schottky electrode is provided with a field plate structure that rides on the FP layer 86 and the insulating film 87 while being connected to the Al y Ga 1-y N layer 83a. The anode electrode 85A is made of, for example, a Ni / Au film in which nickel (Ni) and gold (Au) are laminated. Thus, the SBD 80 according to the eighth embodiment is configured.
（第９の実施例）
図５Ｂは、第９の実施例によるエッチングストップ層およびＦＰ層を備えたＨＥＭＴの一例を示す断面図である。図５Ｂに示すように、この第９の実施例によるＨＥＭＴ９０においては、基体９１上に、電子走行層９２、および最上層にエッチングストップ層としてのＡｌyＧａ1-yＮ層９３ａが設けられた電子供給層９３が順次積層されている。基体９１は、第２の実施例による基体３１と同様の構成を有する。電子走行層９２および電子供給層９３はそれぞれ、上述した実施形態による電子走行層１１および電子供給層１２と同様の構成を有する。ＡｌyＧａ1-yＮ層９３ａは、上述した第８の実施例によるＡｌyＧａ1-yＮ層８３ａと同様の構成を有する。
(Ninth embodiment)
FIG. 5B is a cross-sectional view showing an example of a HEMT including an etching stop layer and an FP layer according to the ninth embodiment. As shown in FIG. 5B, in the HEMT 90 according to the ninth embodiment, an electron transit layer 92 and an Al y Ga 1-y N layer 93a as an etching stop layer are provided on the base 91 and an uppermost layer. Electron supply layers 93 are sequentially stacked. The base 91 has the same configuration as the base 31 according to the second embodiment. The electron transit layer 92 and the electron supply layer 93 have the same configuration as the electron transit layer 11 and the electron supply layer 12 according to the above-described embodiment, respectively. The Al y Ga 1-y N layer 93a has the same configuration as the Al y Ga 1-y N layer 83a according to the eighth embodiment described above.
ＡｌyＧａ1-yＮ層９３ａ上には、選択的にソース電極９５Ｓおよびドレイン電極９５Ｄが設けられている。ソース電極９５Ｓおよびドレイン電極９５Ｄは、ＡｌyＧａ1-yＮ層９３ａ上に形成されるオーミック電極として機能する。また、ソース電極９５Ｓとドレイン電極９５Ｄとの間のＡｌyＧａ1-yＮ層９３ａ上には、ゲート電極の形成領域を含む不要な領域が選択的にエッチング除去されたＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなるＦＰ層９６が設けられている。ＦＰ層９６は、ＡｌzＧａ1-zＮ層（０≦ｚ≦１）からなり、例えば、Ａｌ組成ｚがＡｌyＧａ1-yＮ層９３ａのＡｌ組成ｙより小さく（０≦ｚ＜ｙ≦１）、Ａｌ組成ｚが０の場合にはＧａＮ−ＦＰ層となる。また、ＡｌzＧａ1-zＮ層からの不要な部分の選択的なエッチング除去は、例えば塩素系ガスを用いたドライエッチング法により行われる。 A source electrode 95S and a drain electrode 95D are selectively provided on the Al y Ga 1-y N layer 93a. The source electrode 95S and the drain electrode 95D function as ohmic electrodes formed on the Al y Ga 1-y N layer 93a. Further, on Al y Ga 1-y N layer 93a between the source electrode 95S and the drain electrode 95D, Al unwanted areas including the region of the gate electrode is selectively removed by etching z Ga 1-z An FP layer 96 composed of an N layer (0 ≦ z ≦ 1) is provided. The FP layer 96 is made of an Al z Ga 1-z N layer (0 ≦ z ≦ 1). For example, the Al composition z is smaller than the Al composition y of the Al y Ga 1-y N layer 93a (0 ≦ z <y). ≦ 1) When the Al composition z is 0, the GaN-FP layer is formed. Furthermore, selective etching removal of unnecessary portion from Al z Ga 1-z N layer is carried out by, for example, a dry etching method using a chlorine-based gas.
また、ＡｌyＧａ1-yＮ層９３ａ上には、ソース電極９５Ｓ、ドレイン電極９５Ｄ、およびＦＰ層９６のそれぞれの一部を覆うように、絶縁膜９７が設けられている。そして、ＡｌyＧａ1-yＮ層９３ａに接続しつつＦＰ層９６および絶縁膜９７上に乗り上げたフィールドプレート構造のゲート電極９５Ｇが設けられている。ゲート電極９５Ｇは、ＡｌyＧａ1-yＮ層９３ａ上のショットキー電極として機能し、例えばＮｉ／Ａｕ膜からなる。以上により、第９の実施例によるＨＥＭＴ９０が構成されている。 An insulating film 97 is provided on the Al y Ga 1-y N layer 93 a so as to cover each of the source electrode 95S, the drain electrode 95D, and the FP layer 96. A gate electrode 95G having a field plate structure is provided on the FP layer 96 and the insulating film 97 while being connected to the Al y Ga 1-y N layer 93a. The gate electrode 95G functions as a Schottky electrode on the Al y Ga 1-y N layer 93a and is made of, for example, a Ni / Au film. As described above, the HEMT 90 according to the ninth embodiment is configured.
（第１の実験例）
次に、本発明の実施形態によるＡｌxＧａ1-xＮ超格子層からなる電子供給層を備えた半導体装置における耐圧の向上について、従来のＡｌＮ／ＧａＮ超格子層からなる電子供給層を備えた半導体装置の耐圧と比較して説明する。図６は、本発明の第８の実施例によるエッチングストップ層およびＦＰ層を備えたＳＢＤ８０と同様の半導体装置において、電子供給層を、ＡｌxＧａ1-xＮ超格子層から構成した場合と、２通りのＡｌＮ／ＧａＮ擬似混晶層から構成した場合とにおける耐圧のキャリア密度依存性を示すグラフである。
(First Experiment Example)
Next, regarding the improvement of the breakdown voltage in the semiconductor device including the electron supply layer including the Al x Ga 1-x N superlattice layer according to the embodiment of the present invention, the conventional electron supply layer including the AlN / GaN superlattice layer is provided. This will be described in comparison with the breakdown voltage of the semiconductor device. FIG. 6 shows a case where the electron supply layer is composed of an Al x Ga 1-x N superlattice layer in a semiconductor device similar to the SBD 80 having an etching stop layer and an FP layer according to the eighth embodiment of the present invention. It is a graph which shows the carrier density dependence of the proof pressure in the case where it consists of two types of AlN / GaN pseudo mixed crystal layers.
図６から、膜厚が０．５ｎｍのＡｌＮ層と膜厚が１．５ｎｍのＧａＮ層とを一対の組として１２組積層させて膜厚が２４ｎｍの電子供給層を構成した場合、キャリア密度が１．３×１０13ｃｍ-2と高濃度になるのに対し、耐圧が１２０Ｖ程度であることがわかる。また、膜厚が０．５ｎｍのＡｌＮ層と膜厚が２．０ｎｍのＧａＮ層とを一対の組として８組積層させて膜厚が２０ｎｍの電子供給層を構成した場合、キャリア密度は１．０×１０13ｃｍ-2と高濃度であるが、耐圧は６００Ｖ程度であることがわかる。これに対し、本発明の構成を採用して、膜厚が６．２ｎｍでＡｌ組成ｘが０．２のＡｌ0.2Ｇａ0.8Ｎ層と膜厚が０．５ｎｍでＡｌ組成ｘが０．８のＡｌ0.8Ｇａ0.2Ｎ層とを一対の組として３組積層させて膜厚が２０．１ｎｍの電子供給層を構成した場合、キャリア密度が１．３×１０13ｃｍ-2と高濃度に維持されているにもかかわらず、耐圧が１０００Ｖ程度と大幅に向上していることがわかる。 From FIG. 6, when an electron supply layer having a thickness of 24 nm is formed by stacking 12 pairs of an AlN layer having a thickness of 0.5 nm and a GaN layer having a thickness of 1.5 nm as a pair, the carrier density is It can be seen that the breakdown voltage is about 120 V while the concentration is as high as 1.3 × 10 13 cm −2 . Further, when an electron supply layer having a thickness of 20 nm is formed by stacking eight pairs of an AlN layer having a thickness of 0.5 nm and a GaN layer having a thickness of 2.0 nm as a pair, the carrier density is 1. Although the concentration is as high as 0 × 10 13 cm −2 , it can be seen that the breakdown voltage is about 600V. On the other hand, by adopting the configuration of the present invention, an Al 0.2 Ga 0.8 N layer having a film thickness of 6.2 nm and an Al composition x of 0.2 and an Al composition x of 0.8 nm and an Al composition x of 0.8. When an electron supply layer having a film thickness of 20.1 nm is formed by stacking three pairs of Al 0.8 Ga 0.2 N layers as a pair, the carrier density is maintained at a high concentration of 1.3 × 10 13 cm −2. Despite this, it can be seen that the breakdown voltage is significantly improved to about 1000V.
（第２の実験例）
また、表１，表２，表３，表４はそれぞれ、互いに異なるＡｌ組成ｘ１，ｘ２の２種類のＡｌxＧａ1-xＮ層を、膜厚ｄ１のＡｌx1Ｇａ1-x1Ｎ層と膜厚ｄ２のＡｌx2Ｇａ1-x2Ｎ層とを一対の組とし、これらを複数積層して電子供給層１２を構成した場合における、平均Ａｌ組成Ｘを０．２、０．２５、０．３５、０．５とした場合の破壊電界強度（耐圧）を示す第２の実験例の表である。ペア数は一対の組の数であり、供給層厚は電子供給層１２の膜厚である。例えば、表２による平均Ａｌ組成Ｘが０．２５の場合には積層ペア数３に対してはｘ１＝０．２に対してｘ２＝０．９を選択することにより、より高い絶縁破壊電界を得ることができる。また、平均Ａｌ組成Ｘに対してペアの中でＡｌ組成が低いほうのＡｌ組成を平均Ａｌ組成Ｘ以上にすることはできないため、平均Ａｌ組成Ｘが０．２５（２５％）に対して電子供給層の総膜厚を２０ｎｍ程度の好適な範囲にするにはペアの中の高い方のＡｌ組成は０．９程度が好適になる。
(Second experiment example)
Table 1, Table 2, Table 3, and Table 4 show two types of Al x Ga 1-x N layers having different Al compositions x1 and x2, respectively, as Al x1 Ga 1-x1 N layers having a film thickness d1. When the electron supply layer 12 is formed by stacking a plurality of these layers with a pair of Al x2 Ga 1 -x2 N layers having a film thickness d2, the average Al composition X is 0.2, 0.25, 0. It is a table | surface of the 2nd experiment example which shows the destruction electric field strength (breakdown pressure) at the time of setting to 35 and 0.5. The number of pairs is the number of pairs, and the supply layer thickness is the film thickness of the electron supply layer 12. For example, when the average Al composition X according to Table 2 is 0.25, a higher breakdown electric field can be obtained by selecting x2 = 0.9 for x1 = 0.2 for the number of stacked pairs 3. Can be obtained. In addition, since the Al composition having the lower Al composition in the pair with respect to the average Al composition X cannot be higher than the average Al composition X, the average Al composition X is 0.25 (25%) with respect to electrons. In order to make the total thickness of the supply layer within a suitable range of about 20 nm, the higher Al composition in the pair is preferably about 0.9.
以上の表１〜表４から、従来のＧａＮ層における絶縁破壊電界が３．３ＭＶ／ｃｍであったのに比して、破壊電界強度が向上していることがわかる。これにより、破壊電界強度の向上が半導体装置における耐圧を著しく向上させることができる。 From the above Tables 1 to 4, it can be seen that the breakdown electric field strength is improved as compared with the conventional dielectric breakdown electric field in the GaN layer of 3.3 MV / cm. Thereby, the improvement of the breakdown electric field strength can remarkably improve the breakdown voltage in the semiconductor device.
以上説明した本発明の実施形態によれば、半導体装置の電子供給層を少なくとも２種類の互いに異なるＡｌ組成ｘであるＡｌxＧａ1-xＮ層を複数層積層させていることにより、電子供給層の下層に設けられる電子走行層の電子供給層との界面側に、２次元電子ガスを高濃度に発生させ、高い移動度も得ることができるとともに、電子供給層を有する半導体装置を高耐圧化することが可能となる。 According to the embodiment of the present invention described above, the electron supply layer of the semiconductor device is formed by stacking a plurality of Al x Ga 1-x N layers having at least two different Al compositions x, thereby providing an electron supply. A two-dimensional electron gas is generated at a high concentration on the interface side of the electron transit layer provided below the layer with the electron supply layer, and high mobility can be obtained, and a semiconductor device having the electron supply layer has a high breakdown voltage. Can be realized.
なお、半導体装置の電子供給層を構成する複数層のＡｌxＧａ1-xＮ層が、２種類以上の層厚に設定されてもよい。このとき、ＡｌxＧａ1-xＮ層は、０＜ｘ≦０．４、または、０．６≦ｘ≦１を満たすことが好ましく、さらに、０＜ｘ≦０．３５、または、０．７≦ｘ≦１を満たすことがより好適である。 Note that the plurality of Al x Ga 1-x N layers constituting the electron supply layer of the semiconductor device may be set to two or more kinds of layer thicknesses. At this time, the Al x Ga 1-x N layer preferably satisfies 0 <x ≦ 0.4 or 0.6 ≦ x ≦ 1, and 0 <x ≦ 0.35 or 0.x. It is more preferable to satisfy 7 ≦ x ≦ 1.
以上、本発明の実施形態について具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。また、上述の実施形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。 As mentioned above, although embodiment of this invention was described concretely, this invention is not limited to the above-mentioned embodiment, Various deformation | transformation based on the technical idea of this invention is possible. For example, the numerical values given in the above embodiment are merely examples, and different numerical values may be used as necessary. Further, the present invention is not limited to the above-described embodiment. What was comprised combining each component mentioned above suitably is also contained in this invention. Further effects and modifications can be easily derived by those skilled in the art.
上述の第８および第９の実施例においては、電子供給層の上層にエッチングストップ層を設ける構成について説明しているが、電子供給層の最上層をＡｌの組成ｘが比較的小さいＡｌＧａＮ層とし、この最上層のＡｌＧａＮ層をエッチングストップ層として用いることも可能である。 In the eighth and ninth embodiments described above, the structure in which the etching stop layer is provided on the electron supply layer is described. However, the uppermost layer of the electron supply layer is an AlGaN layer having a relatively small Al composition x. It is also possible to use this uppermost AlGaN layer as an etching stop layer.
また、上述の第１〜第６の構造例以外にも、半導体装置における所望の特性に基づいた構造設計に応じて、電子供給層に本発明の範囲に属する種々の擬似混晶構造を採用することが可能である。 In addition to the first to sixth structural examples described above, various pseudo-mixed crystal structures belonging to the scope of the present invention are employed in the electron supply layer according to the structural design based on desired characteristics in the semiconductor device. It is possible.
１０ 半導体装置
１１，２２，３２，４２，５２，６２，７２，８２，９２ 電子走行層
１２，２３，３３，４３，５３，６３，７３，８３，９３ 電子供給層
１２−１，…，１２−ｉ，…，１２−ｎ，１２ａ ＡｌxＧａ1-xＮ層
１４，８６，９６ フィールドプレート層（ＦＰ層）
２０，５０，８０ ＳＢＤ
２１，３１，４１，５１，６１，７１，８１，９１ 基体
２３ａ ＡｌＮ層
２４Ａ，５４Ａ，８５Ａ アノード電極
２４Ｃ，５４Ｃ，８５Ｃ カソード電極
３０，６０，９０ ＨＥＭＴ
３４Ｓ，４４Ｓ，６４Ｓ，７４Ｓ，９５Ｓ ソース電極
３４Ｇ，４４Ｇ，６４Ｇ，７４Ｇ，９５Ｇ ゲート電極
３４Ｄ，４４Ｄ，６４Ｄ，７４Ｄ，９５Ｄ ドレイン電極
４５ ゲート酸化膜
５５，６５ ＧａＮ−ＦＰ層
５６，６６，８７，９７ 絶縁膜
７５ ゲート絶縁膜
８３ａ，９３ａ ＡｌyＧａ1-yＮ層
DESCRIPTION OF SYMBOLS 10 Semiconductor device 11, 22, 32, 42, 52, 62, 72, 82, 92 Electron travel layer 12, 23, 33, 43, 53, 63, 73, 83, 93 Electron supply layer 12-1, ..., 12 -i, ..., 12-n, 12a Al x Ga 1-x n layer 14,86,96 field plate layer (FP layer)
20, 50, 80 SBD
21, 31, 41, 51, 61, 71, 81, 91 Base 23a AlN layer 24A, 54A, 85A Anode electrode 24C, 54C, 85C Cathode electrode 30, 60, 90 HEMT
34S, 44S, 64S, 74S, 95S Source electrode 34G, 44G, 64G, 74G, 95G Gate electrode 34D, 44D, 64D, 74D, 95D Drain electrode 45 Gate oxide film 55, 65 GaN-FP layers 56, 66, 87, 97 Insulating film 75 Gate insulating film 83a, 93a Al y Ga 1-y N layer
Claims (23)
前記基体上に形成されたＩＩＩ族窒化物半導体層とを備え、
前記ＩＩＩ族窒化物半導体層は、電子走行層と、該電子走行層上に形成された互いに組成の異なる少なくとも２種類のＡｌxＧａ1-xＮ層（０＜ｘ≦１）を複数層積層されて構成された電子供給層とを有する
ことを特徴とする半導体装置。 A substrate;
A group III nitride semiconductor layer formed on the substrate;
The group III nitride semiconductor layer includes a multi-layered structure of an electron transit layer and at least two Al x Ga 1-x N layers (0 <x ≦ 1) having different compositions formed on the electron transit layer. And an electron supply layer configured as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012237331A JP2014086706A (en) | 2012-10-26 | 2012-10-26 | Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012237331A JP2014086706A (en) | 2012-10-26 | 2012-10-26 | Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014086706A true JP2014086706A (en) | 2014-05-12 |
Family
ID=50789453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012237331A Pending JP2014086706A (en) | 2012-10-26 | 2012-10-26 | Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014086706A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015115366A (en) * | 2013-12-09 | 2015-06-22 | 古河電気工業株式会社 | Nitride semiconductor device and method for manufacturing the same, and diode and field effect transistor |
| JP2016207890A (en) * | 2015-04-24 | 2016-12-08 | トヨタ自動車株式会社 | Hetero-junction semiconductor device |
| JP2019201035A (en) * | 2018-05-14 | 2019-11-21 | 株式会社東芝 | Semiconductor device |
-
2012
- 2012-10-26 JP JP2012237331A patent/JP2014086706A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015115366A (en) * | 2013-12-09 | 2015-06-22 | 古河電気工業株式会社 | Nitride semiconductor device and method for manufacturing the same, and diode and field effect transistor |
| JP2016207890A (en) * | 2015-04-24 | 2016-12-08 | トヨタ自動車株式会社 | Hetero-junction semiconductor device |
| JP2019201035A (en) * | 2018-05-14 | 2019-11-21 | 株式会社東芝 | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4775859B2 (en) | Nitride semiconductor device and power conversion device including the same | |
| US9490324B2 (en) | N-polar III-nitride transistors | |
| US7859014B2 (en) | Semiconductor device | |
| US9412856B2 (en) | Semiconductor device | |
| JP5942204B2 (en) | Semiconductor device | |
| JP5564842B2 (en) | Semiconductor device | |
| EP2660866A2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5645304B2 (en) | diode | |
| US8896027B2 (en) | Nitride semiconductor diode | |
| JP2011071206A (en) | Semiconductor device comprising group iii nitride semiconductor, production method therefor, and power converter | |
| JP2011071206A5 (en) | ||
| JP6649208B2 (en) | Semiconductor device | |
| JP6244557B2 (en) | Nitride semiconductor devices | |
| WO2012160757A1 (en) | Schottky diode | |
| JP2014086706A (en) | Semiconductor device, schottky barrier diode, field effect transistor, mis field effect transistor and mos field effect transistor | |
| JP5667136B2 (en) | Nitride-based compound semiconductor device and manufacturing method thereof | |
| JP6314316B2 (en) | Nitride semiconductor devices | |
| JP2013105994A (en) | Nitride semiconductor device | |
| JP2010056340A (en) | Semiconductor device | |
| JP6534993B2 (en) | Nitride semiconductor device, method of manufacturing the same, diode and field effect transistor | |
| JP2014241379A (en) | Semiconductor device | |
| WO2014065429A1 (en) | Semiconductor device, method for producing same, schottky barrier diode, and field-effect transistor | |
| JP2015153884A (en) | Nitride semiconductor device manufacturing method, nitride semiconductor device, diode and field effect transistor | |
| JP2015005671A (en) | Diode | |
| JP2015115366A (en) | Nitride semiconductor device and method for manufacturing the same, and diode and field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20140217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20140217 |