JP2014078849A - 通信方法、通信システム及び通信装置 - Google Patents
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Abstract
【課題】1つの伝送路を介した全二重化通信を実現する通信方法、通信システム及び通信装置を提供する。
【解決手段】全二重化通信を実現するために、通信装置で送信データ端子TX2にて受け付けた信号は、受信するデータ信号CT3−DHとの排他的論理和をとった上で、1/2Nビット時間分だけ遅延させてから送信される(CT2−DH)。この際、相手から送信されたデータ信号(同様に排他的論理和をとった上で1/2Nビット時間だけ遅延されている)CT3−DHは、送信データ信号との排他的論理和を1ビット時間分遅延させておいた信号CT2−DDとの排他的論理和をとることにより、受信データ信号として復調され、受信データ端子RX2に出力される。
【選択図】図2
【解決手段】全二重化通信を実現するために、通信装置で送信データ端子TX2にて受け付けた信号は、受信するデータ信号CT3−DHとの排他的論理和をとった上で、1/2Nビット時間分だけ遅延させてから送信される(CT2−DH)。この際、相手から送信されたデータ信号(同様に排他的論理和をとった上で1/2Nビット時間だけ遅延されている)CT3−DHは、送信データ信号との排他的論理和を1ビット時間分遅延させておいた信号CT2−DDとの排他的論理和をとることにより、受信データ信号として復調され、受信データ端子RX2に出力される。
【選択図】図2
Description
本発明は、1つの伝送路を介して全二重化通信を行なう通信方法、通信システム及び通信装置に関する。
車載通信システムでは、電気的制御に基づく機能が増加していることによって通信量が増えている。そのため、異なる周波数で送受信する通信方法も提案されている(特許文献1等)。しかしながら既存のハードウェアを用いて実現することが可能な全二重化通信の必要性が高まっている。
しかしながら、既存の車載通信システムでは、CANプロトコルに基づき1対のツイストペアケーブルを用いることが一般的である。車載通信システムに、全二重化通信(双方向)通信を適用する場合、更にもう1対のペアケーブルが必要となる。
全二重化通信に係る通信線として100BASE−TXと呼ばれる4本のツイストケーブルが束ねられたものを用いる。しかしながら、全二重化通信では、送信用及び受信用の2対のケーブルを用いれば足り、他の2対は不要である。車載通信システムでは、通信線を含むハーネスの軽量化(省線化)が求められているので、100BASE−TXを用いずに、全二重化通信を行なうことが必要である。
本発明は斯かる事情に鑑みてなされたものであり、1対のツイストペアケーブルにおける全二重化通信を実現することができる通信方法、通信システム及び通信装置を提供することを目的とする。
本発明に係る通信方法は、複数の通信装置が1つの伝送路を介してデジタル信号を送受信する通信方法であって、前記複数の通信装置は夫々、通信装置の数Nにより定まるパルス占有率のRZ(Return to Zero)信号を送受信するデータ信号として用い、送信データ信号を、前記デジタル信号の1ビット分のビット時間を通信装置の数Nで定まる分割数で分割した分割時間の単位で遅延させ、遅延させた前記送信データ信号を前記伝送路に送信することを特徴とする。
本発明に係る通信システムは、複数の通信装置と、該複数の通信装置の内の任意の2つの通信装置が1対1で接続することが可能な伝送路を介して接続されており、前記複数の通信装置が前記伝送路を介してデジタル信号を送受信する通信システムにおいて、前記複数の通信装置は夫々、通信装置の数Nにより定まるパルス占有率のRZ信号を送信データ信号として生成する生成部と、生成した送信データ信号を遅延させる遅延部と、前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、前記伝送路に接続され、該伝送路から信号を受信する受信部とを備えることを特徴とする。
本発明に係る通信システムは、前記受信部は、送信データ信号と受信した信号との排他的論理和をとって受信データ信号を復調する復調部を有することを特徴とする。
本発明に係る通信システムは、前記伝送路は、1対のツイストペアケーブルが用いられることを特徴とする。
本発明に係る通信装置は、伝送路に接続され、該伝送路を介してデジタル信号を送受信する通信装置において、通信対象の通信装置の数Nにより定まるパルス占有率のRZ信号をデータ信号として生成する信号生成部と、前記デジタル信号の1ビット分のビット時間を通信装置の数Nで定まる分割数で分割した分割時間の単位で、生成した送信データ信号を遅延させる遅延部と、前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、前記伝送路に接続され、該伝送路から信号を受信する受信部とを備えることを特徴とする。
本発明では、伝送路に搬送されるデジタルデータ信号は、通信装置の数N(N=2,…)で定まるパルス占有率のRZ信号が用いられる。また、各通信装置は、送信データ信号を、1ビット分の時間を通信装置の数Nで分割した分割時間の単位で遅延させてから伝送路に重畳させて送信する。送信データ信号が遅延されてから送信されることで、各通信装置では、自らの送信データ信号との演算によって受信データ信号を復調することが可能となる。
本発明では、伝送路として例えば、ツイストペアケーブルを用いることが可能である。
なお、データ信号の排他的論理和をとって復調する復調部、送信データ信号を遅延させる手段は、ソフトウェア的に実現されても、ハードウェア的に回路及び各論理素子にて実現されてもよい。
本発明による場合、デジタルデータ信号を送受信する複数の通信装置間で全二重化通信が実現される。
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
(実施の形態1)
実施の形態1では、2つの通信装置間で1対1の通信を行なう例を示す。
図1は、実施の形態1における通信システムの構成を模式的に示すブロック図である。実施の形態1における通信システムは、1対のツイストペアケーブル1で、2つの通信装置2及び通信装置3が接続され、通信装置2及び通信装置3間の1組で全二重化通信を行なう。実施の形態1では、通信システムのデータ通信速度は100Mbpsとする。通信装置2及び通信装置3は、RZ(Return to Zero )信号を用いてデジタルデータ信号を送受信する。なお後述するように、実施の形態1における通信システムでは、通信装置2及び通信装置3が、1ビット時間を2つに分けて夫々送信(受信)するため、ツイストペアケーブル1上のシンボル(1/0)の通信速度は2倍の200Mbpsとなる。
実施の形態1では、2つの通信装置間で1対1の通信を行なう例を示す。
図1は、実施の形態1における通信システムの構成を模式的に示すブロック図である。実施の形態1における通信システムは、1対のツイストペアケーブル1で、2つの通信装置2及び通信装置3が接続され、通信装置2及び通信装置3間の1組で全二重化通信を行なう。実施の形態1では、通信システムのデータ通信速度は100Mbpsとする。通信装置2及び通信装置3は、RZ(Return to Zero )信号を用いてデジタルデータ信号を送受信する。なお後述するように、実施の形態1における通信システムでは、通信装置2及び通信装置3が、1ビット時間を2つに分けて夫々送信(受信)するため、ツイストペアケーブル1上のシンボル(1/0)の通信速度は2倍の200Mbpsとなる。
通信装置2は、ツイストペアケーブル1に接続されるトランシーバ20と、トランシーバ20による通信を制御する通信制御部21とを備える。同様にして通信装置3は、ツイストペアケーブル1に接続されるトランシーバ30と、トランシーバ30による通信を制御する通信制御部31とを備える。
トランシーバ20は、ツイストペアケーブル1における全二重化通信によるデジタルデータ信号の送受信を実現するハードウェアである。トランシーバ20は、送信データ信号を受け付ける送信データ端子TX2と、受信データ信号を出力する受信データ端子RX2とを備える。トランシーバ20内部の詳細な構成については後述にて説明する。
通信制御部21は、所定の通信プロトコルに従って送信データ信号を生成してトランシーバ20の送信データ端子TX2へ与える。通信制御部21は、トランシーバ20の受信データ端子RX2から出力された受信データ信号を前記所定の通信プロトコルに従って解釈し、受信データ信号からデータ値等の情報を取得する。
通信装置3におけるトランシーバ30及び通信制御部31の構成は、通信装置2のトランシーバ20及び通信制御部21と同様であるので、詳細な説明を省略する。
図2は、実施の形態1におけるトランシーバ20,30の内部構成を示すブロック図である。トランシーバ20は、I/O22と、スイッチSW2と、送信データ端子TX2と、受信データ端子RX2と、送信端子S2、受信端子R2と、2つのEX−OR(Exclusive-OR)回路24,28と、2つのDelay回路26,27とを備える。トランシーバ30の内部構成は、トランシーバ20の内部構成と同様であるので、対応する符号を付して夫々の詳細な説明を省略する。
I/O22は、ツイストペアケーブル1と接続されており、更に、スイッチSW2を介して送信端子S2又は受信端子R2と接続されている。受信端子R2は、EX−OR回路24の入力端子の一方に接続されている。EX−OR回路24の入力端子の他方には、送信データ端子TX2が接続されている。EX−OR回路24の出力は、Delay回路(1/2ビット時間)26に接続されている。Delay回路26の出力は、送信端子S2に接続されている。EX−OR回路24の出力は、第2節点25にて分岐されており、第2節点25はDelay回路(1ビット時間)27に接続されている。Delay回路27の出力は、EX−OR回路28の入力端子の一方に接続されている。EX−OR回路28の入力端子の他方には、受信端子R2とEX−OR回路24の入力端子との間を分岐する第1節点23が接続されている。EX−OR回路28の出力は、受信データ端子RX2に接続されている。
I/O22は、ツイストペアケーブル1と接続されるインタフェースである。I/O22は、送信するデジタルデータ信号のツイストペアケーブル1への送出を物理層にて実現するハードウェアである。また、I/O22は、ツイストペアケーブル1上の信号を常時的にモニタしており、デジタルデータ信号に変換して出力する。
送信端子S2は、I/O22へ、ツイストペアケーブル1へ送出するデータ信号を出力する端子であり、受信端子R2は、I/O22にて検知されたデジタルデータ信号を受信する。
スイッチSW2は、送信端子S2とI/O22との接続、及び、受信端子R2とI/O22との接続を切り替えるスイッチである。スイッチSW2は、図示しないクロック回路からのクロック信号に同期して切り替えを行なう。なお、クロック回路は、ツイストペアケーブル1におけるデジタルデータ信号のビットレート(100Mbps)の2倍の周波数のクロック信号(200MHz)を出力する回路であり、当該クロック信号は、トランシーバ30におけるクロック信号と同期している。
EX−OR回路24は、2つの入力信号の排他的論理和信号を出力する回路である。EX−OR回路24の入力には、上述したように受信端子R2及び送信データ端子TX2が接続されている。したがって、EX−OR回路24は、I/O22がツイストペアケーブル1を介して受信したデータ信号と、送信データ信号との排他的論理和をとる。即ち、EX−OR回路24は、受信したデータ信号と、送信データ信号とが異なる場合のみ真値「1」を出力する。なお、EX−OR回路24は、送信データ端子TX2からの送信データ信号を1/2ビット幅のRZ信号に変換してから入力する回路を前段に備える(図示せず)。また、EX−OR回路24は、出力信号を1ビット幅のNRZ(Non-Return Zero )信号へ変換する回路を後段に備えていてもよい。なお、後述にて、EX−OR回路24の出力をCT2と呼ぶ。
Delay回路26は、入力信号を1/2ビット時間遅延させる回路である。Delay回路26には、第2節点25にて分岐されたEX−OR回路24の出力の内の一方が入力されている。したがってDelay回路26は、EX−OR回路24からの出力信号を1/2ビット時間遅延させる回路である。EX−OR回路24からNRZ信号が入力される場合、Delay回路26は、出力信号を1/2ビット幅のRZ信号へ変換してから出力する回路を後段に備える(図示せず)。なお、後述にてDelay回路26の出力をCT2−DHと呼ぶ。
図3は、実施の形態1におけるトランシーバ20を構成するDelay回路26の構成を示す回路図である。トランシーバ30におけるDelay回路36の構成は、Delay回路26と同様である。Delay回路26は、Dフリップフロップ回路を用いる。Dフリップフロップ回路のD端子(D)に、EX−OR回路24の出力信号が入力される。クロック端子(CK)に、クロック回路からのクロック信号(1ビット時間を1周期とする200MHz信号)を反転させた信号が入力される。Q端子(Q)から、信号が出力される。
図4は、Delay回路26の入出力信号を示すタイムチャートである。図4の横軸は、時間の経過を示し、図4の縦軸は、入力信号(IN)、クロック信号(CLOCK)、出力信号(OUT)夫々の信号レベルを示している。図4において、D端子への入力信号(EX−OR回路24の出力)は、NRZ信号に変換されているとする。Dフリップフロップ回路は、クロック端子に入力される信号の立ち上がり時におけるD端子への入力信号の信号値をQ端子から出力するものである。したがって、Dフリップフロップ回路からは、矢印で示すクロック信号の立ち下り(反転前)時の、入力信号(IN)の信号値が出力される。これにより、図4に示すように、入力信号(IN)を1/2ビット時間遅延させた信号(OUT)が出力される。図4に示す例では、D端子への入力信号(IN)及びQ端子からの出力信号(OUT)のいずれもNRZ信号としているが、RZ信号であってもよい。
Delay回路27は、入力信号を1ビット時間遅延させる回路である。Delay回路27には、第2節点25で分岐されたEX−OR回路24の出力の他方が接続されている。したがって、Delay回路27は、送信データ信号と受信したデータ信号の排他的論理和を1ビット時間だけ遅延させる回路である。EX−OR回路24からNRZ信号が入力される場合、Delay回路27は、出力信号を1/2ビット幅のRZ信号へ変換してから出力する回路を後段に備える(図示せず)。なお、後述にて、Delay回路27からの出力信号をCT2−DDと呼ぶ。
図5は、実施の形態1におけるトランシーバ20を構成するDelay回路27の構成を示す回路図である。トランシーバ30におけるDelay回路37の構成は、Delay回路27と同様である。Delay回路27は、Dフリップフロップ回路を2つ直列的に接続して用いる。前段のDフリップフロップ回路のD端子(D)に、第2節点25からの信号(EX−OR回路24の出力)が入力される。クロック入力(CK)に、クロック回路からのクロック信号を反転させた信号が入力される。そして、後段のDフリップフロップ回路のD端子(D)に、前段のDフリップフロップ回路のQ端子(Q)からの出力信号が入力される。後段のDフリップフロップ回路のクロック端子(CK)には、クロック信号がそのまま入力され、Q端子(Q)から、信号が出力される。
図6は、Delay回路27の入出力信号を示すタイムチャートである。図6の横軸は、時間の経過を示し、図6の縦軸は、入力信号(IN)、前段のDフリップフロップ回路からの出力信号(QOUT)、クロック信号(CLOCK)、出力信号(OUT)夫々の信号レベルを示している。図6において、前段のDフリップフロップ回路のD端子への入力信号(EX−OR回路24の出力)は、NRZ信号に変換されているとする。前段のDフリップフロップ回路からの出力信号は、図4にて説明したとおりであり、入力信号(IN)を1/2ビット時間遅延させた信号である。そして、後段のDフリップフロップ回路は、上述したように、クロック端子に入力される信号の立ち上がり時におけるD端子への入力信号の信号値をQ端子から出力するものである。したがって、後段のDフリップフロップ回路からは、矢印で示すクロック信号の立ち上がり時の、前段のDフリップフロップ回路からの出力信号(QOUT)の信号値が出力される。図6に示すように、前後段の2つのDフリップフロップ回路によって、入力信号(IN)を1ビット時間遅延させた信号(OUT)が出力される。図6に示す例では、入力信号(IN)及び出力信号(OUT)のいずれもNRZ信号としているが、RZ信号であってもよい。
EX−OR回路28は、2つの入力信号の排他的論理和信号を出力する回路である。EX−OR回路28の入力には、上述したようにDelay回路27からの出力及び第1節点23が接続されている。したがって、EX−OR回路28は、1ビット時間分前の送信データ信号と受信データ信号との排他的論理和と、当該1ビット時間にて受信端子R2にて受信したデータ信号との排他的論理和をとる。なお、EX−OR回路28は、Delay回路27からの信号がNRZ信号である場合、当該信号を1/2ビット幅のRZ信号へ変換する回路を前段に備えている。
このように構成されるトランシーバ20及びトランシーバ30によって、全二重化通信が実現されることを、以下のタイムチャートを参照して説明する。
図7は、実施の形態1におけるトランシーバ20,30内における信号の推移を示すタイムチャートである。図7の横軸は、時間の経過を示す。図7の縦軸には、トランシーバ20の送信データ端子TX2における信号、トランシーバ30の送信端子TX3における信号、トランシーバ20のEX−OR回路24の出力信号(CT2)、トランシーバ20のDelay回路26からの出力信号であり、トランシーバ30の受信端子R3にて受信するデータ信号でもあるCT2−DH、トランシーバ30のEX−OR回路34の出力信号(CT3)、トランシーバ30のDelay回路36からの出力信号であり、トランシーバ20の受信端子R2にて受信するデータ信号でもあるCT3−DH、トランシーバ20のDelay回路27の出力信号(CT2−DD)、トランシーバ20の受信データ端子RX2における信号、トランシーバ30のDelay回路37の出力信号(CT3−DD)、トランシーバ30の受信データ端子RX3における信号夫々の信号レベルを示す。
通信装置2からの送信データ信号がどのように、通信装置3にて復調されるかを図7のタイムチャートを参照しつつ説明する。
まず、時間t1からの1/2ビット時間では、通信装置2のトランシーバ20のスイッチSW2では、受信端子R2がI/O22に接続しており、通信装置3のトランシーバ30のスイッチSW3では、送信端子S3がI/O32に接続している(図2の状態)。このとき、通信装置2のトランシーバ20の送信データ端子TX2に「1」の信号が入力されている。送信データ端子TX2へ入力される信号は、受信端子R2にて受信するCT3−DHと共にEX−OR回路24へ入力される。時間t1からの1/2ビット時間では、通信装置3側からの信号CT3−DHは「0」である。したがって、EX−OR回路24の出力信号CT2は「1」である。出力信号CT2はDelay回路26により、1/2ビット時間分遅延されるから、Delay回路26からの出力信号CT2−DH「1」は、時間t1から1/2ビット時間後の時間t2にてツイストペアケーブル1へ送出される。
時間t2からの1/2ビット時間では、通信装置2のトランシーバ20のスイッチSW2では、送信端子S2がI/O22に接続しており、通信装置3のトランシーバ30のスイッチSW3では、受信端子R3がI/O32に接続している(図2と逆の状態)。このとき、通信装置3のトランシーバ30の受信端子R3にて、通信装置2から送信された信号CT2−DH「1」を受信する。信号CT2−DHは、Delay回路37からの出力信号CT3−DDと共に、EX−OR回路38に入力される。時間t2から1/2ビット時間における出力信号CT3−DDは「0」であるから、EX−OR回路38からは信号値「1」が出力される。したがって、通信装置3の受信データ端子RX3にて、通信装置2の送信データ信号「1」を復調できている。通信装置2から送信されたデータ信号は、時間t1に通信装置2の送信データ端子TX2に入力されてから1/2ビット時間遅延した時間t2にて受信できることとなる。
また同時的に通信装置3からの送信データ信号が、どのように通信装置3にて復号されるかを、図7のタイムチャートを参照しつつ、同様に説明する。
通信装置2にて送信データ信号が送信データ端子TXへ入力される時間t1から1/2ビット時間後である時間t2に、通信装置3のトランシーバ30の送信データ端子TX3に「1」の信号が入力されている。送信データ端子TX3に入力される信号は、時間t2から1/2ビット時間後、受信端子R3にて受信している信号CT2−DHと共に、EX−OR回路34に入力される。通信装置2からの信号CT2−DHは「1」であるから、EX−OR回路34の出力信号CT3は「0」である。出力信号CT3は、Delay回路36により、1/2ビット時間分遅延されるから、Delay回路36からの出力信号CT3−DH「0」は、時間t2から1/2ビット時間後の時間t3にてツイストペアケーブル1へ送出される。
時間t3からの1/2ビット時間では、通信装置2のトランシーバ20のスイッチSW2では、受信端子R2がI/O22に接続しており、通信装置3のトランシーバ30のスイッチSW3では、送信端子S3がI/O32に接続している(図2の状態)。このとき、通信装置2のトランシーバ20の受信端子R2にて、通信装置3から送信された信号CT3−DH「0」を受信する。信号CT3−DHは、Delay回路27からの出力信号CT2−DDと共に、EX−OR回路28に入力される。時間t3から1/2ビット時間における出力信号CT2−DDは、1ビット分前の信号CT2「1」であるから、EX−OR回路28からは信号値「1」が出力される。したがって、通信装置2の受信データ端子RX2にて、通信装置3の送信データ信号「1」を復調できている。通信装置3から送信されたデータ信号も、通信装置2で1/2ビット時間後に受信できることとなる。
このようにして、通信装置2及び通信装置3のトランシーバ20及びトランシーバ30にて、送信データ信号と受信データ信号との排他的論理和をとり、遅延させて1/2ビット時間分ずらしてからツイストペアケーブル1へ送出することにより、全二重化通信が実現される。
(実施の形態2)
実施の形態1では、ツイストペアケーブル1による全二重化通信を実現する送受信部をDelay回路及び論理素子を用いたトランシーバにて構成した。これに対し実施の形態2では、送受信部をソフトウェアに基づくマイクロコンピュータ(以下、マイコンという)によって実現する構成とする。
実施の形態1では、ツイストペアケーブル1による全二重化通信を実現する送受信部をDelay回路及び論理素子を用いたトランシーバにて構成した。これに対し実施の形態2では、送受信部をソフトウェアに基づくマイクロコンピュータ(以下、マイコンという)によって実現する構成とする。
図8は、実施の形態2における通信システムの構成を模式的に示すブロック図である。実施の形態2における通信システムは、実施の形態1と同様に、1対のツイストペアケーブル1で、2つの通信装置2b及び通信装置3bが接続され、通信装置2b及び通信装置3b間の1組で全二重化通信を行なう。RZ信号を用いることと、通信速度は実施の形態1と同様である。
通信装置2bは、ツイストペアケーブル1に接続されるI/O22と、I/O22と接続される送受信部29と、送受信部29及びI/O22による通信を制御する通信制御部21とを備える。同様にして通信装置3bは、ツイストペアケーブル1に接続されるI/O32と、送受信部39と、送受信部39及びI/O32による通信を制御する通信制御部31とを備える。なお、実施の形態1と共通する構成(I/O22,32、通信制御部21,31)には同一の符号を付し、詳細な説明を省略する。
送受信部29は、通信ポート及びメモリを有するマイクロコンピュータを用いる。なお、送受信部39の構成は、送受信部29と同様であるので、詳細な説明を省略する。
送受信部29は、I/O22に接続させた2つの通信ポートの内、いずれかを選択する処理を実行することによってI/O22への送信と受信との切替を実現する。送受信部29は、他の通信ポートを、通信制御部21からの送信データ信号を受け付ける送信データ端子TX2、通信制御部21へ受信データ信号を出力する受信データ端子RX2として用いる。
送受信部29は、EX−OR論理値テーブルをメモリに記憶しておき、選択した通信ポートから入力した信号に対してメモリのEX−OR論理値テーブルを参照して排他的論理和の演算を実現する。
送受信部29は、信号の1/2ビット時間、又は1ビット時間遅延を、メモリに一時的に記憶しておき、クロック回路からのクロック信号を1回、又は2回カウントして出力することで実現する。
送受信部29は、これらの演算を、実施の形態1のEX−OR回路24,28、Delay回路26,27の接続関係と同様の手順で実行することにより、ソフトウェア的に実施の形態1と同様の処理を実現する。
このように構成される送受信部29及び送受信部39によって、全二重化通信が実現されることを、フローチャートを参照しつつ説明する。なお、送受信部29及び送受信部39による信号の送受信の結果も、図7に示したタイムチャートと同一である。
図9は、実施の形態2における通信装置2bにおける送受信処理の一例を示すフローチャートである。通信装置3bにおける処理も、1/2ビット時間ずらして実行される以外は、同一であるので、詳細な説明を省略する。
送受信部29は、時間t1からの1/2ビット時間にて、I/O22から信号が入力される通信ポートを選択し、送受信部39は、I/O32へ信号を出力する通信ポートを選択している。通信装置2bの送受信部29の送信データ端子TX2の通信ポートには「1」の信号が入力されている。
時間t1からの1/2ビット時間にて送受信部29は、I/O22から信号が入力される通信ポートと共に、送信データ端子TX2の通信ポートをも選択し(ステップS1)、各通信ポートからのデータ「1」「0」に対し、EX−OR論理値テーブルを参照して排他的論理和(CT2)を求める(ステップS2)。送受信部29は、求めた排他的論理和をメモリに一時記憶し(ステップS3)、クロック信号を1回カウントして1/2ビット時間後の時間t2に、求めた排他的論理和(CT2)をメモリから出力する(ステップS4)。送受信部29は、出力した信号(CT2−DH)をI/O22への通信ポートを選択して出力する(ステップS5)。これにより、通信装置2bからのデータ信号の送信が完了する。
送受信部29は、ステップS2で求め、ステップS3でメモリに一時的に記憶しておいた排他的論理和を、クロック信号を2回カウントして1ビット時間後の時間t3にメモリから出力する(ステップS6)。
時間t3からの1/2ビット時間にて送受信部29は、I/O22から信号が入力される通信ポートを選択し(ステップS7)、ステップS6でメモリから出力したデータと、ステップS7で選択した通信ポートからのデータとの排他的論理和を、EX−OR論理値テーブルを参照して求め(ステップS8)、受信データ信号として受信データ端子RXの通信ポートから出力する(ステップS9)。これにより、通信装置2bでのデータ信号の受信が完了し、処理を終了する。
通信装置2bでは、1ビット時間毎に図9のフローチャートに示した処理を繰り返し実行する。また、通信装置3bでは、1/2ビット時間ずらして図9のフローチャートに示した処理を繰り返し実行する。これにより、通信装置2bと通信装置3bとの間のツイストペアケーブル1を介した全二重化通信が実現される。
実施の形態1及び2では、通信装置2及び通信装置3間の通信、並びに通信装置2b及び通信装置3b間の通信の例を示した。つまり、1ビット時間を2分割し、一方を通信装置2又は通信装置2bが伝送路であるツイストペアケーブル1へ接続する時間、他方を通信装置3又は通信装置3bがツイストペアケーブル1へ接続する時間に切り替え、送信データを1/2ビット遅延させて送受信を同時に行ない、1/2ビット時間前の相手方からの送信データを演算によって復調した。上述に説明した処理は、2つの通信装置間の通信のみならず、3つ以上の通信装置間での通信でも実現できる。
3つ以上の通信装置間で上述したような通信を行なう場合、1ビット時間を通信装置の数Mで定まる数で分割し、各通信装置に、分割後の各ビット時間を割り当てて送受信を行なわせる。そのために、各通信装置は、分割数に応じたパルス占有率のRZ信号を用いて通信を行なう。なお、通信装置の数Mで定まる分割数とは、実際に通信しあう通信装置の組の数でもよいし、通信装置の数Mそのものであってもよい。通信し合う通信装置の数は、通信装置が伝送路を介して接続する接続形態にもよる。例えば、5つの通信装置A,B,C,D,E間で通信する場合、通信装置の組の数は、Aを中心にスター型とする場合は、Aと他のB〜Eの最大4組としてもよいし、実際に通信しあうAとB、AとCの2組としてもよい。また、バス接続とする場合はA,B,C,D,Eの数M=5で分割して夫々に割り当てられた1/5ビット時間で送受信を行なうようにしてもよいし、極端な例として、任意の組の最大数「10」で分割し、各組の割り当て時間で相互に2分割した1/20の比率のRZ信号を用いて1対1の通信を行なうようにしてもよい。
1ビット時間を通信装置の数Mで分割し、1〜M番目の各通信装置が順次、1/MのRZ信号を用いてデータの送信処理を開始し、他の通信装置が1/Mビット時間送信データを遅延させ、遅延後の送信データを伝送路へ送出すると共に他の通信装置からのデータを受信し、自身の送信データとの排他的論理和などの演算を行なって復調することで実現する。
各ビット時間を通信装置の組の数Nで分割し、分割後のビット時間を各組の通信装置間での1対1の通信とする場合は以下のようになる。図10は、3つ以上の通信装置間での通信を実現するための時分割の一例を示す説明図である。3つ以上の通信装置間で1対のツイストペアケーブルを介して全二重化通信を行なう場合には、1ビット時間を通信装置の組の数Nで分割し、N分割した1/Nビット時間を夫々の組に割り当て、1/Nビット時間を2分割した1/2Nビット時間の差にて実施の形態1及び2で説明したような1対1の通信を行なうことで実現できる。使用するデータ信号は周期1/2Nビット時間のRZ信号を用いる。
なお、上述のように開示された本実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
以上の実施の形態に関し更に、以下の付記を開示する。
(付記1)
1つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記ツイストペアケーブルに接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を2分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第1節点と、
前記受付端子にて受け付けた送信データ信号及び前記第1節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第1排他的論理和回路と、
該第1排他的論理和回路の出力を分岐する第2節点と、
該第2節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第1遅延回路と、
前記第2節点から分岐した他方を1ビット時間分遅延させる第2遅延回路と、
該第2遅延回路の出力と、前記第1節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第2排他的論理和回路と
を備えることを特徴とする通信システム。
1つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記ツイストペアケーブルに接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を2分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第1節点と、
前記受付端子にて受け付けた送信データ信号及び前記第1節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第1排他的論理和回路と、
該第1排他的論理和回路の出力を分岐する第2節点と、
該第2節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第1遅延回路と、
前記第2節点から分岐した他方を1ビット時間分遅延させる第2遅延回路と、
該第2遅延回路の出力と、前記第1節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第2排他的論理和回路と
を備えることを特徴とする通信システム。
(付記2)
1つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を2分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第1遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第1排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を1ビット時間分遅延させる第2遅延手段と、
前の単位時間にて1ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第2排他的論理和手段と、
第2排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信システム。
1つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を2分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第1遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第1排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を1ビット時間分遅延させる第2遅延手段と、
前の単位時間にて1ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第2排他的論理和手段と、
第2排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信システム。
(付記3)
1つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を2分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第1節点と、
前記受付端子にて受け付けた送信データ信号及び前記第1節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第1排他的論理和回路と、
該第1排他的論理和回路の出力を分岐する第2節点と、
該第2節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第1遅延回路と、
前記第2節点から分岐した他方を1ビット時間分遅延させる第2遅延回路と、
該第2遅延回路の出力と、前記第1節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第2排他的論理和回路と
を備えることを特徴とする通信装置。
1つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を2分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第1節点と、
前記受付端子にて受け付けた送信データ信号及び前記第1節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第1排他的論理和回路と、
該第1排他的論理和回路の出力を分岐する第2節点と、
該第2節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第1遅延回路と、
前記第2節点から分岐した他方を1ビット時間分遅延させる第2遅延回路と、
該第2遅延回路の出力と、前記第1節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第2排他的論理和回路と
を備えることを特徴とする通信装置。
(付記4)
1つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を2分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第1遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第1排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を1ビット時間分遅延させる第2遅延手段と、
前の単位時間にて1ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第2排他的論理和手段と、
第2排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信装置。
1つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の1ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を2分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第1遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第1排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を1ビット時間分遅延させる第2遅延手段と、
前の単位時間にて1ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第2排他的論理和手段と、
第2排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信装置。
1 ツイストペアケーブル
2,3 通信装置
20,30 トランシーバ(送受信部)
22,32 I/O(接続部)
23,33 第1節点
24,34 EX−OR回路(第1排他的論理和回路)
25,35 第2節点
26,36 Delay回路(第1遅延回路)
27,37 Delay回路(第2遅延回路)
28,38 EX−OR回路(第2排他的論理和回路)
29,39 送受信部
S2,S3 送信端子
R2,R3 受信端子
TX2,TX3 送信データ端子(受付端子)
RX2,RX3 受信データ端子(出力端子)
2,3 通信装置
20,30 トランシーバ(送受信部)
22,32 I/O(接続部)
23,33 第1節点
24,34 EX−OR回路(第1排他的論理和回路)
25,35 第2節点
26,36 Delay回路(第1遅延回路)
27,37 Delay回路(第2遅延回路)
28,38 EX−OR回路(第2排他的論理和回路)
29,39 送受信部
S2,S3 送信端子
R2,R3 受信端子
TX2,TX3 送信データ端子(受付端子)
RX2,RX3 受信データ端子(出力端子)
Claims (5)
- 複数の通信装置が1つの伝送路を介してデジタル信号を送受信する通信方法であって、
前記複数の通信装置は夫々、
通信装置の数Nにより定まるパルス占有率のRZ(Return to Zero)信号を送受信するデータ信号として用い、
送信データ信号を、前記デジタル信号の1ビット分のビット時間を通信装置の数Nで定まる分割数で分割した分割時間の単位で遅延させ、
遅延させた前記送信データ信号を前記伝送路に送信する
ことを特徴とする通信方法。 - 複数の通信装置と、該複数の通信装置の内の任意の2つの通信装置が1対1で接続することが可能な伝送路を介して接続されており、前記複数の通信装置が前記伝送路を介してデジタル信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
通信装置の数Nにより定まるパルス占有率のRZ信号を送信データ信号として生成する生成部と、
生成した送信データ信号を遅延させる遅延部と、
前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、
前記伝送路に接続され、該伝送路から信号を受信する受信部と
を備えることを特徴とする通信システム。 - 前記受信部は、送信データ信号と受信した信号との排他的論理和をとって受信データ信号を復調する復調部を有すること
を特徴とする請求項2に記載の通信システム。 - 前記伝送路は、1対のツイストペアケーブルが用いられること
を特徴とする請求項2又は3に記載の通信システム。 - 伝送路に接続され、該伝送路を介してデジタル信号を送受信する通信装置において、
通信対象の通信装置の数Nにより定まるパルス占有率のRZ信号をデータ信号として生成する信号生成部と、
前記デジタル信号の1ビット分のビット時間を通信装置の数Nで定まる分割数で分割した分割時間の単位で、生成した送信データ信号を遅延させる遅延部と、
前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、
前記伝送路に接続され、該伝送路から信号を受信する受信部と
を備えることを特徴とする通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012225337A JP2014078849A (ja) | 2012-10-10 | 2012-10-10 | 通信方法、通信システム及び通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012225337A JP2014078849A (ja) | 2012-10-10 | 2012-10-10 | 通信方法、通信システム及び通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014078849A true JP2014078849A (ja) | 2014-05-01 |
Family
ID=50783826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012225337A Pending JP2014078849A (ja) | 2012-10-10 | 2012-10-10 | 通信方法、通信システム及び通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014078849A (ja) |
-
2012
- 2012-10-10 JP JP2012225337A patent/JP2014078849A/ja active Pending
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