JP2014074922A - 表示装置 - Google Patents

Abstract

【課題】狭額縁化を図りながら、所望の表示輝度を得ることを可能とした表示装置を提供する。
【解決手段】両側給電駆動において、片方は従来同様のシフトレジスタ回路より供給し、もう片方には少ないＴｒ数及び制御信号数の補助シフトレジスタ回路２０１を設ける。補助シフトレジスタ回路２０１は、ＶＧＨを入力する電圧入力端子と、シフトレジスタ回路の出力端子と走査線を介して接続する出力端子と、クロック信号ＣＫを入力するクロック端子と、スタート信号ＳＴ（Ｇｎ−１）を入力するスタート端子と、クロック信号ＣＫを出力端子に供給するＴｒ（ＭＳ２）と、スタート信号ＳＴ（Ｇｎ−１）にてＶＧＨ電圧をＴｒ（ＭＳ２）のゲートノードに供給するＴｒ（ＭＳ１）と、クロック信号ＣＫにてＴｒ（ＭＳ２）のゲートノードを出力端子に放電するＴｒ（ＭＳ３）と、出力端子とＴｒ（ＭＳ２）のゲートノード間に接続される容量ＣＳ１とを備える。
【選択図】図４

Description

本発明は、ＴＦＴ液晶等を用いたアクティブマトリクス型の表示装置に係り、特に表示装置用駆動装置の走査線駆動回路において、走査線駆動回路より出力される走査信号の立上り及び立下り速度の高速化を図る駆動回路に関する。

一般に、複数の走査線と複数のデータ線と、マトリクス状に配した画素電極と、画素電極内にはスイッチング用のトランジスタ（以下、ＴＦＴと呼ぶ）と、ＴＦＴのソース端子に接続された表示素子及びソース端子の電荷の抜けを低減する保持容量Ｃｓｔと、表示素子及び保持容量Ｃｓｔの対向側に配置された共通コモン電極と、ソース端子と走査線間の寄生容量Ｃｇｓを有するアクティブマトリクス型の表示装置において、走査線には選択状態を示す走査電圧を１走査期間毎に線順次に印加し、データ線には表示データに応じたデータ電圧を印加し、コモン電極には極性に応じたコモン電圧を印加し、選択状態にある走査線でのデータ電圧とコモン電圧との差が表示素子の印加電圧となり、上記印加電圧の値に応じて表示装置の表示輝度を制御している。近年、上記表示装置は、高精細化・高解像度化が進んでおり、またＲＧＢ線毎にデータ電圧を印加するＲＧＢ時分割駆動用の時分割ＳＷや、少ホトな（ホトリソグラフィ工程の少ない）ａＳｉ等を用いた同一導電型の電界効果トランジスタ（以下、Ｔｒと呼ぶ）のみで構成される走査線駆動回路等を内蔵し、表示装置用駆動装置全体での低コスト化が図られている。しかし、上記表示装置内蔵の走査線駆動回路は、上述したように少ホトなａＳｉ Ｔｒ等を用いた場合、電荷の移動度が低いため、走査信号の立上り及び立下り速度（以下、収束特性と呼ぶ）が遅く、また表示装置は高精細化・高解像度化に伴い走査線の負荷容量が大きいため、ソース端子へのデータ電圧の書込み不足が発生し、表示輝度が所望の表示輝度と異なることによる画質劣化が発生する課題があった。また、従来のシフトレジスタ回路ではクロック信号ＣＬＫを出力端子ＯＵＴ（Ｇｎ）に供給するトランジスタＴｒ１と、出力端子ＯＵＴ（Ｇｎ）を放電するトランジスタＴｒ２を設けており、出力端子ＯＵＴ（Ｇｎ）より出力された走査信号は自ラインの走査線に供給すると共に、次段のシフトレジスタ回路のスタートパルスとしても活用するため、上記Ｔｒ１及びＴｒ２は自ラインの走査線の負荷容量を駆動すると共に、次段のシフトレジスタ回路の負荷容量も駆動することとなり、走査信号の収束特性を悪くする原因の一つであった。

特開２００８−１１２５５０号公報

上記走査信号の収束特性向上を図る方法としては、走査線駆動回路内の出力Ｔｒのチャネル幅を広くすることで駆動能力を高くする方法がある。しかし、通常走査線駆動回路は上記表示装置の額縁部分に内蔵され、近年モバイル機器等は狭額縁化（表示装置の額縁部分を狭くすること）が図られていることから、上記出力Ｔｒのチャネル幅を安易に広くすることはできない。

その他の上記走査信号の収束特性向上を図る方法として、例えば特許文献１が開示する走査線駆動回路を挙げることができる。特許文献１が開示する走査線駆動回路は、上記走査線に走査信号を供給するＴｒ１及びＴｒ２に加え、次段のシフトレジスタ回路用のスタートパルス信号を供給するトランジスタＱＤ１及びＱＤ２を設けることで上記Ｔｒ１及びＴｒ２の負荷軽減を図り、走査信号の収束特性向上を図る。しかし、高精細且つ高解像度な表示装置においては、１ラインあたりの走査線負荷容量（Ｃｇ）と次段のシフトレジスタ回路の負荷容量（Ｃｓ）はＣｇ＞＞Ｃｓの関係であり、走査信号の収束特性向上の効果は小さい。

また、その他の上記走査信号の収束特性向上を図る方法として、走査線の両端に走査線駆動回路を設け、走査線の両端より走査信号を供給する両側給電駆動がある。両端に設けた走査線駆動回路内のシフトレジスタ回路の出力Ｔｒのチャネル幅が同じであれば、走査線の時定数（ＣＲ）は理論上半分となるため、走査信号の収束特性向上が図れる。但し、上記両側給電駆動を用いた場合、単純に走査線駆動回路が２倍となり回路規模が増大し、また走査線駆動回路用の制御信号も２倍となってしまうことから、表示装置の狭額縁化が困難となってしまう。

本発明の目的は、上記両側給電駆動時において、少ない回路規模及び制御信号にて走査信号の収束特性を向上する表示装置用駆動装置を提供することにある。

上記目的を達成するため、本発明は、両側給電駆動において、片方は従来同様の走査線駆動回路内のシフトレジスタ回路より供給し、もう片方には従来のシフトレジスタ回路より少ないＴｒ数及び制御信号数にて構成される補助シフトレジスタ回路を設けることで、走査信号の収束特性向上が可能となり、また表示装置の狭額縁化が可能となる。

本発明によれば、従来のシフトレジスタ回路と、従来のシフトレジスタ回路と比較し少ないＴｒ数と制御信号数にて構成される補助シフトレジスタ回路にて両側給電駆動を行うことで、走査信号の収束特性が向上することから、高精細・高解像度な表示装置にて、狭額縁化を図りながら、所望の表示輝度を得ることが可能となる。

本発明の実施例１を説明する表示装置及び駆動装置の回路構成図である。 本発明の実施例１の奇数走査線用駆動回路及び偶数走査線用駆動回路内の回路構成図である。 本発明の実施例１の従来シフトレジスタ回路の回路構成図及び動作タイミングである。 本発明の実施例１の補助シフトレジスタ回路の回路構成図及び動作タイミングである。 本発明の実施例２の奇数走査線用駆動回路及び偶数走査線用駆動回路内の回路構成図である。 本発明の実施例２の補助シフトレジスタ回路の回路構成図及び動作タイミングである。

以下、本発明の最良の実施形態について、実施例の図面を参照して詳細に説明する。

以下、本発明第１の実施例の構成と動作を、図１を用いて説明する。まず、図１は本発明の実施例に係る表示装置用駆動装置のブロック図であり、１００はＣＰＵ、１０１は駆動回路、１０２はシステムインタフェース部、１０３はレジスタ部、１０４はメモリ制御部、１０５は表示メモリ部、１０６はタイミング生成部、１０７はラッチ回路部、１０８はデータ電圧生成部、１０９は基準電圧生成部、１１０はデータ電圧選択部、１１１はオペアンプ部、１１２は走査線駆動回路用制御信号生成部、１１３はコモン信号生成部、１１４は表示部、１１５は画素部、１１６は奇数走査線用駆動回路、１１７は偶数走査線用駆動回路である。

駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバであり、本実施例の実現手段を含む。ここで、本実施例の駆動回路１０１は、表示メモリ内蔵型に限定するものではなく、メモリを内蔵しないタイプにも適用可能である。以下、駆動回路１０１の内部ブロックの構成と動作について説明する。

システムインタフェース部１０２は、ＣＰＵ１００が出力する表示データ及びインストラクションを受け、レジスタ部１０３へ出力する動作を行う。ここで、インストラクションとは、駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。また、本実施例の特徴である、走査信号の動作タイミングに関する情報も含まれているものとする。

レジスタ部１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、前記のフレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションはタイミング生成部１０６へ出力され、駆動電圧に関するインストラクションは基準電圧生成部１０９へ出力される。なお、表示データも一旦レジスタ部１０３に格納され、表示位置を指示するインストラクションと共に、メモリ制御部１０４へ出力される。メモリ制御部１０４は、表示メモリ部１０５のライト及びリード動作を行うブロックである。まず、ライト動作時には、レジスタ部１０３から転送される表示位置のインストラクションに基づき、表示メモリ部１０５のアドレスを選択する信号を出力する。これと同時に表示データを表示メモリ部１０５へ転送する。この動作により、表示メモリ部１０５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示メモリ部１０５における所定のワード線群を１本ずつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。表示メモリ部１０５は、表示部１１４の走査線とデータ線に相当するワード線とビット線を有し、上記した表示データのライト動作及びリード動作を行う。なお、リードされた表示データは、ラッチ回路部１０７へ出力される。

タイミング生成部１０６は、内蔵の発振器が生成する基準クロックに基づき、１走査期間や１フレーム期間を指示する信号郡を自己生成して出力すると共に、走査線駆動回路用制御信号生成部１１２へ出力する。ラッチ回路部１０７は、タイミング生成部１０６より出力された信号に基づき、表示メモリ部１０５より入力された表示データをラッチし、データ電圧選択部１１０に出力する。基準電圧生成部１０９は、入力の電源電圧Ｖｃｉから、駆動回路１０１内で必要な電圧レベルを生成する。データ電圧生成部１０８は、基準電圧生成部１０９から入力される電圧を分圧し、例えばＣＰＵ１００より２４ｂｉｔの表示データが出力されるのであれば、２５６レベルのデータ電圧を生成して、データ電圧選択部１１０へ出力する。データ電圧選択部１１０は、ラッチ回路部１０７が出力する表示データの値に従い、２５６レベルのデータ電圧のうちから１レベルを選択し、データ電圧として出力する。オペアンプ部１１１は、データ電圧選択部１１０の出力をインピーダンス変換するためのバッファであり、ボルテージフォロア回路によって構成される。走査線駆動回路用制御信号生成部１１２は、後述する表示部１１４内に内蔵されている奇数走査線用駆動回路１１６及び偶数走査線用駆動回路１１７を駆動する際に用いる制御信号を生成し出力するためのブロックである。なお、出力タイミングに関しては後述する。コモン信号生成部１１３は、タイミング生成部１０６より出力されるタイミング信号に基づき、基準電圧生成部１０９にて生成されたコモンハイ電圧（ＶｃｏｍＨ）とコモンロー電圧（ＶｃｏｍＬ）を切り替えて、コモン信号とし表示素子の対向側の共通コモン電極に出力する。表示部１１４は、データ線と走査線の交点に位置する各画素部１１５にスイッチング用のトランジスタが配置された、いわゆるアクティブマトリクス型と呼ばれるフラットパネルである。画素部１１５は、スイッチング用のトランジスタ（以下、ＴＦＴと呼ぶ）のドレイン端子にデータ線を介してオペアンプ部１１１の出力に接続され、ゲート端子は走査線を介して走査線駆動回路１１６及び１１７の出力に接続される。また、ＴＦＴのソース端子は、表示素子Ｃｐｉｘ及びソース端子の電荷の抜けを低減する保持容量Ｃｓｔに接続される。なお、表示素子Ｃｐｉｘ及び保持容量Ｃｓｔの対向側は、共通のコモン電極が接続され、コモン電極へはコモン信号生成部１１３にて生成したコモン信号が出力される。従って、選択状態にある走査線においては、前述のデータ電圧とコモン電圧との差が表示素子Ｃｐｉｘへの印加電圧となる。なお、表示素子の種類は液晶等が代表的であるが、走査パルスが１走査期間毎に順次印加され、データ線には選択された走査線上の表示データに応じたデータ電圧を印加することで表示輝度の制御が可能であれば、その他の素子を用いても構わない。奇数走査線用駆動回路１１６及び偶数走査線用駆動回路１１７は、走査線駆動回路用制御信号生成部１１２より出力された制御信号に基づき、表示部１１４の走査線に走査信号を出力する。

次に、本発明の実施例に係る、奇数走査線用駆動回路１１６及び偶数走査線用駆動回路１１７の回路構成及び動作に関して、図２〜図４を用いて説明する。図２は、後述する８相クロック駆動を用いた場合の奇数走査線駆動回路１１６及び偶数走査線用駆動回路１１７のブロック図である。奇数走査線駆動回路１１６及び偶数走査線用駆動回路１１７は、後述するシフトレジスタ回路２００及び補助シフトレジスタ回路２０１から構成される。図２において、太線で示したブロックが補助シフトレジスタ回路２０１であり、太線でない方のブロックがシフトレジスタ回路２００である。シフトレジスタ回路２００と補助シフトレジスタ回路２０１は互い違いに配置される。奇数走査用駆動回路１１６においては、奇数ライン目にシフトレジスタ回路２００が配置され、偶数ライン目に補助シフトレジスタ回路２０１が配置される。偶数走査用駆動回路１１７においては、偶数ライン目にシフトレジスタ回路２００が配置され、奇数ライン目に補助シフトレジスタ回路２０１が配置される。

奇数走査線用駆動回路１１６には後述する制御信号ＣＫ、Ｖ１、Ｖ３、Ｖ５、Ｖ７及び電圧源であるＶＧＨ及びＶＧＬが入力され、偶数走査線用駆動回路１１７には後述する制御信号ＣＫＢ、Ｖ２、Ｖ４、Ｖ６、Ｖ８及び電圧源であるＶＧＨ及びＶＧＬが入力される。なお、１ライン目のシフトレジスタ回路２００及び補助シフトレジスタ回路２０１へのスタート信号は、走査線駆動回路用制御信号生成部１１２にて生成したＶＳＴ信号を入力し、２ライン目以降のシフトレジスタ回路２００及び補助シフトレジスタ回路２０１へのスタート信号は、前段の走査信号（Ｇｎ−１）を入力する。また、シフトレジスタ回路２００のリセット信号は次段の走査信号（Ｇｎ＋１）を入力する。なお、ＶＧＨ電圧とＶＧＬ電圧はＶＧＨ＞ＶＧＬの関係であり、画素部１１５内のＴＦＴをオン可能な電圧（選択状態を示す走査電圧）をＶＧＨ電圧とし、上記ＴＦＴをオフ可能な電圧（非選択状態を示す非走査電圧）をＶＧＬ電圧とする。

次に、従来のシフトレジスタ回路２００の回路構成及び動作を図３（ａ）（ｂ）を用いて説明する。図３（ａ）は従来のシフトレジスタ回路２００の回路構成である。シフトレジスタ回路２００は、Ｔｒ４個（Ｍ１〜Ｍ４）、容量１個（Ｃ１）にて構成され、制御信号としてはスタート信号ＳＴ（Ｇｎ−１）、リセット信号ＲＳＴ（Ｇｎ＋１）、入力クロック信号ＣＫ（Ｖ１〜Ｖ８）、電圧源としてはＶＧＬが入力される。すなわち、シフトレジスタ回路２００は、ＶＧＬ電圧（非選択状態を示す非走査電圧）を入力する電圧入力端子と、表示部の走査線に走査信号Ｇｎを出力する出力端子と、クロック信号ＣＫ（Ｖ１〜Ｖ８）を入力するクロック端子と、スタート信号ＳＴ（Ｇｎ−１）を入力するスタート端子と、リセット信号ＲＳＴ（Ｇｎ＋１）を入力するリセット端子とを備える。なお、入力される制御信号は全てハイ電圧はＶＧＨ、ロー電圧はＶＧＬである。

シフトレジスタ回路２００の回路動作に関して図３（ｂ）を用いて説明する。なお、図３（ｂ）は１ライン目のシフトレジスタ回路２００を例にて示す。まずＴ１期間において、スタート信号であるＳＴ（ＶＳＴ）が入力されることでＭ３がオンとなり、シフトレジスタ回路２００の内部ノードＮ１（Ｍ１のゲート線）がＶＧＬ電位からＶＧＨ電位へと変化し、Ｍ１がオンとなる。この際、容量Ｃ１にも電荷が充電される。次にＴ２期間にてクロック信号ＣＫ（Ｖ１）が入力されることで、Ｍ１よりクロック信号ＣＫ（Ｖ１）が走査線Ｇｎ（Ｇ０）に出力される。なお、容量Ｃ１のカップリングにより内部ノードＮ１はＶＧＨ×２の電位となるため、Ｍ１のゲート電圧は通常時（ＶＧＨ）の２倍の電位が供給されることから、通常時と比較しＭ１の電荷移動度は高くなり、走査信号の収束特性が向上する。次に、Ｔ３期間において、リセット信号ＲＳＴ（Ｇ０）が入力されることでＭ２及びＭ４がオンとなり、走査線Ｇｎ（Ｇ０）の電位はＶＧＬに放電され、内部ノードＮ１の電位も同様にＶＧＬへと放電されるため、以降Ｍ１はオフ状態（Ｇｎ＝ＶＧＬ）を保持する。なお、シフトレジスタ回路２００のクロック信号としてＶ１〜Ｖ８を入力したが、図３（ｂ）に示すとおりＶ１〜Ｖ８は８Ｈ周期にてパルス出力する信号である。この低Ｄｕｔｙなクロック信号を用いることで、シフトレジスタ回路２００（主にＭ１）にて消費する電力を低減可能となる。このような８本のクロック信号を用いた駆動方法を８相クロック駆動と呼ぶ。

次に、補助シフトレジスタ回路２０１の回路構成及び動作を、図４（ａ）〜（ｃ）を用いて説明する。図４（ａ）は補助シフトレジスタ回路２０１の回路構成である。補助シフトレジスタ回路２０１は、Ｔｒ３個（ＭＳ１〜ＭＳ３）、容量１個（Ｃ１）にて構成され、制御信号としてはスタート信号ＳＴ（Ｇｎ−１）、入力クロック信号ＣＫ（ＣＫ／ＣＫＢ）、電圧源としてはＶＧＨが入力される。すなわち、補助シフトレジスタ回路２０１は、ＶＧＨ電圧（選択状態を示す走査電圧）を入力する電圧入力端子と、シフトレジスタ回路２００の出力端子と走査線を介して接続する出力端子と、クロック信号ＣＫ（ＣＫ／ＣＫＢ）を入力するクロック端子と、スタート信号ＳＴ（Ｇｎ−１）を入力するスタート端子とを備える。そして、補助シフトレジスタ回路２０１は、クロック端子に入力されるクロック信号ＣＫ（ＣＫ／ＣＫＢ）を出力端子に供給するＴｒ（ＭＳ２）と、スタート端子に入力されるスタート信号ＳＴ（Ｇｎ−１）にて電圧入力端子に入力される走査電圧（ＶＧＨ電圧）をＴｒ（ＭＳ２）のゲートノードに供給するＴｒ（ＭＳ１）と、クロック端子に入力されるクロック信号ＣＫ（ＣＫ／ＣＫＢ）にてＴｒ（ＭＳ２）のゲートノードを出力端子に放電するＴｒ（ＭＳ３）と、出力端子とＴｒ（ＭＳ２）のゲートノード間に接続される容量ＣＳ１とを備える。

回路動作に関して図４（ｂ）（ｃ）を用いて説明する。なお、図４（ｂ）は１ライン目の補助シフトレジスタ回路２０１、図４（ｃ）は２ライン目の補助シフトレジスタ回路２０１を例にて示す。

まず図４（ｂ）ではＴ１期間において、スタート信号ＳＴ（ＶＳＴ）が入力されることでＭＳ１がオンとなり、補助シフトレジスタ回路２０１の内部ノードＮＳ１（ＭＳ２のゲート信号）がＶＧＬ電位からＶＧＨ電位へと変化し、ＭＳ２がオンとなる。この際、容量ＣＳ１にも電荷が充電される。次にＴ２期間において１Ｈ周期にてパルス出力するクロック信号ＣＫ（ＣＫＢ）が入力されることで、ＭＳ２よりクロック信号ＣＫが走査線Ｇｎ（Ｇ０）に出力される。なお、ＭＳ３も同様にオンとなるが、このとき走査線Ｇｎ（Ｇ０）はＶＧＨ電位であることから、容量ＣＳ１のカップリングにより内部ノードＮＳ１はＶＧＨ×２の電位となり、ＭＳ２のゲート電圧は通常時（ＶＧＨ）の２倍の電位が供給され、通常時と比較しＭＳ２の電荷移動度は高くなり、走査信号の収束特性が向上する。次にＴ３期間において、走査線Ｇｎ（Ｇ０）はシフトレジスタ回路２００によりＶＧＨ電位からＶＧＬ電位へと変化するため、容量ＣＳ１のカップリング変動により内部ノードＮＳ１はＶＧＨ×２電位からＶＧＨ電位へと変化する。次にＴ４期間においては、クロック信号ＣＫ（ＣＫＢ）にてＭＳ３がオンとなるが、走査線Ｇｎ（Ｇ０）はシフトレジスタ回路２００によりＶＧＬ電位を保持しているため、内部ノードＮＳ１はＶＧＨ電位からＶＧＬ電位へと放電する。

次に、図４（Ｃ）ではＴ２期間において、スタート信号ＳＴ（Ｇ０）が入力されることでＭＳ１がオンとなり、補助シフトレジスタ回路２０１の内部ノードＮＳ１（ＭＳ２のゲート信号）がＶＧＬ電位からＶＧＨ電位へと変化し、ＭＳ２がオンとなる。この際、容量ＣＳ１にも電荷が充電される。次にＴ３期間において１Ｈ周期にてパルス出力するクロック信号ＣＫが入力されることで、ＭＳ２よりクロック信号ＣＫが走査線Ｇｎ（Ｇ１）に出力される。なお、ＭＳ３も同様にオンとなるが、このとき走査線Ｇｎ（Ｇ１）はＶＧＨ電位であることから、容量ＣＳ１のカップリングにより内部ノードＮＳ１はＶＧＨ×２の電位となり、ＭＳ２のゲート電圧は通常時（ＶＧＨ）の２倍の電位が供給され、通常時と比較しＭＳ２の電荷移動度は高くなり、走査信号の収束特性が向上する。次にＴ４期間において、走査線Ｇｎ（Ｇ１）はシフトレジスタ回路２００によりＶＧＨ電位からＶＧＬ電位へと変化するため、容量ＣＳ１のカップリング変動により内部ノードＮＳ１はＶＧＨ×２電位からＶＧＨ電位へと変化する。次にＴ５期間においては、クロック信号ＣＫにてＭＳ３がオンとなるが、走査線Ｇｎ（Ｇ１）はシフトレジスタ回路２００によりＶＧＬ電位を保持しているため、内部ノードＮＳ１はＶＧＨ電位からＶＧＬ電位へと放電する。

以上のように、高精細・高解像度な表示装置にて、走査線への走査信号を量が給電とした場合、片方には従来のシフトレジスタ回路、もう片方には少ないＴｒ数及び制御信号数にて構成される補助シフトレジスタ回路にて両側給電することで、表示装置の狭額縁化を図りながら、走査信号の収束特性向上が可能となる。

なお、本実施例において８本のクロック信号（Ｖ１〜Ｖ８）を用いた低電力効果のある８相クロック駆動にて説明したがこれに限らず、表示装置の額縁サイズに応じて、クロック信号を増減させてもよい。

また、補助シフトレジスタ回路２０１において、クロック信号をＧｎに供給するＭＳ２のチャネル幅は、シフトレジスタ回路２００内のＭ１のチャネル幅と同等もしくは大きい場合は走査信号の収束特性向上効果は大きくなり、シフトレジスタ回路２００内のＭ１より小さい場合は走査信号の収束特性向上効果も小さくなる。

また、奇数走査用駆動回路１１６においては奇数ライン目にシフトレジスタ回路２００が配置され、偶数ライン目に補助シフトレジスタ回路２０１が配置され、偶数走査用駆動回路１１７においては偶数ライン目にシフトレジスタ回路２００が配置され、奇数ライン目に補助シフトレジスタ回路２０１が配置されると説明したがこれに限らず、奇数走査用駆動回路１１６においては奇数ライン目に補助シフトレジスタ回路２０１が配置され、偶数ライン目にシフトレジスタ回路２００が配置され、偶数走査用駆動回路１１７においては偶数ライン目に補助シフトレジスタ回路２０１が配置され、奇数ライン目にシフトレジスタ回路２００が配置されても構わない。

次に、図５〜図６を参照して本発明の実施例２を説明する。図４（ｂ）において、Ｔ４期間時ではクロック信号ＣＫが入力されることからＭＳ３がオンとなる。ここで、ＭＳ３の電荷移動度が高い場合は問題ないが、電荷移動度が低い場合、内部ノードＮＳ１はＶＧＨ電位からＶＧＬ電位へと放電するまでにある程度の時間（以下、遷移時間Ｔと呼ぶ）が掛かってしまう。そのため、遷移時間Ｔの期間、ＭＳ２は半オン状態となる恐れがある。ＭＳ２が半オン状態時では、走査線Ｇｎにクロック信号ＣＫが出力されるため、走査信号のオフ期間（ＶＧＬ電位出力）でありながらＶＧＨ電位なみとなり、画素部１１５内のＴＦＴを半オンさせ、ソース端子に意図しないデータ電圧を書き込み、画質劣化を発生させる恐れがある。そこで、補助シフトレジスタ回路にリセット機能を追加することとした。

図５は、本発明の実施例２を説明する奇数走査線駆動回路１１６及び偶数走査線用駆動回路１１７の回路構成である。奇数走査線駆動回路１１６及び偶数走査線用駆動回路１１７はシフトレジスタ回路２００及び補助シフトレジスタ回路５００にて構成される。補助シフトレジスタ回路５００に入力されるスタート信号ＳＴ及びクロック信号ＣＫは、補助シフトレジスタ回路２０１と同様であるが、シフトレジスタ回路２００と同様にリセット信号として次段の走査信号を入力する構成である。すなわち、補助シフトレジスタ回路５００は、リセット信号ＲＳＴ（Ｇｎ＋１）を入力するリセット端子と、ＶＧＬ電圧（非選択状態を示す非走査電圧）を入力する電圧入力端子と、リセット端子に入力されるリセット信号ＲＳＴ（Ｇｎ＋１）にてＴｒ（ＭＳ２）のゲートノードをＶＧＬ電圧に放電するＴｒ（ＭＳ４）とを備える。

次に、補助シフトレジスタ回路５００の回路構成及び動作を図６（ａ）〜（ｃ）を用いて説明する。図６（ａ）は補助シフトレジスタ回路５００の回路構成であり、Ｔｒ４個（ＭＳ１〜ＭＳ４）、容量ＣＳ１から構成され、制御信号としてはスタート信号ＳＴ（Ｇｎ−１）、リセット信号（Ｇｎ＋１）、入力クロック信号ＣＫ（ＣＫ／ＣＫＢ）、電圧源としてはＶＧＬが入力される。回路動作に関して図６（ｂ）（ｃ）を用いて説明する。なお、図６（ｂ）は１ライン目の補助シフトレジスタ回路５００、図６（ｃ）は２ライン目の補助シフトレジスタ回路５００を例にて示す。まず図６（ｂ）では、Ｔ１期間〜Ｔ２期間においては補助シフトレジスタ回路２０１と同様である。Ｔ３期間において、リセット信号ＲＳＴ（Ｇ１）が入力されることでＭＳ４がオンとなり、内部ノードＮＳ１の電位を強制的にＶＧＬへと放電する。なおＴ３期間ではクロック信号ＣＫはＶＧＬ電位であることから、内部ノードＮＳ１のＶＧＨ×２電位からＶＧＬ電位への遷移時間Ｔにおいても、走査線Ｇｎ（Ｇ０）にクロック信号ＣＫが出力されることはない。次に図６（ｃ）では、Ｔ２期間〜Ｔ３期間においては補助シフトレジスタ回路２０１と同様である。Ｔ４期間において、リセット信号ＲＳＴ（Ｇ２）が入力されることでＭＳ４がオンとなり、内部ノードＮＳ１の電位を強制的にＶＧＬへと放電する。なおＴ４期間ではクロック信号ＣＫＢはＶＧＬ電位であることから、内部ノードＮＳ１のＶＧＨ×２電位からＶＧＬ電位への遷移時間Ｔにおいても、走査線Ｇｎ（Ｇ１）にクロック信号ＣＫＢが出力されることはない。

以上のように、補助シフトレジスタ回路内の内部ノードＮＳ１の電位をＶＧＬへと強制的に変化するリセット機能を設けることで、走査線オフ期間時において、走査信号の電位はＶＧＬ電位を保持することが可能となる。

１００・・・ＣＰＵ、１０１・・・駆動回路、１０２・・・システムインタフェース部、１０３・・・レジスタ部、１０４・・・メモリ制御部、１０５・・・表示メモリ部、１０６・・・タイミング生成部、１０７・・・ラッチ回路部、１０８・・・データ電圧生成部、１０９・・・基準電圧生成部、１１０・・・データ電圧選択部、１１１・・・オペアンプ部、１１２・・・走査線駆動回路用制御信号生成部、１１３・・・コモン信号生成部、１１４・・・表示部、１１５・・・画素部、１１６・・・奇数走査線用駆動回路、１１７・・・偶数走査線用駆動回路、２００・・・シフトレジスタ回路、２０１・・・補助シフトレジスタ回路、５００・・・補助シフトレジスタ回路

Claims (5)

1. 複数の走査線と、データ線と、マトリクス状に配した画素部と、共通コモン電極と、前記複数の走査線に両側より選択状態を示す走査電圧を１走査期間毎に線順次に印加する複数のシフトレジスタ回路と複数の補助シフトレジスタ回路から構成される走査線駆動回路を有するアクティブマトリクス型の表示部に対し、前記データ線には表示データに応じたデータ電圧を印加し、前記共通コモン電極には極性に応じたコモン電圧を印加し、選択状態にある前記走査線でのデータ電圧とコモン電圧との差が前記画素部への印加電圧となる表示装置において、
   前記シフトレジスタ回路は、非選択状態を示す非走査電圧を入力する第１の電圧入力端子と、前記表示部の走査線に走査信号を出力する第１の出力端子と、第１のクロック端子と、第１のスタート端子と、第１のリセット端子とを備え、
   前記シフトレジスタ回路に対して前記表示部の反対側に位置する前記補助シフトレジスタ回路は、選択状態を示す走査電圧を入力する第２の電圧入力端子と、前記シフトレジスタ回路の前記第１の出力端子と走査線を介して接続する第２の出力端子と、第２のクロック端子と、第２のスタート端子とを備え、
   前記補助シフトレジスタ回路は、前記第２のクロック端子に入力される第２クロック信号を前記第２の出力端子に供給する第１トランジスタと、前記第２のスタート端子に入力される第２スタート信号にて前記第２の電圧入力端子に入力される前記走査電圧を前記第１トランジスタのゲートノードに供給する第２トランジスタと、前記第２のクロック端子に入力される前記第２クロック信号にて前記第１トランジスタのゲートノードを前記第２の出力端子に放電する第３トランジスタと、前記第２の出力端子と前記第１トランジスタのゲートノード間に接続される第２の容量とを備え、
   前記シフトレジスタ回路は、前記第１のクロック端子から入力される第１クロック信号を前記第１のスタート端子に供給する第４のトランジスタと、前記第１のスタート端子に入力される第１スタート信号にて前記第１のスタート端子に入力される前記走査電圧を前記第４のトランジスタのゲートノードに供給する第５のトランジスタと、前記第１のリセット端子に入力される第１リセット信号にて前記第４のトランジスタのゲートノードを前記第１の出力端子に放電する第６のトランジスタと、前記第１リセット信号にて前記第１の出力端子を放電する第７のトランジスタと、前記第４のトランジスタの前記ゲートノードと前記第１の出力端子との間に接続される第１の容量とを備え、
   前記第１のトランジスタのチャネル幅は、前記第４のトランジスタのチャネル幅よりも大きいことを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記補助シフトレジスタ回路の前記第２のクロック端子に入力される前記第２のクロック信号は、１走査期間おきに前記走査電圧を出力することを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記走査線の１ライン目では、表示装置用駆動装置にて生成されるスタート信号を前記補助シフトレジスタ回路の前記第２のスタート端子に入力し、前記走査線の２ライン目以降では、前段の前記シフトレジスタ回路の前記第２の出力端子より出力される走査信号を前記補助シフトレジスタ回路の前記第２のスタート端子に入力することを特徴とする表示装置。
4. 請求項１に記載の表示装置において、
   前記補助シフトレジスタ回路は、第２のリセット端子と、前記第２のリセット端子に入力される第２リセット信号にて前記第１トランジスタのゲートノードを前記非走査電圧に放電する第８トランジスタとを備えることを特徴とする表示装置。
5. 請求項４に記載の表示装置において、
   前記補助シフトレジスタ回路の前記第２のリセット端子に入力される前記第２リセット信号は、次段の前記補助シフトレジスタ回路の前記第２の出力端子より出力される走査信号であることを特徴とする表示装置。

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