JP2014058051A - Light emitting element unit substrate, and exposure unit and image formation device including the same - Google Patents

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昭夫 中谷
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Abstract

PROBLEM TO BE SOLVED: To break through a situation that when it comes to an LED unit substrate employed in an exposure unit of an existing electrophotographic printer, if a transfer rate of print data is raised, the number of wirings for print data signals increases and it is hard to downsize the LED unit substrate or reduce a cost.SOLUTION: An LED unit substrate 13A according to the present invention has a driver IC 100 mounted on a substrate 13b so that the driver IC 100 can input M data signals DATA 0 to DATA 3 and N clock signals CLK_A to CLK_D, timings of which are different from one another, over a wiring formed on the substrate 13b, and output plural driving signals. Accordingly, while a lighting speed of LEDs is held high, the dimension L of the LED unit substrate 13b can be diminished by decreasing the number of signal lines on the LED unit substrate. Eventually, while the high-speed lighting of the LEDs is held intact, the LED unit substrate, an exposure unit, and an image formation device can be downsized.

Description

本発明は、発光ダイオード（以下「ＬＥＤ」という。）アレイ等の発光素子アレイ等を搭載した発光素子ユニット基板と、これを含む露光装置及び電子写真プリンタ等の画像形成装置に関するものである。   The present invention relates to a light emitting element unit substrate on which a light emitting element array such as a light emitting diode (hereinafter referred to as “LED”) array is mounted, and an image forming apparatus such as an exposure apparatus and an electrophotographic printer including the same.

従来、例えば、特許文献１に記載されているように、発光素子ユニット基板としてのＬＥＤユニット基板は、プリント配線基板上に複数のＬＥＤアレイチップとそれを駆動する複数のドライバ集積回路チップ（以下「ドライバＩＣチップ」という。）をー列に搭載した構成になっている。ＬＥＤユニット基板上に一列に搭載された複数のドライバＩＣチップはカスケード接続（縦続接続）されており、このカスケード接続されたドライバＩＣチップの初段又は最終段のドライバＩＣチップに印刷データ信号が入力され、クロック信号のエッジのタイミングで各ドライバＩＣチップに順次印刷データ信号が転送されるようになっていた。   Conventionally, as described in, for example, Patent Document 1, an LED unit substrate as a light emitting element unit substrate includes a plurality of LED array chips and a plurality of driver integrated circuit chips (hereinafter referred to as “hereinafter referred to as“ LED integrated circuit chips ”)” on a printed wiring board. The driver IC chip ”) is mounted in a row. A plurality of driver IC chips mounted in a row on the LED unit substrate are cascade-connected (cascade connection), and a print data signal is input to the driver IC chip at the first stage or the last stage of the cascade-connected driver IC chips. The print data signal is sequentially transferred to each driver IC chip at the edge timing of the clock signal.

特開２００１−１９９０９６号公報Japanese Patent Laid-Open No. 2001-199096

しかしながら、従来のＬＥＤユニット基板では、以下の（ａ）〜（ｃ）のような課題があった。   However, the conventional LED unit substrate has the following problems (a) to (c).

（ａ） ＬＥＤユニット基板上に一列に搭載されるドライバＩＣチップの数が多い場合には、印刷データ信号の転送に多くのクロック信号数が必要となるため、印刷データの転送時間が長く、ＬＥＤを高速に点灯できず、画像形成の高速化に対応できない。   (A) When the number of driver IC chips mounted in a row on the LED unit substrate is large, a large number of clock signals are required for transferring the print data signal, so that the transfer time of the print data is long, and the LED Cannot be turned on at high speed, and image forming speed cannot be increased.

（ｂ） これに対して、ＬＥＤユニット基板上に一列に搭載される多段のドライバＩＣチップを複数のブロックに分け、ブロック毎に異なる印刷データ信号を入力して、印刷データ信号の転送に必要なクロック信号数を減らし、印刷データ信号の転送時間を短縮化して、ＬＥＤを高速に点灯させ、画像形成を高速化する方法が考えられる。しかし、この方法では、印刷データ信号の信号線の配線本数が増加するため、ＬＥＤユニット基板と印刷制御部を接続するコネクタのピン数及びＬＥＤユニット基板内に配線されるデータ信号線の数が増加するので、ＬＥＤユニット基板の小型化、露光装置及び画像形成装置の小型化が難しい。   (B) On the other hand, a multistage driver IC chip mounted in a row on the LED unit substrate is divided into a plurality of blocks, and a different print data signal is input for each block, which is necessary for transferring the print data signal. A method is conceivable in which the number of clock signals is reduced, the transfer time of the print data signal is shortened, the LEDs are turned on at high speed, and the image formation is accelerated. However, in this method, the number of wiring lines of the print data signal increases, so the number of connector pins connecting the LED unit board and the print control unit and the number of data signal lines wired in the LED unit board increase. Therefore, it is difficult to downsize the LED unit substrate and downsize the exposure apparatus and the image forming apparatus.

（ｃ） データ信号の信号線の配線本数に対応するため、ＬＥＤユニット基板を多層化する方法が考えられるが、基板を多層化すると、ＬＥＤユニット基板、露光装置及び画像形成装置のコストがアップする。   (C) In order to cope with the number of signal lines of the data signal, a method of multilayering the LED unit substrate can be considered. However, when the substrate is multilayered, the cost of the LED unit substrate, the exposure apparatus, and the image forming apparatus increases. .

本発明の発光素子ユニット基板は、Ｍ（但し、Ｍは整数）個のデータ信号をそれぞれ伝送する前記Ｍ本のデータ信号線と、タイミングの異なるＮ個（但し、Ｎは整数）のクロック信号をそれぞれ伝送する前記Ｎ本のクロック信号線と、が形成された基板と、前記基板上に搭載され、前記Ｍ本のデータ信号線及び前記Ｎ本のクロック信号線に接続され、前記Ｎ本のクロック信号線から入力される前記Ｎ個のクロック信号に基づき、前記Ｍ本のデータ信号線から前記Ｍ個のデータ信号を入力して、複数個の駆動信号を出力する発光素子駆動部と、前記基板上に搭載され、前記発光素子駆動部から出力された前記複数個の駆動信号によりそれぞれ点灯する複数個の発光素子がそれぞれ配列されて構成された複数個の発光素子と、を備えたことを特徴とする。   The light-emitting element unit board of the present invention receives the M data signal lines for transmitting M (where M is an integer) data signals and N clock signals (where N is an integer) having different timings. A substrate on which the N clock signal lines to be transmitted are formed, and mounted on the substrate, connected to the M data signal lines and the N clock signal lines, and the N clock signals. A light emitting element driving unit configured to input the M data signals from the M data signal lines based on the N clock signals input from the signal lines and to output a plurality of driving signals; A plurality of light emitting elements mounted on each other and configured by arranging a plurality of light emitting elements that are respectively turned on by the plurality of driving signals output from the light emitting element driving unit. To.

本発明の露光装置は、前記発光素子ユニット基板により構成され、像担持体上の電荷を露光して静電潜像を形成することを特徴とする。   The exposure apparatus of the present invention comprises the light emitting element unit substrate, and is characterized in that an electrostatic latent image is formed by exposing charges on the image carrier.

本発明の画像形成装置は、前記露光装置と、前記像担持体と、前記像担持体に電荷を帯電させる帯電手段と、現像電圧により前記静電潜像に現像剤を付着させて形成した現像剤像を現像する現像手段と、前記現像剤像により記録媒体に画像を形成する画像形成手段と、を備えたことを特徴とする。   The image forming apparatus of the present invention includes the exposure device, the image carrier, a charging unit that charges the image carrier, and a developer formed by attaching a developer to the electrostatic latent image using a development voltage. The image forming apparatus includes: a developing unit that develops the agent image; and an image forming unit that forms an image on a recording medium using the developer image.

本発明の発光素子ユニット基板、露光装置、及び画像形成装置によれば、発光素子ユニット基板上に形成された複数本の配線により、基板上に搭載された発光素子駆動部にＭ個のデータ信号及びタイミングの異なるＮ個のクロック信号を入力して複数個の駆動信号を出力するようにしている。これにより、発光素子の点灯速度は高速のまま、発光素子ユニット基板上の信号線の配線数を減らすことにより、発光素子ユニット基板の寸法を小型化できるので、発光素子の高速点灯を維持したまま、発光素子ユニット基板、露光装置及び画像形成装置の小型化が可能となり、その結果、コストを削減できる。   According to the light emitting element unit substrate, the exposure apparatus, and the image forming apparatus of the present invention, the M data signals are transmitted to the light emitting element driving unit mounted on the substrate by the plurality of wirings formed on the light emitting element unit substrate. In addition, N clock signals having different timings are input and a plurality of drive signals are output. As a result, the dimensions of the light emitting element unit substrate can be reduced by reducing the number of signal lines on the light emitting element unit substrate while the lighting speed of the light emitting element remains high, and the high speed lighting of the light emitting element is maintained. Further, the light emitting element unit substrate, the exposure apparatus, and the image forming apparatus can be downsized, and as a result, the cost can be reduced.

図１は本発明の実施例１におけるＬＥＤユニット基板の概略の構成を示す平面図である。FIG. 1 is a plan view showing a schematic configuration of an LED unit substrate in Embodiment 1 of the present invention. 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。FIG. 2 is a schematic configuration diagram illustrating the image forming apparatus according to the first exemplary embodiment of the present invention. 図３は図２中の露光装置の構成を示す概略の断面図である。FIG. 3 is a schematic sectional view showing the arrangement of the exposure apparatus in FIG. 図４は図３中のＬＥＤユニット基板の概略を示す斜視図である。FIG. 4 is a perspective view schematically showing the LED unit substrate in FIG. 図５は図２中のプリンタ制御回路の概略の構成を示すブロック図である。FIG. 5 is a block diagram showing a schematic configuration of the printer control circuit in FIG. 図６は図５中の露光装置の一部を示す回路図である。FIG. 6 is a circuit diagram showing a part of the exposure apparatus in FIG. 図７は図６中のドライバＩＣチップ１００の詳細な構成を示すブロック図である。FIG. 7 is a block diagram showing a detailed configuration of the driver IC chip 100 in FIG. 図８は図７中の駆動回路の構成を示す回路図である。FIG. 8 is a circuit diagram showing the configuration of the drive circuit in FIG. 図９は比較例１におけるＬＥＤユニット基板の概略の構成を示す平面図である。FIG. 9 is a plan view showing a schematic configuration of the LED unit substrate in Comparative Example 1. FIG. 図１０は図９のＬＥＤユニット基板における比較例１のデータ信号とクロック信号との関係を示すタイミングチャートである。FIG. 10 is a timing chart showing the relationship between the data signal and clock signal of Comparative Example 1 in the LED unit substrate of FIG. 図１１は比較例２におけるＬＥＤユニット基板の概略の構成を示す平面図である。FIG. 11 is a plan view showing a schematic configuration of an LED unit substrate in Comparative Example 2. FIG. 図１２は図１１のＬＥＤユニット基板における比較例２のデータ信号とクロック信号との関係を示すタイミングチャートである。FIG. 12 is a timing chart showing the relationship between the data signal and clock signal of Comparative Example 2 in the LED unit substrate of FIG. 図１３は図１のＬＥＤユニット基板における本実施例１のデータ信号とクロック信号との関係を示すタイミングチャートである。FIG. 13 is a timing chart showing the relationship between the data signal and the clock signal of the first embodiment on the LED unit substrate of FIG. 図１４は本発明の実施例２におけるＬＥＤユニット基板の概略の構成を示す図である。FIG. 14 is a diagram showing a schematic configuration of an LED unit substrate in Embodiment 2 of the present invention. 図１５は図１４中のブロック境界でのＳＥＬ端子及びＬＯＡＤ端子の接続の例を示す模式図である。FIG. 15 is a schematic diagram showing an example of connection of the SEL terminal and the LOAD terminal at the block boundary in FIG. 図１６は図１４のＬＥＤユニット基板における本実施例２のデータ信号とクロック信号との関係を示すタイミングチャートである。FIG. 16 is a timing chart showing the relationship between the data signal and the clock signal of the second embodiment on the LED unit substrate of FIG. 図１７は比較例１、２のＬＥＤユニット基板と本実施例１、２のＬＥＤユニット基板との比較を示す図である。FIG. 17 is a diagram showing a comparison between the LED unit substrates of Comparative Examples 1 and 2 and the LED unit substrates of Examples 1 and 2.

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。   Modes for carrying out the present invention will become apparent from the following description of the preferred embodiments when read in light of the accompanying drawings. However, the drawings are only for explanation and do not limit the scope of the present invention.

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。 (Image Forming Apparatus of Example 1)
FIG. 2 is a schematic configuration diagram illustrating the image forming apparatus according to the first embodiment of the present invention.

画像形成装置１は、例えば、電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。   The image forming apparatus 1 is, for example, an electrophotographic color printer, and has four process units 10-1 that respectively form black (K), yellow (Y), magenta (M), and cyan (C) images. 10-4, and these are arranged in order from the upstream side of the conveyance path of the recording medium (for example, paper) 20. Since the internal configurations of the process units 10-1 to 10-4 are common, for example, the magenta process unit 10-3 will be described as an example.

プロセスユニット１０−３には、像担持体としての感光体ドラム１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、発光素子（例えば、ＬＥＤ）を用いて構成され、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置１３とが配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）の現像剤（例えば、トナー）を付着させて現像剤像としてのトナー像を形成させる現像装置１４と、感光体ドラム１１上のトナー像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。   In the process unit 10-3, a photosensitive drum 11 as an image carrier is disposed so as to be rotatable in the arrow direction in FIG. Around the photosensitive drum 11, a charging device 12 that supplies electric charges to the surface of the photosensitive drum 11 in order from the upstream side in the rotation direction and a light emitting element (for example, LED) are configured and charged. An exposure device 13 for selectively irradiating light onto the surface of the photosensitive drum 11 to form an electrostatic latent image is disposed. Further, a developing device 14 that forms a toner image as a developer image by attaching a magenta (predetermined color) developer (for example, toner) to the surface of the photosensitive drum 11 on which the electrostatic latent image is formed; A cleaning device 15 is provided for removing toner remaining when the toner image on the photosensitive drum 11 is transferred. Note that the drums or rollers used in these devices rotate by receiving power from a drive source (not shown) via a gear or the like.

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。   A paper cassette 21 for storing the paper 20 in a stacked state is mounted at the bottom of the image forming apparatus 1, and a hopping roller 22 for separating and transporting the paper 20 one by one is disposed above the paper cassette 21. Yes. On the downstream side of the hopping roller 22 in the transport direction of the paper 20, the paper 20 is sandwiched together with the pinch rollers 23 and 24, thereby correcting the skew of the paper 20 and the transport roller 25 for transporting the paper 20. A registration roller 26 to be conveyed to 10-1 is disposed. The hopping roller 22, the conveyance roller 25, and the registration roller 26 are rotated by receiving power from a driving source (not shown) via a gear or the like.

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナー像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。   Transfer rollers 27 formed of semiconductive rubber or the like are disposed at positions facing the respective photosensitive drums 11 of the process units 10-1 to 10-4. Each transfer roller 27 has a potential difference between the surface potential of each photoconductive drum 11 and the surface potential of each transfer roller 27 at the time of transferring the toner image attached on the photoconductive drum 11 onto the paper 20. Is applied.

プロセスユニット１０−４の下流には、定着装置２８が配設されている。定着装置２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着装置２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着装置２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。   A fixing device 28 is disposed downstream of the process unit 10-4. The fixing device 28 includes a heating roller and a backup roller, and fixes the toner transferred onto the paper 20 by pressurizing and heating. The fixing rollers 28 are disposed downstream of the discharging rollers 29 and 30 and discharging portions. Pinch rollers 31 and 32 and a paper stacker unit 33 are provided. The discharge rollers 29 and 30 sandwich the paper 20 discharged from the fixing device 28 together with the pinch rollers 31 and 32 of the discharge unit and convey the paper 20 to the paper stacker unit 33. The fixing device 28, the discharge roller 29, and the like rotate when power is transmitted from a drive source (not shown) via a gear or the like.

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光の露光装置１３により形成された静電潜像を各現像装置１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。 The image recording apparatus 1 configured as described above operates as follows.
First, the sheets 20 stored in a stacked state in the sheet cassette 21 are separated and transported one by one from the top by the hopping roller 22. Subsequently, the sheet 20 is nipped between the conveyance roller 25, the registration roller 26, and the pinch rollers 23 and 24, and is conveyed between the photosensitive drum 11 and the transfer roller 27 of the process unit 10-1. Thereafter, the paper 20 is sandwiched between the photosensitive drum 11 and the transfer roller 27, and the toner image is transferred to the recording surface thereof, and at the same time, the paper 20 is conveyed by the rotation of the photosensitive drum 10-1. Similarly, the paper 20 sequentially passes through the process units 10-2 to 10-4, and in the passing process, each color obtained by developing the electrostatic latent image formed by each light exposure device 13 by each developing device 14 is used. The toner images are sequentially transferred and superimposed on the recording surface.

このようにして記録面上に各色のトナー像が重ね合わされた後、定着装置２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に扶持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。   After the toner images of the respective colors are superimposed on the recording surface in this way, the paper 20 on which the toner image is fixed by the fixing device 28 is held between the discharge rollers 29 and 30 and the pinch rollers 31 and 32 to form an image. The paper is discharged to a paper stacker unit 33 outside the apparatus 1. Through the above process, a color image is formed on the paper 20.

（露光装置）
図３は、図２中の露光装置の構成を示す概略の断面図である。 (Exposure equipment)
FIG. 3 is a schematic sectional view showing the arrangement of the exposure apparatus in FIG.

露光装置１３は、ベース部材１３ａを有し、このベース部材１３ａ上に基板としてのプリント基板１３ｂが固定されている。プリント基板１３ｂ上には、駆動回路等が集積された複数個の発光素子駆動部としてのドライバＩＣチップ１００と、複数個の発光素子アレイとしてのＬＥＤアレイチップ２００とが熱硬化性樹脂により固着され、それらの複数個のドライバＩＣチップ１００と複数個のＬＥＤアレイチップ２００とが、図示しないボンディングワイヤ等により相互に接続されている。プリント基板１３ｂとドライバＩＣチップ１００と、ＬＥＤアレイチップ２００とにより、発光素子ユニット基板としてのＬＥＤユニット基板３５が構成されている。複数個のＬＥＤアレイチップ２００上には、柱状の光学素子を多数配列して構成されたロッドレンズアレイ１３ｃが配置され、このロッドレンズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント基板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。   The exposure apparatus 13 has a base member 13a, and a printed circuit board 13b as a substrate is fixed on the base member 13a. On the printed board 13b, a driver IC chip 100 as a plurality of light emitting element driving units integrated with a drive circuit and the like, and an LED array chip 200 as a plurality of light emitting element arrays are fixed by a thermosetting resin. The plurality of driver IC chips 100 and the plurality of LED array chips 200 are connected to each other by bonding wires or the like (not shown). The printed circuit board 13b, the driver IC chip 100, and the LED array chip 200 constitute an LED unit substrate 35 as a light emitting element unit substrate. On the plurality of LED array chips 200, a rod lens array 13c configured by arranging a large number of columnar optical elements is arranged, and the rod lens array 13c is fixed by a holder 13d. The base member 13a, the printed circuit board 13b, and the holder 13d are fixed by clamp members 13e and 13f.

図４は、図３中のＬＥＤユニット基板の概略を示す斜視図である。
ＬＥＤユニット基板３５は、プリント基板１３ｂ上に、複数個のドライバＩＣチップ１００（＝１００−１〜１００−４０）と、複数個のＬＥＤアレイチップ２００（＝２０１〜２４０）とが、一列に搭載され、図示しないボンディングワイヤ等により相互に接続されている。このプリント基板１３ｂ上には、図示しない信号線等の配線が形成され、この信号線等の配線が、プリント基板１３ｂに設けられたコネクタ１３ｇの各ピンに接続されている。図４において、コネクタ１３ｇから各ドライバＩＣチップ１００に入力される信号線等の配線本数により、後述するプリント基板１３ｂの奥行き方向の寸法Ｌが影響を受ける。 FIG. 4 is a perspective view schematically showing the LED unit substrate in FIG.
The LED unit substrate 35 includes a plurality of driver IC chips 100 (= 100-1 to 100-40) and a plurality of LED array chips 200 (= 201 to 240) mounted in a row on the printed circuit board 13b. They are connected to each other by a bonding wire (not shown). A wiring such as a signal line (not shown) is formed on the printed board 13b, and the wiring such as the signal line is connected to each pin of a connector 13g provided on the printed board 13b. In FIG. 4, the dimension L in the depth direction of the printed circuit board 13b described later is affected by the number of signal lines and the like input from the connector 13g to each driver IC chip 100.

（プリンタ制御回路）
図５は、図２中のプリンタ制御回路の概略を示すブロック図である。 (Printer control circuit)
FIG. 5 is a block diagram showing an outline of the printer control circuit in FIG.

プリンタ制御回路は、電子写真プリンタにおける印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、データ信号生成部４０ａ、クロック信号生成部４０ｂの他、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータ信号を一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。データ信号生成部４０ａは、露光装置１３へ入力するＬＥＤアレイチップ点灯用のデータ信号ＤＡＴＡを生成する機能を有している。クロック信号生成部４０ｂは、ＬＥＤアレイチップ点灯用のデータ信号を露光装置１３内のドライバＩＣチップ１００に転送するタイミング信号であるクロック信号ＣＬＫを生成する機能を有している。   The printer control circuit has a print control unit 40 disposed in the print unit of the electrophotographic printer. The print control unit 40 includes a microprocessor, a read-only memory (ROM), a memory (RAM) that can be read and written as needed, an input / output port that inputs and outputs signals, a timer, and the like. The data signal generation unit 40a, clock signal generation In addition to the unit 40b, it has a function of performing a printing operation by controlling the entire printer in sequence by a control signal SG1 from a host controller (not shown) and a video signal (one-dimensionally arranged dot map data signal) SG2. ing. The data signal generation unit 40 a has a function of generating a data signal DATA for lighting the LED array chip that is input to the exposure device 13. The clock signal generation unit 40 b has a function of generating a clock signal CLK that is a timing signal for transferring a data signal for lighting the LED array chip to the driver IC chip 100 in the exposure apparatus 13.

印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つの露光装置１３、定着装置２８の加熱ローラ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着装置用温度センサ４９、現像用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４Ｇ、帯電用高圧電源５０には現像装置１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。   The print controller 40 includes four exposure devices 13 of the process units 10-1 to 10-4, a heating roller 28a of the fixing device 28, drivers 41 and 43, a paper suction port sensor 45, a paper discharge port sensor 46, and a remaining paper amount. An amount sensor 47, a paper size sensor 48, a fixing device temperature sensor 49, a development high-voltage power supply 50, a transfer high-voltage power supply 51, and the like are connected. The driver 41 has a development / transfer process motor (PM) 42, the driver 43 has a paper feed motor (PM) 44 G, the charging high-voltage power supply 50 has a developing device 14, and the transfer high-voltage power supply 51 has a transfer roller 27. , Each connected.

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着装置２８内の加熱ローラ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければ加熱ローラ２８ａに通電し、使用可能な温度まで定着装置２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって現像用高圧電源５０をオンにし、現像装置１４の帯電を行う。 The printer control circuit having such a configuration performs the following operation.
When the print control unit 40 receives the print instruction by the control signal SGl from the host controller, first, the temperature sensor 49 detects whether or not the heating roller 28a in the fixing device 28 is within the usable temperature range, and the temperature If it is not within the range, the heating roller 28a is energized to heat the fixing device 28 to a usable temperature. Next, the development / transfer process motor 42 is rotated via the driver 41, and at the same time, the development high-voltage power supply 50 is turned on by the charge signal SGC to charge the developing device 14.

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。   2 is detected by the remaining paper amount sensor 47 and the paper size sensor 48, and paper feeding suitable for the paper 20 is started. Here, the paper feed motor 44 can be rotated in both directions via the driver 43. The paper feed motor 44 is rotated in the reverse direction first, and the set paper 20 is set in a preset amount until the paper suction port sensor 45 detects it. Just send. Subsequently, the paper 20 is conveyed in a printing mechanism inside the printer by rotating it forward.

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号ＤＡＴＡ３〜ＤＡＴＡ０として各露光装置１３に転送される。各露光装置１３は、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。   When the paper 20 reaches a printable position, the print control unit 40 transmits a timing signal SG3 (including a main scanning synchronization signal and a sub scanning synchronization signal) to the host controller and receives a video signal SG2. . The video signal SG2 edited for each page by the upper controller and received by the print control unit 40 is transferred to each exposure device 13 as print data signals DATA3 to DATA0. Each exposure device 13 has a plurality of LEDs arranged for printing one dot (pixel) on a line.

印刷制御部４０は１ライン分のビデオ信号ＳＧ２を受信すると、各露光装置１３にロード信号ＬＯＡＤを送信し、印刷データ信号ＤＡＴＡを各露光装置１３内に保持させる。又、印刷制御部４０は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、各露光装置１３に保持した印刷データ信号ＤＡＴＡ３〜ＤＡＴＡ０について印刷することができる。   When the print control unit 40 receives the video signal SG2 for one line, the print control unit 40 transmits a load signal LOAD to each exposure device 13, and holds the print data signal DATA in each exposure device 13. Further, the print control unit 40 can print the print data signals DATA3 to DATA0 held in each exposure device 13 even while the next video signal SG2 is being received from the host controller.

なお、印刷制御部４０から各露光装置１３に送信されるクロック信号ＣＬＫ、及びストローブ信号ＳＴＢ−Ｎの内、クロック信号ＣＬＫは、印刷データ信号ＤＡＴＡ３〜ＤＡＴＡ０を露光装置１３へ送信するための信号である。   Of the clock signal CLK and strobe signal STB-N transmitted from the print controller 40 to each exposure apparatus 13, the clock signal CLK is a signal for transmitting the print data signals DATA3 to DATA0 to the exposure apparatus 13. is there.

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各露光装置１３によって印刷される情報は、マイナス電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像装置１４において、マイナス電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。   Transmission / reception of the video signal SG2 is performed for each print line. Information printed by each exposure device 13 is formed into a latent image as a dot with an increased potential on each photosensitive drum 11 (not shown) charged to a negative potential. In the developing device 14, the toner for image formation charged to a negative potential is attracted to each dot by an electrical attraction force to form a toner image.

その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は、感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、加熱ローラ２８ａを内蔵する定着装置２８に当接して搬送され、この定着装置２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。   Thereafter, the toner image is sent to the transfer roller 27, and on the other hand, the transfer high voltage power supply 51 is turned on to a positive potential by the transfer signal SG4, and the transfer roller 27 passes through the interval between the photosensitive drum 11 and the transfer roller 27. The toner image is transferred onto the sheet 20 to be printed. The sheet 20 having the transferred toner image is conveyed in contact with a fixing device 28 having a built-in heating roller 28 a and fixed on the sheet 20 by the heat of the fixing device 28. The sheet 20 having the fixed image is further conveyed and discharged from the printer printing mechanism through the sheet discharge sensor 46 to the outside of the printer.

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口４５の検知に対応して、用紙２０が転写装置２８を通過している間だけ転写用高圧電源５１からの電圧を転写装置２８に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像装置１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。   In response to detection of the paper size sensor 48 and the paper inlet 45, the print control unit 40 applies the voltage from the transfer high-voltage power supply 51 to the transfer device 28 only while the paper 20 passes through the transfer device 28. To do. When printing is finished and the paper 20 passes through the paper discharge sensor 46, the application of voltage to the developing device 14 by the charging high-voltage power supply 50 is finished, and at the same time the rotation of the development / transfer process motor 42 is stopped. Thereafter, the above operation is repeated.

（露光装置）
図６は、図５中の露光装置の一部を示す回路図である。 (Exposure equipment)
FIG. 6 is a circuit diagram showing a part of the exposure apparatus in FIG.

露光装置１３は、例えば、Ａ３サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。これを構成するために、例えば、４０個のＬＥＤアレイチップ２００（＝２０１〜２４０）が配列されている。各ＬＥＤアレイチップ２００（＝２０１〜２４０）は、各々１９２個のＬＥＤ（例えば、ＬＥＤ２３９−１〜ＬＥＤ２３９−１９２）を有している。   For example, the exposure device 13 is configured to print on A3 size paper at a resolution of 600 dots per inch. In order to configure this, for example, 40 LED array chips 200 (= 201 to 240) are arranged. Each LED array chip 200 (= 201 to 240) has 192 LEDs (for example, LED 239-1 to LED 239-192).

４０個のＬＥＤアレイチップ２００（＝２０１〜２４０）に対応して、４０個の駆動回路部としてのドライバＩＣチップ１００（＝１００−１〜１００−４０）が配列されている。これらの４０個のドライバＩＣチップ１００は、同一の回路により構成され、隣接するドライバＩＣチップ１００（＝１００−１〜１００−４０）がカスケード接続されている。   Corresponding to 40 LED array chips 200 (= 201 to 240), 40 driver IC chips 100 (= 100-1 to 100-40) as drive circuit units are arranged. These 40 driver IC chips 100 are constituted by the same circuit, and adjacent driver IC chips 100 (= 100-1 to 100-40) are cascade-connected.

次に、図６の露光装置１３における動作を説明する。
図６に示す構成においては、印刷データ信号ＤＡＴＡ３〜ＤＡＴＡ０は４個であり、隣接する８個のＬＥＤの内の４画素分のデータ信号をクロック信号ＣＬＫ毎に同時に送出する構成になっている。このため、図５の印刷制御部４０から出力される印刷データ信号ＤＡＴＡ３〜ＤＡＴＡ０は、クロック信号ＣＬＫと共にドライバＩＣチップ１００（＝１００−１〜１００−４０）に入力され、７６８０ドット分の印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・が後述する各ドライバＩＣチップ１００内のフリッププロップ回路（以下「ＦＦ」という、）からなるシフトレジスタの中を順次転送される。 Next, the operation of the exposure apparatus 13 in FIG. 6 will be described.
In the configuration shown in FIG. 6, there are four print data signals DATA3 to DATA0, and a data signal for four pixels of eight adjacent LEDs is simultaneously transmitted for each clock signal CLK. For this reason, the print data signals DATA3 to DATA0 output from the print control unit 40 of FIG. 5 are input to the driver IC chip 100 (= 100-1 to 100-40) together with the clock signal CLK, and print data for 7680 dots. Signals DATAI0 to DATAI3,... Are sequentially transferred through a shift register including flip-flop circuits (hereinafter referred to as “FF”) in each driver IC chip 100 described later.

次に、ロード信号ＬＯＡＤが全ドライバＩＣチップ１００（＝１００−１〜１００−４０）に入力され、７６８０ドット分の印刷データ信号ＤＡＴＡＩ３〜ＤＡＴＡＩ０が、各ドライバＩＣチップ１００内の各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・と印刷駆動信号ＳＴＢ−Ｎとによって、ＬＥＤアレイチップ２００（２０１〜２４０）の内、高レベル（以下「Ｈレベル」という。）であるドットデータ信号ＤＯ１，ＤＯ２，・・・に対応するＬＥＤが点灯される。   Next, the load signal LOAD is input to all the driver IC chips 100 (= 100-1 to 100-40), and the print data signals DATAI3 to DATAI0 for 7680 dots correspond to each FF in each driver IC chip 100. Are latched by a latch circuit provided. Subsequently, dot data at a high level (hereinafter referred to as “H level”) among the LED array chips 200 (201 to 240) by the print data signals DATAI0 to DATAI3,... And the print drive signal STB-N. The LEDs corresponding to the signals DO1, DO2,.

全ドライバＩＣチップ１００（＝１００−１〜１００−４０）には、電源電圧ＶＤＤ、グランド電圧ＧＮＤ、及び、ＬＥＤ駆動のための駆動電流値を指令するための基準電圧ＶＲＥＦがそれぞれ供給される。基準電圧ＶＲＥＦは、露光装置１３内に設けられた図示しない基準電圧発生回路により発生される。尚、電源電圧ＶＤＤ、グランド電圧ＧＮＤ、基準電圧ＶＲＥＦ等の配線間には、ノイズ除去のためのコンデンサＣが接続されている。   All driver IC chips 100 (= 100-1 to 100-40) are supplied with a power supply voltage VDD, a ground voltage GND, and a reference voltage VREF for instructing a drive current value for LED driving. The reference voltage VREF is generated by a reference voltage generation circuit (not shown) provided in the exposure apparatus 13. Note that a capacitor C for noise removal is connected between wirings such as the power supply voltage VDD, the ground voltage GND, and the reference voltage VREF.

（ドライバＩＣチップの全体構成）
図７は、図６中のドライバＩＣチップ１００の詳細な構成を示すブロック図である。 (Overall configuration of driver IC chip)
FIG. 7 is a block diagram showing a detailed configuration of the driver IC chip 100 in FIG.

ドライバＩＣチップ１００は、カスケード接続された複数のＦＦからなるシフトレジスタ１０１を有している。シフトレジスタ１０１は、クロック信号ＣＬＫに同期して印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３を取り込んでシフトする回路であり、この出力側に、セレクタ１０２、ラッチ回路１０３及びメモリ回路１０４が接続されている。セレクタ１０２は、シフトレジスタ１０１の出力を選択して印刷データＤＡＴＡＯ３〜ＤＡＴＡＯ０を出力する回路である。ラッチ回路１０３は、ラッチ信号ＬＯＡＤによりシフトレジスタ１０１の出力をラッチする回路である。   The driver IC chip 100 has a shift register 101 composed of a plurality of cascaded FFs. The shift register 101 is a circuit that takes in and shifts the print data signals DATAI0 to DATAI3 in synchronization with the clock signal CLK, and a selector 102, a latch circuit 103, and a memory circuit 104 are connected to this output side. The selector 102 is a circuit that selects the output of the shift register 101 and outputs print data DATAO3 to DATAO0. The latch circuit 103 is a circuit that latches the output of the shift register 101 by a latch signal LOAD.

メモリ回路１０４は、各ＬＥＤの光量ばらつき補正のための補正データ（ドット補正データ）やＬＥＤアレイチップ２００毎の光量補正データ（チップ補正データ）あるいはドライバＩＣチップ１００毎の固有データをそれぞれ格納する回路であり、この出力側に、マルチプレクサ１０５が接続されている。マルチプレクサ１０５は、メモリ回路１０４から出力されているドット補正データにおいて、隣接したＬＥＤドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替える回路であり、この出力側に、ＬＥＤを駆動するための複数個（例えば、１９２個）の駆動回路１１０−１〜１１０−１９２が接続されている。各駆動回路１１０−１〜１１０−１９２は、制御電圧Ｖが印加され、オン／オフ制御信号Ｓによりオン状態になると、ラッチ回路１０３の出力ビットデータＥ及びマルチプレクサ１０５の出力補正データＱ３〜Ｑ０を入力し、ＬＥＤを点灯するための出力信号ＤＯを出力する回路である。   The memory circuit 104 stores correction data (dot correction data) for correcting light amount variation of each LED, light amount correction data (chip correction data) for each LED array chip 200, or unique data for each driver IC chip 100. The multiplexer 105 is connected to the output side. The multiplexer 105 is a circuit that switches between the odd-numbered dot correction data and the even-numbered dot correction data among the adjacent LED dots in the dot correction data output from the memory circuit 104. An LED is connected to this output side. A plurality (eg, 192) of driving circuits 110-1 to 110-192 for driving are connected. When the control voltage V is applied to each of the drive circuits 110-1 to 110-192 and is turned on by the on / off control signal S, the output bit data E of the latch circuit 103 and the output correction data Q3 to Q0 of the multiplexer 105 are received. This is a circuit that inputs and outputs an output signal DO for lighting the LED.

ドライバＩＣチップ１００には、制御回路１３０及び制御電圧発生回路１３１が設けられている。制御回路１３０は、電源電圧ＶＤＤ、印刷駆動ＳＴＢ−Ｎ、及びロード信号ＬＯＡＤを入力し、印刷駆動信号ＳＴＢ−Ｎ及びロード信号ＬＯＡＤに基づきオン／オフ制御信号Ｓを生成して駆動回路１１０−１〜１１０−１９２へ供給する機能と、補正データをメモリ回路１０４に対して書き込みする時の書き込み指令信号を発生する機能とを有している。制御電圧発生回路１３１は、基準電圧ＶＲＥＦに基づき、ＬＥＤ駆動のための制御電圧Ｖを発生する回路である。   The driver IC chip 100 is provided with a control circuit 130 and a control voltage generation circuit 131. The control circuit 130 receives the power supply voltage VDD, the print drive STB-N, and the load signal LOAD, generates an on / off control signal S based on the print drive signal STB-N and the load signal LOAD, and drives the drive circuit 110-1. ˜110 to 192, and a function of generating a write command signal when writing correction data to the memory circuit 104. The control voltage generation circuit 131 is a circuit that generates a control voltage V for LED driving based on the reference voltage VREF.

このドライバＩＣチップ１００では、クロック信号ＣＬＫにより、４９９２ドット分の印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・がシフトレジスタ１０１中を順次転送される。次に、ラッチ信号ＬＯＡＤにより、４９９２ドット分の印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・がラッチ回路１０３にラッチされる。続いて、印刷データ信号ＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・及び補正データ信号Ｑ３〜Ｑ０と印刷駆動信号ＳＴＢ−Ｎとによって、駆動回路１１０−１〜１１０−１９２からドットデータ信号ＤＯ１〜ＤＯ１９２に対応する駆動電流が出力され、Ｈレベルのドットデータ信号ＤＯ１，・・・に対応するＬＥＤが点灯される。   In the driver IC chip 100, 4992 dot print data signals DATAI0 to DATAI3,... Are sequentially transferred through the shift register 101 in response to the clock signal CLK. Next, print data signals DATAI0 to DATAI3,... For 4992 dots are latched in the latch circuit 103 by the latch signal LOAD. Subsequently, driving corresponding to the dot data signals DO1 to DO192 from the driving circuits 110-1 to 110-192 is performed by the printing data signals DATAI0 to DATAI3,..., The correction data signals Q3 to Q0, and the printing driving signal STB-N. A current is output, and the LEDs corresponding to the H level dot data signals DO1,.

（駆動回路）
図８は、図７中の駆動回路１１０（＝１１０−１〜１１０−１９２）を示す回路図である。
駆動回路１１０は、ラッチ回路１０３からのビットデータ信号Ｅと制御回路１３０からのオン／オフ制御信号Ｓとの否定論理和（以下「ＮＯＲ」という。）を求めるＮＯＲ回路１１１を有している。ＮＯＲ回路１１１の出力側には、４個の否定論理積回路（以下「ＮＡＮＤ回路」という。）１１２〜１１５の入力側と、インバータを構成するＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１６及びＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１１７の各ゲートと、が接続されている。各ＮＡＮＤ回路１１２〜１１５は、ＮＯＲ回路１１１の出力データと、マルチプレクサ１０５からの補正データとの否定論理和を求める回路である。ＮＯＲ回路１１１及びＮＡＮＤ回路１１２〜１１５において、各電源端子は図示しない電源電圧ＶＤＤの端子と接続され、各グランド端子は制御電圧Ｖの端子と接続されて制御電圧Ｖｃｏｎｔに保持されている。インバータを構成するＰＭＯＳ１１６及びＮＭＯＳ１１７は、電源電圧ＶＤＤの端子と制御電圧Ｖの端子との間に直列に接続され、ＮＯＲ回路１１１の出力信号を反転して出力するトランジスタである。 (Drive circuit)
FIG. 8 is a circuit diagram showing the drive circuit 110 (= 110-1 to 110-192) in FIG.
The drive circuit 110 includes a NOR circuit 111 that calculates a negative logical sum (hereinafter referred to as “NOR”) of the bit data signal E from the latch circuit 103 and the on / off control signal S from the control circuit 130. On the output side of the NOR circuit 111, the input sides of four NAND circuits (hereinafter referred to as “NAND circuits”) 112 to 115 and a P-channel MOS transistor (hereinafter referred to as “PMOS”) 116 constituting an inverter. And gates of N-channel MOS transistors (hereinafter referred to as “NMOS”) 117 are connected. Each of the NAND circuits 112 to 115 is a circuit for obtaining a negative logical sum of the output data of the NOR circuit 111 and the correction data from the multiplexer 105. In the NOR circuit 111 and the NAND circuits 112 to 115, each power supply terminal is connected to a power supply voltage VDD terminal (not shown), and each ground terminal is connected to a control voltage V terminal and held at the control voltage Vcont. The PMOS 116 and the NMOS 117 constituting the inverter are transistors connected in series between the terminal of the power supply voltage VDD and the terminal of the control voltage V, and are transistors that invert the output signal of the NOR circuit 111 and output it.

各ＮＡＮＤ回路１１２〜１１５の出力側には、各ＰＭＯＳ１１８〜１２１のゲートが接続され、更に、ＰＭＯＳ１１６及びＮＭＯＳ１１７のドレインにも、ＰＭＯＳ１２２のゲートが接続されている。各ＰＭＯＳ１１８〜１１２のソースは、電源電圧ＶＤＤの端子に共通に接続され、ドレインは、ドットデータＤＯ用の駆動電流出力端子に共通に接続されている。この駆動電流出力端子は、薄膜配線等によりＬＥＤのアノードと接続されている。   The gates of the PMOSs 118 to 121 are connected to the output sides of the NAND circuits 112 to 115, and the gates of the PMOSs 122 are also connected to the drains of the PMOS 116 and the NMOS 117. The sources of the PMOSs 118 to 112 are commonly connected to the terminal of the power supply voltage VDD, and the drains are commonly connected to a drive current output terminal for dot data DO. This drive current output terminal is connected to the anode of the LED by a thin film wiring or the like.

電源電圧ＶＤＤと電圧Ｖｃｏｎｔとの電位差は、ＰＭＯＳ１１８〜１２２がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳ１１８〜１２２のドレイン電流を調整することが可能となる。図７の制御電圧発生回路１３１は、基準電圧Ｖｒｅｆを受けて、ＰＭＯＳ１１８〜１２２等のドレイン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。   The potential difference between the power supply voltage VDD and the voltage Vcont is substantially equal to the gate-source voltage when the PMOSs 118 to 122 are turned on, and the drain current of the PMOSs 118 to 122 can be adjusted by changing this voltage. The control voltage generation circuit 131 in FIG. 7 is provided for receiving the reference voltage Vref and controlling the control voltage Vcont so that the drain currents of the PMOSs 118 to 122 and the like have a predetermined value.

次に、この駆動回路１１０の機能を説明する。
印刷データであるラッチ回路１０３からのビットデータ信号Ｅがオン（即ち、低レベル（以下「Ｌレベル」という。）であり、制御回路１３０からのオン／オフ制御信号ＳがＬレベルとなって駆動オンを指令している時、ＮＯＲ回路１１１の出力はＨレベルとなる。この時、マルチプレクサ１０５からの補正データ信号Ｑ３〜ＱＯに従い、ＮＡＮＤ回路１１２〜１１５の出力信号と、ＰＭＯＳ１１６及びＮＭＯＳ１１７により構成されるインバータの出力とは、電源電圧ＶＤＤレベルあるいは制御電圧Ｖｃｏｎｔレベルとなる。 Next, the function of the drive circuit 110 will be described.
The bit data signal E from the latch circuit 103, which is print data, is ON (that is, low level (hereinafter referred to as “L level”), and the ON / OFF control signal S from the control circuit 130 is at L level. When instructed to turn on, the output of the NOR circuit 111 becomes H. At this time, the output signal of the NAND circuits 112 to 115, the PMOS 116 and the NMOS 117 are constituted according to the correction data signals Q3 to QO from the multiplexer 105. The output of the inverter is the power supply voltage VDD level or the control voltage Vcont level.

ＰＭＯＳ１２２は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ１１８〜１２１は、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。主駆動トランジスタのＰＭＯＳ１２２は、印刷データに従って駆動される。補助駆動トランジスタのＰＭＯＳ１１８〜１２１は、ＮＯＲ回路１１１の出力がＨレベルである時に、マルチプレクサ１０５からの補助データ信号Ｑ３〜Ｑ０に従って選択的に駆動される。補助データ信号Ｑ３〜Ｑ０は、ＬＥＤの各ドットの発光ばらつきを補正するためのデータであり、図７中のメモリ回路１０４に格納されていて、マルチプレクサ１０５により選択されて供給される。   The PMOS 122 is a main drive transistor that supplies a main drive current to the LED, and the PMOSs 118 to 121 are auxiliary drive transistors for adjusting the LED drive current for each dot to correct the light amount. The PMOS 122 of the main drive transistor is driven according to the print data. The auxiliary driving transistors PMOS 118 to 121 are selectively driven according to auxiliary data signals Q 3 to Q 0 from the multiplexer 105 when the output of the NOR circuit 111 is at the H level. The auxiliary data signals Q3 to Q0 are data for correcting the light emission variation of each dot of the LED, and are stored in the memory circuit 104 in FIG. 7 and selected and supplied by the multiplexer 105.

つまり、主駆動トランジスタであるＰＭＯＳ１２２と共に、補正データ信号Ｑ３〜Ｑ０に従って補助駆動トランジスタであるＰＭＯＳ１１８〜１２１が選択的に駆動され、主駆動トランジスタであるＰＭＯＳ１２２のドレイン電流に、選択された補助駆動トランジスタであるＰＭＯＳ１１８〜１２１の各ドレイン電流が加算された駆動電流が、ドットデータＤＯ用の駆動電流出力端子から出力されてＬＥＤに供給される。   That is, together with the PMOS 122 that is the main driving transistor, the PMOSs 118 to 121 that are the auxiliary driving transistors are selectively driven according to the correction data signals Q3 to Q0, and the drain current of the PMOS 122 that is the main driving transistor is selected by the selected auxiliary driving transistor. A drive current obtained by adding the drain currents of the PMOSs 118 to 121 is output from the drive current output terminal for dot data DO and supplied to the LED.

ＰＭＯＳ１１８〜１２１が駆動されている時、ＮＡＮＤ回路１１２〜１１５の出力はＬレベル（即ち、略制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳ１１８〜１２１のゲート電位は、略制御電圧Ｖｃｏｎｔに等しくなる。この時、ＰＭＯＳ２０５はオフ状態にあり、ＮＭＯＳ１１７はオン状態にあって、ＰＭＯＳ１２２のゲート電位も又略制御電圧Ｖｃｏｎｔに等しくなる。そのため、ＰＭＯＳ１１８〜１２２のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。この時、ＮＡＮＤ回路１１２〜１１５は電源電圧ＶＤＤと制御電圧Ｖｃｏｎｔを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電圧ＶＤＤと制御電圧Ｖｃｏｎｔに即したものであって良く、Ｌレベルは必ずしも０Ｖであることを必要としない。   When the PMOSs 118 to 121 are driven, the outputs of the NAND circuits 112 to 115 are at the L level (that is, a level substantially equal to the control voltage Vcont), so that the gate potentials of the PMOSs 118 to 121 are substantially equal to the control voltage Vcont. . At this time, the PMOS 205 is in the off state, the NMOS 117 is in the on state, and the gate potential of the PMOS 122 is also substantially equal to the control voltage Vcont. Therefore, the drain current values of the PMOSs 118 to 122 can be collectively adjusted by the control voltage Vcont. At this time, since the NAND circuits 112 to 115 operate with the power supply voltage VDD and the control voltage Vcont as the power supply and the ground potential, respectively, the potential of the input signal also corresponds to the power supply voltage VDD and the control voltage Vcont. Well, the L level does not necessarily need to be 0V.

（ＬＥＤユニット基板）
図１は、本発明の実施例１におけるＬＥＤユニット基板の概略の構成を示す平面図である。 (LED unit board)
FIG. 1 is a plan view showing a schematic configuration of an LED unit substrate in Embodiment 1 of the present invention.

ＬＥＤユニット基板３５Ａは、プリント配線基板１３ｂと、プリント配線基板１３ｂ上の実装領域に一列に搭載された４０個のＬＥＤアレイチップ２００（＝２０１〜２４０）と、これらを駆動する４０個のドライバＩＣチップ１００（＝１００−１〜１００−４０）で構成されている。カスケード接続の段数は１０段ずつとし、１〜１０のドライバＩＣチップ１００−１〜１００−１０（以下「Ａブロック」という。）と、１１〜２０のドライバＩＣチップ１００−１１〜１００−２０（以下「Ｂブロック」という。）と、２１〜３０のドライバＩＣチップ１００−２１〜１００−３０（以下「Ｃブロック」という。）と、３１〜４０のドライバＩＣチップ１００−３１〜１００−４０（以下「Ｄブロック」という。）と、の４つのブロックから構成されている。そして、ＬＥＤアレイチップ２００（＝２０１〜２４０）とドライバＩＣチップ１００（＝１００−１〜１００−４０）との間及びプリント基板１３ｂとドライバＩＣチップ１００（＝１００−１〜１００−４０）との間はボンディングワイヤで接続されている。   The LED unit substrate 35A includes a printed wiring board 13b, 40 LED array chips 200 (= 201 to 240) mounted in a line in a mounting area on the printed wiring board 13b, and 40 driver ICs for driving them. It is composed of a chip 100 (= 100-1 to 100-40). The number of stages of cascade connection is 10, and 1 to 10 driver IC chips 100-1 to 100-10 (hereinafter referred to as "A block") and 11 to 20 driver IC chips 100-11 to 100-20 ( Hereinafter referred to as “B block”), 21 to 30 driver IC chips 100-21 to 100-30 (hereinafter referred to as “C block”), and 31 to 40 driver IC chips 100-31 to 100-40 (hereinafter referred to as “C block”). (Hereinafter referred to as “D block”). Between the LED array chip 200 (= 201 to 240) and the driver IC chip 100 (= 100-1 to 100-40), and between the printed circuit board 13b and the driver IC chip 100 (= 100-1 to 100-40). Are connected with bonding wires.

コネクタ１３ｇから入力された印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３は、カスケード接続された各ブロックの最終段のドライバＩＣチップ１００−４０、ドライバＩＣチップ１００−３０、ドライバＩＣチップ１００−２０、ドライバＩＣチップ１００−１０に、それぞれ入力される。例えば、コネクタ１３ｇから入力されたＤＡＴＡ０は、ドライバＩＣチップ１００−４０、ドライバＩＣチップ１００−３０、ドライバＩＣチップ１００−２０、ドライバＩＣチップ１００−１０のＤＡＴＡＩ０に接続された共通配線になっている。クロック信号ＣＬＫは、１ブロック当たり４本が入力され、各ブロックに接続される。例えば、コネクタ１３ｇから入力されたクロック信号ＣＬＫ−Ｐ及びＣＬＫ−Ｎは、ＤブロックのドライバＩＣチップ１００−４０〜１００−３１にそれぞれ入力される。   The print data signals DATA0 to DATA3 input from the connector 13g are the driver IC chip 100-40, the driver IC chip 100-30, the driver IC chip 100-20, and the driver IC chip 100- at the final stage of each cascaded block. 10 respectively. For example, DATA0 input from the connector 13g is a common wiring connected to DATAI0 of the driver IC chip 100-40, the driver IC chip 100-30, the driver IC chip 100-20, and the driver IC chip 100-10. . Four clock signals CLK are input per block and connected to each block. For example, the clock signals CLK-P and CLK-N input from the connector 13g are input to the driver IC chips 100-40 to 100-31 of the D block, respectively.

印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３の入力タイミング極性を選択する選択端子としてのＳＥＬ端子は、図１に示すようにカスケード接続されたドライバＩＣチップ１００−１〜１００−４０のうち奇数番号に対応するドライバＩＣチップ１００（例えば、１００−１，１００−１９等）においては、グランドに接続され、偶数番号に対応するドライバＩＣチップ１００（例えば、１００−２，１００−１４０等）においては開放とされる。   The SEL terminal as a selection terminal for selecting the input timing polarity of the print data signals DATA0 to DATA3 is a driver IC corresponding to an odd number among the driver IC chips 100-1 to 100-40 cascaded as shown in FIG. The chip 100 (for example, 100-1, 100-19, etc.) is connected to the ground, and the driver IC chip 100 (for example, 100-2, 100-140, etc.) corresponding to the even number is opened.

（比較例の構成及び動作）
図９は、比較例１におけるＬＥＤユニット基板の概略の構成を示す平面図であり、実施例１のＬＥＤユニット基板の概略を示す図１と共通の要素には共通の符号を付している。 (Configuration and operation of comparative example)
FIG. 9 is a plan view showing a schematic configuration of the LED unit substrate in Comparative Example 1. Elements common to those in FIG. 1 showing an overview of the LED unit substrate of Example 1 are denoted by common reference numerals.

ＬＥＤユニット基板３５は、プリント基板１３ｂ１と、プリント基板１３ｂ１上の実装領域に一列に搭載された４０個のＬＥＤアレイチップ２００（＝２０１〜２４０）と、それを駆動する４０個のドライバＩＣチップ１００(＝１００−１〜１００−４０)とで構成されている。そして、ＬＥＤアレイチップ２００とドライバＩＣチップ１００と間及びプリント基板１３ｂ１とドライバＩＣチップ１００と間は、図示しないボンディングワイヤで接続されている。更に、プリント基板１３ｂ１上に設けられたコネクタ１３ｇのピンとドライバＩＣチップ１００の各端子とを接続する信号線が、プリント基板１３ｂ１上に形成されている。   The LED unit substrate 35 includes a printed circuit board 13b1, 40 LED array chips 200 (= 201 to 240) mounted in a line in a mounting area on the printed circuit board 13b1, and 40 driver IC chips 100 that drive the LED array chips 200. (= 100-1 to 100-40). The LED array chip 200 and the driver IC chip 100 and the printed board 13b1 and the driver IC chip 100 are connected by bonding wires (not shown). Further, signal lines for connecting pins of the connector 13g provided on the printed circuit board 13b1 and respective terminals of the driver IC chip 100 are formed on the printed circuit board 13b1.

コネクタ１３ｇの印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３は、カスケード接続により４０段接続されたドライバＩＣチップ１００−１〜１００−４０の最終段のドライバＩＣチップ１００−４０に、プリント基板１３ｂ１上の配線により接続されている。コネクタ１３ｇのクロック信号ＣＬＫは、プリント基板１３ｂ１上の配線により、各ドライバＩＣチップ１００−１〜１００−４０のそれぞれに接続され、分配されている。   The print data signals DATA0 to DATA3 of the connector 13g are connected by wiring on the printed circuit board 13b1 to the last driver IC chip 100-40 of the driver IC chips 100-1 to 100-40 connected in 40 stages by cascade connection. ing. The clock signal CLK of the connector 13g is connected and distributed to each of the driver IC chips 100-1 to 100-40 by wiring on the printed board 13b1.

図１０は、図９のＬＥＤユニット基板における比較例１のデータ信号とクロック信号との関係を示すタイミングチャートである。横軸は時間であり、クロック信号ＣＬＫの周波数は、例えば、４０ＭＨｚであり、１クロック当たりの時間は２５ｎｓである。   FIG. 10 is a timing chart showing the relationship between the data signal and the clock signal of Comparative Example 1 in the LED unit substrate of FIG. The horizontal axis represents time, the frequency of the clock signal CLK is, for example, 40 MHz, and the time per clock is 25 ns.

比較例１のＬＥＤユニット基板３５では、入力された印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３が、カスケード接続された４０段のドライバＩＣチップ１００−１〜１００−４０に転送されるのに、クロック信号ＣＬＫの１９２０個分の時間、即ち、４８μｓ（＝２５ｎｓ×１９２０）の時間を要することが分かる。   In the LED unit substrate 35 of the comparative example 1, the input print data signals DATA0 to DATA3 are transferred to the cascade-connected 40-stage driver IC chips 100-1 to 100-40, but the clock signal CLK 1920 It can be seen that the time required is 48 μs (= 25 ns × 1920).

図１１は、比較例２におけるＬＥＤユニット基板の概略の構成を示す図であり、実施例１のＬＥＤユニット基板の概略を示す図１と共通の要素には共通の符号を付している。   FIG. 11 is a diagram illustrating a schematic configuration of the LED unit substrate in Comparative Example 2. Elements common to those in FIG. 1 illustrating the overview of the LED unit substrate of Example 1 are denoted by common reference numerals.

比較例２は、印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３の転送時間を比較例１の４分の１に短縮したＬＥＤユニット基板の構成である。   The comparative example 2 has a configuration of an LED unit board in which the transfer time of the print data signals DATA0 to DATA3 is shortened to ¼ that of the comparative example 1.

比較例２のＬＥＤユニット基板３５Ｂでは、プリント配線基板１３ｂ２上に一列に搭載された４０個のＬＥＤアレイチップ２００（＝２０１〜２４０）と、それを駆動する４０個のドライバＩＣチップ１００（＝１００−１〜１００−４０）とが、各１０個ずつの４個のブロック（Ａブロック：ドライバＩＣチップ１００−１〜１００−１０、Ｂブロック：ドライバＩＣチップ１００−１１〜１００−２０、Ｃブロック：ドライバＩＣチップ１００−２１〜１００−３０、Ｄブロック：ドライバＩＣチップ１００−３１〜１００−４０）に分割されている。そして、コネクタ１３ｇの印刷データ信号（ＤＡＴＡ０＿Ａ・・・ＤＡＴＡ３＿Ｄ）は、プリント基板１３ｂ２上の配線により、各ブロックの最終段のドライバＩＣチップ（１００−４０，１００−３０，１００−２０，１００−１０）に、印刷データ信号ＤＡＴＡ０＿Ａ〜ＤＡＴＡ３＿Ａ、印刷データ信号ＤＡＴＡ０＿Ｂ〜ＤＡＴＡ３＿Ｂ、印刷データ信号ＤＡＴＡ０＿Ｃ〜ＤＡＴＡ３＿Ｃ、印刷データ信号ＤＡＴＡ０＿Ｄ〜ＤＡＴＡ３＿Ｄがそれぞれ入力されている。コネクタ１３ｇのクロック信号ＣＬＫは、比較例１と同様に、プリント基板１３ｂ２上の配線により、各ドライバＩＣチップ１００−１〜１００−４０のそれぞれに接続され、分配されている。   In the LED unit substrate 35B of Comparative Example 2, 40 LED array chips 200 (= 201 to 240) mounted in a line on the printed wiring board 13b2 and 40 driver IC chips 100 (= 100) for driving the LED array chips 200 are disposed. -1 to 100-40) are four blocks of 10 blocks each (A block: driver IC chips 100-1 to 100-10, B block: driver IC chips 100-11 to 100-20, C block) : Driver IC chips 100-21 to 100-30, D block: Driver IC chips 100-31 to 100-40). The print data signal (DATA0_A... DATA3_D) of the connector 13g is sent to the driver IC chip (100-40, 100-30, 100-20, 100-10) at the final stage of each block by wiring on the printed circuit board 13b2. ) Are input with print data signals DATA0_A to DATA3_A, print data signals DATA0_B to DATA3_B, print data signals DATA0_C to DATA3_C, and print data signals DATA0_D to DATA3_D, respectively. Similarly to the first comparative example, the clock signal CLK of the connector 13g is connected and distributed to each of the driver IC chips 100-1 to 100-40 by wiring on the printed board 13b2.

図１２は、図１１のＬＥＤユニット基板における比較例２のデータ信号とクロック信号との関係を示すタイミングチャートである。横軸は時間であり、クロック信号ＣＬＫの周波数は、例えば、４０ＭＨｚであり、１クロック当たりの時間は２５ｎｓである。
比較例２のＬＥＤユニット基板３５Ｂでは、入力された印刷データ信号ＤＡＴＡ０＿Ａ〜ＤＡＴＡ３＿Ａ、印刷データ信号ＤＡＴＡ０＿Ｂ〜ＤＡＴＡ３＿Ｂ、印刷データ信号ＤＡＴＡ０＿Ｃ〜ＤＡＴＡ３＿Ｃ、印刷データ信号ＤＡＴＡ０＿Ｄ〜ＤＡＴＡ３＿Ｄが、４個のブロックＡ〜Ｄのカスケード接続された１０段のドライバＩＣチップ１００−１〜１００−４０に転送されるのに、クロック信号ＣＬＫの４８０個分の時間、即ち、１２μｓ（＝２５ｎｓ×４８０）であることが分かる。比較例２では、印刷データ信号ＤＡＴＡの転送時間が比較例１の４分の１に短縮されていることが分かる。 FIG. 12 is a timing chart showing the relationship between the data signal and clock signal of Comparative Example 2 in the LED unit substrate of FIG. The horizontal axis represents time, the frequency of the clock signal CLK is, for example, 40 MHz, and the time per clock is 25 ns.
In the LED unit substrate 35B of Comparative Example 2, the input print data signals DATA0_A to DATA3_A, print data signals DATA0_B to DATA3_B, print data signals DATA0_C to DATA3_C, and print data signals DATA0_D to DATA3_D are included in four blocks A to D. It can be seen that it takes 480 clock signals CLK, that is, 12 μs (= 25 ns × 480) to be transferred to the cascaded 10-stage driver IC chips 100-1 to 100-40. In Comparative Example 2, it can be seen that the transfer time of the print data signal DATA is shortened to ¼ that of Comparative Example 1.

しかし、図９〜図１２を参照すると、比較例２は、比較例１に較べ、データ信号線の数が多くなるため、図４に示したＬＥＤユニット基板の奥行きの寸法Ｌが大きくなるという課題がある。   However, referring to FIGS. 9 to 12, since the number of data signal lines is larger in Comparative Example 2 than in Comparative Example 1, the depth dimension L of the LED unit substrate shown in FIG. 4 is increased. There is.

このような比較例１及び２の課題を解決するために、実施例１では、次のようなＬＥＤユニット基板及びデータ信号及びクロック信号のタイミングを採用している。   In order to solve the problems of Comparative Examples 1 and 2, in Example 1, the following LED unit substrate and the timing of the data signal and the clock signal are employed.

（実施例１の動作）
図１において、コネクタ１３ｇの印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３は、プリント配線基板１３ｂ上の配線により、４個のブロックＡ〜Ｄの各最終段のドライバＩＣチップ１００−４０，１００−３０，１００−２０，１００−１０に、それぞれ入力される。コネクタ１３ｇのクロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬＫ＿Ｃ，ＣＬＫ＿Ｄは、プリント配線基板１３ｂ上の配線により、ブロック毎にそれぞれ入力される。 (Operation of Example 1)
In FIG. 1, the print data signals DATA0 to DATA3 of the connector 13g are driver IC chips 100-40, 100-30, and 100-20 at the final stage of the four blocks A to D by wiring on the printed wiring board 13b. , 100-10, respectively. The clock signals CLK_A, CLK_B, CLK_C, and CLK_D of the connector 13g are input for each block by wiring on the printed wiring board 13b.

図１３は、図１のＬＥＤユニット基板における本実施例１のデータ信号とクロック信号との関係を示すタイミングチャートである。横軸は時間であり、クロック信号ＣＬＫの周波数は、例えば、４０ＭＨｚであり、１クロック当たりの時間は２５ｎｓである。   FIG. 13 is a timing chart showing the relationship between the data signal and the clock signal of the first embodiment in the LED unit substrate of FIG. The horizontal axis represents time, the frequency of the clock signal CLK is, for example, 40 MHz, and the time per clock is 25 ns.

本実施例１のＬＥＤユニット基板３５Ａでは、入力された印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３が、４個のブロックＡ〜Ｄのカスケード接続された１０段のドライバＩＣチップ１００に転送されるのに、クロック信号ＣＬＫの４８０個分の時間、即ち、１２μｓ（２５ｎｓ×４８０）であることが分かる。本実施例１のＬＥＤユニット基板３５Ａでは、比較例２と同様に、印刷データ信号ＤＡＴＡの転送時間が比較例１の４分の１に短縮されていることが分かる。   In the LED unit substrate 35A according to the first embodiment, the input print data signals DATA0 to DATA3 are transferred to the cascaded 10-stage driver IC chip 100 of the four blocks A to D. It can be seen that the time is 480 CLKs, that is, 12 μs (25 ns × 480). In the LED unit substrate 35A of the first embodiment, it can be seen that the transfer time of the print data signal DATA is shortened to one-fourth that of the first comparative example as in the second comparative example.

コネクタ１３ｇから入力される印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３、差動クロック信号ＣＬＫ−Ｐ及びＣＬＫ−Ｎによる動作論理をクロック信号ＣＬＫとして示している。
先ず、各カスケード接続の初段の印刷データＤＡＴＡを入力する。図１の構成の場合、ＡブロックはドライバＩＣチップ１００−１の１〜４ドット目、ＢブロックはドライバＩＣチップ１００−１１の１〜４ドット目（即ち、累積番号としては１９２１〜１９２４ドット目）、ＣブロックはドライバＩＣ１００−２１の１〜４ドット目（即ち、累積番号としては３８４１〜３８４４ドット目）、ＤブロックはドライバＩＣ１００−３１の１〜４ドット目（即ち、累積番号としては５７６１〜５７６４ドット目）が最終段のドットとなり、これらを入力する。 The operation logic based on the print data signals DATA0 to DATA3 and the differential clock signals CLK-P and CLK-N input from the connector 13g is shown as a clock signal CLK.
First, the first stage print data DATA of each cascade connection is input. In the case of the configuration of FIG. 1, the A block is the 1st to 4th dots of the driver IC chip 100-1, and the B block is the 1st to 4th dots of the driver IC chip 100-11 (that is, the cumulative numbers are 1921 to 1924th dots). ), The C block is the first to fourth dots of the driver IC 100-21 (ie, the cumulative number is 3841 to 3844 dots), and the D block is the first to fourth dots of the driver IC 100-31 (ie, the cumulative number is 5761). ˜5764th dot) is the last dot, and these are input.

Ａブロックへ印刷データを入力するために、クロック信号ＣＬＫ＿Ａの立下りエッジのタイミングで、印刷データＤＡＴＡ０〜ＤＡＴＡ３を入力する。次に、Ｂブロックへ印刷データを入力するために、クロック信号ＣＬＫ＿Ｂの立下りエッジのタイミングで印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ０３を入力する。次に、Ｃブロックへ印刷データを入力するために、クロック信号ＣＬＫ＿Ｃの立下りエッジのタイミングで印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ０３を入力する。更に、Ｄブロックへ印刷データを入力させるために、クロック信号ＣＬＫ＿Ｄの立下りエッジのタイミングで印刷データ信号ＤＡＴＡ０〜３を入力する。以降、同様に順次印刷データを入力し転送させる。   In order to input the print data to the A block, the print data DATA0 to DATA3 are input at the timing of the falling edge of the clock signal CLK_A. Next, in order to input print data to the B block, print data signals DATA0 to DATA03 are input at the falling edge timing of the clock signal CLK_B. Next, in order to input the print data to the C block, the print data signals DATA0 to DATA03 are input at the timing of the falling edge of the clock signal CLK_C. Further, in order to input print data to the D block, the print data signals DATA0 to DATA3 are input at the timing of the falling edge of the clock signal CLK_D. Thereafter, the print data is sequentially input and transferred in the same manner.

このとき、クロック信号ＣＬＫと印刷データ信号ＤＡＴＡとのタイミングにおいて、セットアップ時間とホールド時間がドライバＩＣチップ１００の仕様を満たしていれば、ＤＡＴＡ信号の中央にクロック信号の立ち下がりエッジが必ずしもある必要はない。又、図１３では、ブロックＡ→Ｂ→Ｃ→Ｄの順番で印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３を入力しているが、この限りではなく、クロック信号ＣＬＫと印刷データ信号ＤＡＴＡとの関係が成立していれば、Ｄ→Ｃ→Ｂ→Ａの順番に入力してもよい。   At this time, if the setup time and hold time satisfy the specifications of the driver IC chip 100 at the timing of the clock signal CLK and the print data signal DATA, the falling edge of the clock signal is not necessarily required at the center of the DATA signal. Absent. In FIG. 13, the print data signals DATA0 to DATA3 are input in the order of blocks A → B → C → D. However, the present invention is not limited to this, and the relationship between the clock signal CLK and the print data signal DATA is established. If so, the order may be input in the order of D → C → B → A.

（実施例１の効果）
本発明の実施例１では、印刷データ信号線を共通化し、クロック信号ＣＬＫをブロック毎にタイミングをずらして入力する回路構成にし、印刷データＤＡＴＡをブロック毎に分割して入力するようにしているので、比較例２に較べて印刷データ信号ＤＡＴＡの信号線の配線本数を１６本から４本に減らすことができる。これにより、コネクタ１３ｇのピン数の増加を抑えることができ、基板１３ｂ内に形成する信号線の配線本数を削減できるので、ＬＥＤユニット基板の奥行き方向の寸法Ｌを小型化することができる。更に、印刷データ信号ＤＡＴＡの転送に要する時間は、カスケード接続の段数を１０段に減らし印刷データ信号ＤＡＴＡの転送に要するクロック信号数を減らした比較例２の転送時間と同じになるので、発光ダイオードの高速点灯が可能である。 (Effect of Example 1)
In the first embodiment of the present invention, the print data signal lines are shared, the circuit configuration is such that the clock signal CLK is input with the timing shifted for each block, and the print data DATA is divided and input for each block. Compared to Comparative Example 2, the number of signal lines of the print data signal DATA can be reduced from 16 to 4. Accordingly, an increase in the number of pins of the connector 13g can be suppressed, and the number of signal lines formed in the substrate 13b can be reduced. Therefore, the dimension L in the depth direction of the LED unit substrate can be reduced. Further, the time required for transferring the print data signal DATA is the same as the transfer time of the comparative example 2 in which the number of stages of cascade connection is reduced to 10 and the number of clock signals required for transferring the print data signal DATA is reduced. High-speed lighting is possible.

（実施例２の構成）
本実施例２の画像形成装置の構成は、実施例１の画像形成装置の構成を示す図２と同じであり、本実施例２の露光装置としてのＬＥＤプリントヘッドの構成は、実施例１の露光装置としてのＬＥＤプリントヘッドの構成を示す図３と同様である。 (Configuration of Example 2)
The configuration of the image forming apparatus of the second embodiment is the same as that of FIG. 2 showing the configuration of the image forming apparatus of the first embodiment. The configuration of the LED print head as the exposure apparatus of the second embodiment is the same as that of the first embodiment. It is the same as that of FIG. 3 which shows the structure of the LED print head as an exposure apparatus.

図１４は、本発明の実施例２におけるＬＥＤユニット基板の概略の構成を示す平面図であり、実施例１のＬＥＤ駆動ユニット基板の概略の構成を示す図１と共通の要素には共通の符号が付されている。   FIG. 14 is a plan view showing a schematic configuration of the LED unit board according to the second embodiment of the present invention. Elements common to FIG. 1 showing the schematic configuration of the LED driving unit board according to the first embodiment are denoted by common reference numerals. Is attached.

本実施例２のＬＥＤユニット基板３５Ｃは、プリント配線基板１３ｂ３と、プリント配線基板１３ｂ３上の実装領域に一列に搭載された４０個の発光ダイオードアレイ２００（＝２０１〜２４０）と、これらを駆動する４０個のドライバＩＣ１００（＝１００−１〜１００−４０）で構成されている。そして、実施例１と同様に、１０段ずつのカスケード接続された４個のブロックＡ〜Ｄに分割されている。更に、ＬＥＤアレイチップ２００とドライバＩＣチップ１００との間及びプリント配線基板１３ｂ３とドライバＩＣチップ１００との間は、図示しないボンディングワイヤで接続されている。   The LED unit board 35C of the second embodiment drives the printed wiring board 13b3, 40 light emitting diode arrays 200 (= 201 to 240) mounted in a line in the mounting area on the printed wiring board 13b3, and these. It consists of 40 driver ICs 100 (= 100-1 to 100-40). As in the first embodiment, the block is divided into four blocks A to D cascaded by 10 stages. Further, the LED array chip 200 and the driver IC chip 100 and the printed wiring board 13b3 and the driver IC chip 100 are connected by bonding wires (not shown).

コネクタ１３ｇから入力された印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３は、カスケード接続された各ブロックの最終段のドライバＩＣチップ１００−４０，１００−３０，１００−２０，１００−１０に入力される共通配線となっている。コネクタ１３ｇから入力されるクロック信号ＣＬＫ＿ＡＢ及びＣＬＬＫ＿ＣＤは、クロック信号ＣＬＫ＿ＡＢがブロックＡ及びブロックＢに共通に入力され、クロック信号ＣＬＬＫ＿ＣＤがブロックＣ及びブロックＤに共通に入力される配線となっている。   The print data signals DATA0 to DATA3 input from the connector 13g are common wirings input to the driver IC chips 100-40, 100-30, 100-20, and 100-10 in the final stage of each cascaded block. ing. The clock signals CLK_AB and CLLK_CD input from the connector 13g are wirings in which the clock signal CLK_AB is input to the block A and the block B in common and the clock signal CLLK_CD is input to the block C and the block D in common.

ドライバＩＣチップ１００の各選択端子は、図１４に示されたように、ブロックＢとブロックＤにおける奇数番号に対応するドライバＩＣチップ１００（例えば、１００−１１，１００−３９等）については、グランドに接続され、偶数番号に対応するドライバＩＣチップ１００（例えば、１００−２０，１００−４０等）においては開放とされる。又、ブロックＡとブロックＣにおける偶数番号に対応するドライバＩＣ１００（例えば、１００−２，１００−２２等）については、グランドに接続され、奇数番号に対応するドライバＩＣ１００（例えば、１００−１，１００−２１等）においては開放とされる。又、差動クロック信号ＣＬＫ−Ｐ及びＣＬＫ−Ｎ、ロード信号ＬＯＡＤについては、ＳＥＬ端子により設定された動作論理(正論理/負論理)に合わせて接続される。   As shown in FIG. 14, each selection terminal of the driver IC chip 100 is connected to the ground for the driver IC chip 100 (for example, 100-11, 100-39, etc.) corresponding to the odd numbers in the block B and the block D. Are opened in the driver IC chip 100 (for example, 100-20, 100-40, etc.) corresponding to the even number. In addition, driver ICs 100 (eg, 100-2, 100-22, etc.) corresponding to even numbers in block A and block C are connected to the ground, and driver ICs 100 (eg, 100-1, 100) corresponding to odd numbers are connected. -21 etc.) is open. The differential clock signals CLK-P and CLK-N and the load signal LOAD are connected in accordance with the operation logic (positive logic / negative logic) set by the SEL terminal.

図１５は、図１４中のブロック境界でのＳＥＬ端子及びＬＯＡＤ端子の接続の例を示す模式図である。   FIG. 15 is a schematic diagram showing an example of connection of the SEL terminal and the LOAD terminal at the block boundary in FIG.

カスケード接続されたドライバＩＣチップ１００の初段又は最終段から数えて奇数番目、例えば、ドライバＩＣチップ１００−１１のＳＥＬ端子を固定電位端子として、例えば、グランドに接続すると共に偶数番目の例えば、ドライバＩＣチップ１１２のＳＥＬ端子を開放にし、ドライバＩＣチップ１００−１１とドライバＩＣチップ１００−１２とで第１の組を構成している。又、カスケード接続されたドライバＩＣチップ１００の初段又は最終段から数えて偶数番目、例えば、ドライバＩＣチップ１００−１０のＳＥＬ端子をグランドに接続すると共に奇数番目の例えば、ドライバＩＣチップ１０９のＳＥＬ端子を開放にし、ドライバＩＣチップ１００−１０とドライバＩＣチップ１００−９とで第２の組を構成している。更に、ドライバＩＣチップ１００−１１，１００−１２からなる第１の組と、ドライバＩＣチップ１００−１０，１００−９からなる第２の組と、から１ペアが構成される。このようにして、４０個のドライバＩＣチップ１００−１〜１００−４０を、ＳＥＬ端子の設定によって、各４個のドライバＩＣチップ１００からなる１０ペアに分ける。   For example, the driver IC chip 100-11 connected to the ground is connected to the ground as an odd number, for example, the SEL terminal of the driver IC chip 100-11 as a fixed potential terminal. The SEL terminal of the chip 112 is opened, and the driver IC chip 100-11 and the driver IC chip 100-12 constitute a first set. Further, the SEL terminals of the driver IC chips 100 connected in cascade are connected to the ground at the even number, for example, the SEL terminals of the driver IC chip 100-10, for example, from the first stage or the last stage of the cascaded driver IC chips 100. The driver IC chip 100-10 and the driver IC chip 100-9 constitute a second set. Furthermore, one pair is configured from a first set of driver IC chips 100-11 and 100-12 and a second set of driver IC chips 100-10 and 100-9. In this way, the 40 driver IC chips 100-1 to 100-40 are divided into 10 pairs each consisting of 4 driver IC chips 100 according to the setting of the SEL terminal.

図１５において、同一のブロック内のドライバＩＣチップ１００では、隣り合う同士のＬＯＡＤ０−Ｎ端子とＬＯＡＤＩ端子が接続されるが、異なるブロックの境界でロード信号ＬＯＡＤ０−Ｎとロード信号ＬＯＡＤＩの動作論理が合わなくなってしまう。そのため、ＡブロックとＢブロックとの境界では、Ａブロックの最終段のドライバＩＣチップ１００−１０のＬＯＡＤＩ端子とＢブロックの初段のドライバＩＣチップ１００−１１のＬＯＡＤ０−Ｎ端子は接続せず、Ａブロックの最終段のドライバＩＣチップ１００−１０のＬＯＡＤＩ端子とＢブロックの初段のドライバＩＣチップ１００−１１のＬＯＡＤＩ端子を接続している。   In FIG. 15, in the driver IC chip 100 in the same block, adjacent LOAD0-N terminals and LOADI terminals are connected, but the operation logic of the load signal LOAD0-N and the load signal LOADI is different at the boundary of different blocks. It will not fit. Therefore, at the boundary between the A block and the B block, the LOADI terminal of the last driver IC chip 100-10 of the A block and the LOAD0-N terminal of the first driver IC chip 100-11 of the B block are not connected. The LOADI terminal of the driver IC chip 100-10 at the final stage of the block is connected to the LOADI terminal of the driver IC chip 100-11 at the first stage of the B block.

（実施例２の動作）
図１４において、コネクタ１３ｇの印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３は、実施例１と同様に、プリント配線基板１３ｂ３上の配線により、４個のブロックＡ〜Ｄの各最終段のドライバＩＣチップ１００−４０，１００−３０，１００−２０，１００−１０に、それぞれ入力される。コネクタ１３ｇのクロック信号ＣＬＫ＿ＡＢは、プリント配線基板１３ｂ３上の配線により、Ａブロック及びＢブロックの各ドライバＩＣチップ１００−１〜１００−２０のそれぞれに入力される。更に、コネクタ１３ｇのクロック信号ＣＬＫ＿ＣＤは、プリント配線基板１３ｂ３上の配線により、Ｃブロック及びＤブロックの各ドライバＩＣ１００−２１〜１００−４０のそれぞれに入力される。 (Operation of Example 2)
In FIG. 14, the print data signals DATA0 to DATA3 of the connector 13g are sent to the driver IC chips 100-40, 40-4 at the final stage of the four blocks A to D by wiring on the printed wiring board 13b3, as in the first embodiment. 100-30, 100-20, and 100-10, respectively. The clock signal CLK_AB of the connector 13g is input to each of the driver IC chips 100-1 to 100-20 of the A block and the B block by wiring on the printed wiring board 13b3. Further, the clock signal CLK_CD of the connector 13g is input to each of the driver ICs 100-21 to 100-40 of the C block and the D block by wiring on the printed wiring board 13b3.

図１６は、図１４のＬＥＤユニット基板における本実施例２のデータ信号とクロック信号との関係を示すタイミングチャートである。横軸は時間であり、クロック信号ＣＬＫの周波数は、例えば、４０ＭＨｚであり、１クロック当たりの時間は２５ｎｓである。   FIG. 16 is a timing chart showing the relationship between the data signal and the clock signal of the second embodiment on the LED unit substrate of FIG. The horizontal axis represents time, the frequency of the clock signal CLK is, for example, 40 MHz, and the time per clock is 25 ns.

本実施例２のＬＥＤユニット基板１３Ｃでは、入力された印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３が、４個のブロックＡ〜Ｄのカスケード接続された１０段のドライバＩＣチップ１００に転送される時間は、実施例１と同様に、クロック信号ＣＬＫの４８０個分の時間、即ち、１２μｓ（＝２５ｎｓ×４８０）であることが分かる。   In the LED unit substrate 13C according to the second embodiment, the time required for the input print data signals DATA0 to DATA3 to be transferred to the cascaded 10-stage driver IC chip 100 of the four blocks A to D is as described in the embodiment. Similarly to 1, it is understood that the time is 480 clock signals CLK, that is, 12 μs (= 25 ns × 480).

コネクタ１３ｇから入力される印刷データ信号ＤＡＴＡ０〜ＤＡＴＡ３、差動クロック信号ＣＬＫ−Ｐ及びＣＬＫ−Ｎによる動作論理が図１６に示されている。   The operation logic based on the print data signals DATA0 to DATA3 and the differential clock signals CLK-P and CLK-N input from the connector 13g is shown in FIG.

先ず、各カスケード接続の最終段の印刷データ信号を入力する。図１４の構成の場合、ＡブロックはドライバＩＣチップ１００−１の１〜４ドット目、ＢブロックはドライバＩＣチップ１００−１１の１〜４ドット目（即ち、累積番号としては１９２１〜１９２４ドット目)、ＣブロックはドライバＩＣチップ１００−２１の１〜４ドット目（即ち、累積番号としては３８４１〜３８４４ドット目）、ＤブロックはドライバＩＣチップ１００−３１の１〜４ドット目（即ち、累積番号としては５７６１〜５７６４ドット目）が最終段のドットとなり、Ａブロック、Ｃブロック、Ｂブロック、Ｄブロックの順に各印刷データ信号ＤＡＴＡが入力される。以降、同様な順番で順次印刷データ信号を入力し転送する。   First, the final print data signal of each cascade connection is input. In the configuration of FIG. 14, the A block is the 1st to 4th dot of the driver IC chip 100-1, and the B block is the 1st to 4th dot of the driver IC chip 100-11 (that is, the cumulative number is 1921 to 1924th dot). ), The C block is the first to fourth dots of the driver IC chip 100-21 (ie, the cumulative number is 3841 to 3844 dots), and the D block is the first to fourth dots of the driver IC chip 100-31 (ie, the cumulative number). As the number, 5761 to 5762 dots) are the last dots, and the print data signals DATA are input in the order of A block, C block, B block, and D block. Thereafter, print data signals are sequentially input and transferred in the same order.

実施例１では、クロック信号の立ち下がりエッジのタイミングで印刷データ信号ＤＡＴＡを入力していた。しかし、図１６の場合では、例えば、クロック信号線が共通なブロックＡ及びＢにおける選択端子ＳＥＬの接続は、ブロックＡの偶数番号のドライバＩＣチップ１００（例えば、１００−２等）はグランドに接続しているのに対し、ブロックＢの偶数番号のドライバＩＣチップ１００（例えば、１００−２０等）は開放としている。これにより、カスケード接続の最終段のドライバＩＣチップ１００−２０は正論理、ドライバＩＣチップ１００−１０は負論理が設定され、以降は順次反転しているので、クロック信号ＣＬＫの立ち上がりエッジのタイミングで入力する印刷データ信号ＤＡＴＡとクロック信号ＣＬＫの立ち下がりエッジのタイミングで入力する印刷データ信号ＤＡＴＡを組み合わせた入力が可能になる。   In the first embodiment, the print data signal DATA is input at the timing of the falling edge of the clock signal. However, in the case of FIG. 16, for example, the connection of the selection terminal SEL in the blocks A and B having the same clock signal line is connected to the even-numbered driver IC chip 100 (for example, 100-2) of the block A to the ground. On the other hand, even-numbered driver IC chips 100 (for example, 100-20) of the block B are opened. As a result, positive logic is set for the driver IC chip 100-20 at the final stage of the cascade connection, and negative logic is set for the driver IC chip 100-10, and the subsequent inversion is sequentially performed, so at the timing of the rising edge of the clock signal CLK. The combination of the input print data signal DATA and the print data signal DATA input at the timing of the falling edge of the clock signal CLK becomes possible.

印刷データ信号の入力については、クロック信号ＣＬＫ＿ＡＢの立ち上がりタイミングでＡブロックの印刷データ信号ＤＡＴＡを入力し、クロック信号ＣＬＫ＿ＡＢの立下りタイミングでＢブロックの印刷データ信号ＤＡＴＡを入力する。又、同様にＣブロックとＤブロックについては、クロック信号ＣＬＫ＿ＣＤの立ち上がりタイミングでＣブロックの印刷データ信号ＤＡＴＡを入力し、クロック信号ＣＬＫ＿ＣＤの立下りタイミングでＤブロックの印刷データ信号ＤＡＴＡを入力する。このとき、クロック信号ＣＬＫ_ＡＢとクロック信号ＣＬＫ_ＣＤのタイミングをずらすことにより印刷データ信号線を共通化することができる。   As for the input of the print data signal, the A block print data signal DATA is input at the rising timing of the clock signal CLK_AB, and the B block print data signal DATA is input at the falling timing of the clock signal CLK_AB. Similarly, for the C block and the D block, the print data signal DATA of the C block is input at the rising timing of the clock signal CLK_CD, and the print data signal DATA of the D block is input at the falling timing of the clock signal CLK_CD. At this time, the print data signal lines can be shared by shifting the timings of the clock signal CLK_AB and the clock signal CLK_CD.

図１６の場合では、クロック信号ＣＬＫ_ＡＢの立ち上がりと立ち下りの間に、クロック信号ＣＬＫ_ＣＤの立ち上がりタイミングとしているが、クロック信号ＣＬＫ_ＡＢの立ち下がりと立ち上がりの間に、クロック信号ＣＬＫ_ＣＤが立ち上がるタイミングも可能である。又、ＳＥＬ端子での論理設定により、ＣＬＫ_ＡＢの立ち上がりでＢブロックの印刷データ信号ＤＡＴＡを入力し、立ち下りでＡブロックの印刷データ信号ＤＡＴＡを入力することも可能である。更に、クロック信号ＣＬＫと印刷データ信号ＤＡＴＡのタイミングにおいて、セットアップ時間とホールド時間がドライバＩＣチップの仕様を満たしていれば、印刷データ信号ＤＡＴＡの中央にクロックの立ち下がりエッジが必ずしもある必要はない。   In the case of FIG. 16, the rising timing of the clock signal CLK_CD is set between the rising and falling edges of the clock signal CLK_AB. However, the rising timing of the clock signal CLK_CD is also possible between the falling and rising edges of the clock signal CLK_AB. . It is also possible to input the B block print data signal DATA at the rising edge of CLK_AB and input the A block print data signal DATA at the falling edge by logical setting at the SEL terminal. Furthermore, if the setup time and hold time satisfy the specifications of the driver IC chip at the timing of the clock signal CLK and the print data signal DATA, it is not always necessary to have a clock falling edge at the center of the print data signal DATA.

図１３と図１６を対比すると、本実施例２のクロック信号ＣＬＫ＿ＡＢ及びクロック信号ＣＬＫ＿ＣＤは、実施例１のクロック信号ＣＬＫ＿Ｃ及びクロック信号ＣＬＫ＿Ｄと同じタイミングの信号である。   13 and FIG. 16 are compared, the clock signal CLK_AB and the clock signal CLK_CD of the second embodiment are signals having the same timing as the clock signal CLK_C and the clock signal CLK_D of the first embodiment.

図１７は、比較例１、２のＬＥＤユニット基板と本実施例１、２のＬＥＤユニット基板との比較を示す図である。   FIG. 17 is a diagram showing a comparison between the LED unit substrates of Comparative Examples 1 and 2 and the LED unit substrates of Examples 1 and 2.

図１７において、比較例１、２及び本実施例１、２のＬＥＤユニット基板にける信号線の合計本数と、データ転送時間とが示されている。本実施例１では、比較例２において合計２０本必要であった信号線を１４本に削減することができ、データ転送時間は、比較例１の４分の１の１２μｓである。本実施例２では、信号線の必要本数を１０本まで削減することができ、データ転送時間は、比較例１の４分の１の１２μｓ（＝２５ｎｓ×４８０）である。   In FIG. 17, the total number of signal lines and the data transfer time in the LED unit substrates of Comparative Examples 1 and 2 and Examples 1 and 2 are shown. In the first embodiment, the total of 20 signal lines required in the second comparative example can be reduced to 14, and the data transfer time is ¼ of 12 μs of the first comparative example. In the second embodiment, the required number of signal lines can be reduced to ten, and the data transfer time is a quarter of 12 μs (= 25 ns × 480) of the first comparative example.

（実施例２の効果）
本発明の実施例２によれば、実施例１の効果に加え、ブロックＡ及びＢにはクロック信号ＣＬＫ＿ＡＢを入力し、ブロックＣ及びＤにはクロック信号ＣＬＫ＿ＣＤを入力し、このクロック信号ＣＬＫ＿ＡＢ及びＣＬＫ＿ＣＤの立ち上がりエッジと立ち下がりエッジの両方のタイミングで印刷データ信号ＤＡＴＡを各ドライバＩＣチップ１００（＝１００−１〜１００−４０）に転送するようにしている。これにより、クロック信号ＣＬＫの信号線の配線数を実施例１の８本から４本に減らすることができる。これにより、コネクタ１３ｇのピン数の増加を実施例１以上に抑えることができ、基板１３ｂ３内に形成する信号線の配線本数を削減できるので、ＬＥＤユニット基板の奥行き方向の寸法Ｌを小型化することができる。又、クロック信号数については、カスケード接続の段数を減らしクロック信号数を減らした比較例２と構成と同じなので、実施例１と同様に高速点灯が可能である。 (Effect of Example 2)
According to the second embodiment of the present invention, in addition to the effects of the first embodiment, the clock signal CLK_AB is input to the blocks A and B, the clock signal CLK_CD is input to the blocks C and D, and the clock signals CLK_AB and CLK_CD are input. The print data signal DATA is transferred to each driver IC chip 100 (= 100-1 to 100-40) at the timing of both the rising edge and the falling edge. As a result, the number of signal lines of the clock signal CLK can be reduced from eight in the first embodiment to four. As a result, the increase in the number of pins of the connector 13g can be suppressed to that of the first embodiment or more, and the number of signal lines formed in the board 13b3 can be reduced, so that the dimension L in the depth direction of the LED unit board is reduced. be able to. Further, the number of clock signals is the same as that of Comparative Example 2 in which the number of stages of cascade connection is reduced and the number of clock signals is reduced, so that high-speed lighting is possible as in Example 1.

（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形例が可能である。この利用形態や変形例として、例えば、次の（ａ）〜（ｇ）のようなものがある。 (Modification)
The present invention is not limited to the first and second embodiments, and various utilization forms and modifications are possible. For example, there are the following forms (a) to (g) as usage forms and modifications.

（ａ） 実施例１、２では、発光素子はＬＥＤとして説明したが、発光素子は、ＬＥＤに限定されない。発光素子として、例えば、半導体レーザやランプ等であっても良い。   (A) In Examples 1 and 2, the light emitting element is described as an LED, but the light emitting element is not limited to an LED. For example, a semiconductor laser or a lamp may be used as the light emitting element.

（ｂ） 実施例１、２では、基板１３ｂの材質や層数については特に言及しなかったが、基板の材質として、ガラスエポキシ、セラミック、ベイクライト等を用いることができ、基板の層数については、２層、４層、６層等の多層基板にも適用することができる。   (B) In Examples 1 and 2, the material and the number of layers of the substrate 13b were not particularly mentioned, but glass epoxy, ceramic, bakelite, etc. can be used as the material of the substrate. Can also be applied to multilayer substrates such as two layers, four layers, and six layers.

（ｃ） 実施例１、２では、カスケード接続された４０個のドライバＩＣ１０１〜１４０を１０個ずつのドライバＩＣ１００から構成された例を説明したが、ブロックを構成するドライバＩＣ１００の数は、１０個に限定されず、任意の個数とすることができる。又、各ブロックを構成するドライバＩＣ１００の個数も同数でなくても良い。各ブロックを構成するドライバＩＣ１００の個数が異なる場合には、ブロックを構成する最も多いドライバＩＣ１００の個数に合わせたデータ信号とし、ドライバＩＣ１００の個数の少ないブロックに対しては、ダミーデータを付加すれば良い。   (C) In the first and second embodiments, an example in which the 40 driver ICs 101 to 140 connected in cascade are configured by 10 driver ICs 100 is described. It is not limited to, but can be any number. Further, the number of driver ICs 100 constituting each block may not be the same. If the number of driver ICs 100 constituting each block is different, the data signal should be matched to the number of driver ICs 100 that constitute the block, and dummy data may be added to the block having a small number of driver ICs 100. good.

（ｄ） 実施例２では、１ペアは４個のドライバＩＣ１００から構成されるとして説明したが、ドライバＩＣ１００の総数は４の倍数に限定されない。ドライバＩＣ１００の総数が４の倍数でない場合は、端数になるペアに対しては、ダミーデータを付加すれば良い。   (D) In the second embodiment, one pair is described as including four driver ICs 100. However, the total number of driver ICs 100 is not limited to a multiple of four. If the total number of driver ICs 100 is not a multiple of 4, dummy data may be added to a pair that is a fraction.

（ｅ） 実施例１では、データ信号数、クロック信号数、及びブロック数は、すべて４として説明したが、これらの数は４に限定されない。２，６，８・・等の任意の偶数とすることができる。   (E) In the first embodiment, the number of data signals, the number of clock signals, and the number of blocks are all described as four. However, these numbers are not limited to four. Any even number such as 2, 6, 8,.

（ｆ） 実施例１、２では、クロック信号ＣＬＫのジッタについては言及しなかったが、意図的に一定量のジッタを重畳したクロック信号を用いても良い。意図的に一定量のジッタをもったクロック信号を用いることで、画像形成装置からの不要輻射を低減することができる。   (F) In the first and second embodiments, the jitter of the clock signal CLK is not mentioned, but a clock signal on which a certain amount of jitter is intentionally superimposed may be used. By using a clock signal intentionally having a certain amount of jitter, unnecessary radiation from the image forming apparatus can be reduced.

（ｇ） 実施例１、２では、データ信号は印刷データ信号として説明したが、データ信号は印刷データ信号に限定されない。本発明の発光素子ユニット基板は、印刷データ信号以外のデータ信号によって駆動される発光素子ユニット基板についても適用することができる。   (G) In the first and second embodiments, the data signal is described as the print data signal, but the data signal is not limited to the print data signal. The light emitting element unit substrate of the present invention can also be applied to a light emitting element unit substrate driven by a data signal other than a print data signal.

１ 画像形成装置
１０−１，１０−２，１０−３，１０−４ プロセスユニット
１１ 感光体ドラム
１２ 帯電ローラ
１３，１３Ａ，１３Ｂ，１３Ｃ 露光装置
１３ｂ，１３ｂ１，１３ｂ２，１３ｂ３ プリント基板
１３ｇ コネクタ
１４ 現像装置
１５ クリーニング装置
２０ 用紙
２７ 転写ローラ
２８ 定着装置
３５，３５Ａ，３５Ｂ，３５Ｃ ＬＥＤユニット基板
１０１〜１４０ ドライバＩＣチップ
２０１〜２４０ ＬＥＤアレイチップ DESCRIPTION OF SYMBOLS 1 Image forming apparatus 10-1, 10-2, 10-3, 10-4 Process unit 11 Photosensitive drum 12 Charging roller 13, 13A, 13B, 13C Exposure apparatus 13b, 13b1, 13b2, 13b3 Printed circuit board 13g Connector 14 Development Device 15 Cleaning device 20 Paper 27 Transfer roller 28 Fixing devices 35, 35A, 35B, 35C LED unit substrates 101-140 Driver IC chips 201-240 LED array chips

Claims (7)

Ｍ（但し、Ｍは整数）個のデータ信号をそれぞれ伝送する前記Ｍ本のデータ信号線と、タイミングの異なるＮ個（但し、Ｎは整数）のクロック信号をそれぞれ伝送する前記Ｎ本のクロック信号線と、が形成された基板と、
前記基板上に搭載され、前記Ｍ本のデータ信号線及び前記Ｎ本のクロック信号線に接続され、前記Ｎ本のクロック信号線から入力される前記Ｎ個のクロック信号に基づき、前記Ｍ本のデータ信号線から前記Ｍ個のデータ信号を入力して、複数個の駆動信号を出力する発光素子駆動部と、
前記基板上に搭載され、前記発光素子駆動部から出力された前記複数個の駆動信号によりそれぞれ点灯する複数個の発光素子がそれぞれ配列されて構成された複数個の発光素子アレイと、
を備えたことを特徴とする発光素子ユニット基板。 The M data signal lines that respectively transmit M (where M is an integer) data signals and the N clock signals that respectively transmit N (N is an integer) clock signals having different timings. A substrate on which lines are formed;
Mounted on the substrate, connected to the M data signal lines and the N clock signal lines, and based on the N clock signals input from the N clock signal lines, A light emitting element driving unit that inputs the M data signals from a data signal line and outputs a plurality of driving signals;
A plurality of light emitting element arrays each configured by arranging a plurality of light emitting elements mounted on the substrate and respectively lit by the plurality of driving signals output from the light emitting element driving unit;
A light-emitting element unit substrate comprising: 前記発光素子駆動部は、
前記Ｎ個のブロックを有し、
前記各ブロックは、カスケード接続された複数段の駆動回路部をそれぞれ有し、
前記各ブロックの内の初段の前記駆動回路部には、前記Ｍ本のデータ信号線から前記Ｍ個のデータ信号が入力されると共に、前記各ブロック内の全ての前記駆動回路部には、前記Ｎ本のクロック信号線から前記Ｎ個のクロック信号の内のそれぞれ異なる１個の前記クロック信号が前記各ブロックにそれぞれ入力され、
前記各駆動回路部は、入力された前記Ｎ個のクロック信号のエッジのタイミングで前記Ｍ個のデータ信号の内容をそれぞれ読み取り、前記各内容に基づいて前記駆動信号をそれぞれ出力することを特徴とする請求項１記載の発光素子ユニット基板。 The light emitting element driving unit includes:
Said N blocks,
Each block has a plurality of stages of cascaded drive circuit units,
The M data signals are input from the M data signal lines to the first drive circuit unit in each block, and all the drive circuit units in each block A different one of the N clock signals from the N clock signal lines is input to each block,
Each of the drive circuit units reads the contents of the M data signals at the timing of the edges of the input N clock signals, and outputs the drive signals based on the contents. The light emitting element unit substrate according to claim 1. 前記各駆動回路部は、更に、
前記エッジのタイミングを立ち上がりエッジとするか立ち下がりエッジとするかの選択を設定する選択端子を有し、
前記選択端子の設定により、入力された前記Ｎ個のクロック信号の前記立ち上がりエッジ又は前記立ち下がりエッジのタイミングで、前記Ｍ個のデータ信号からそれぞれ読み取った前記内容に基づいて前記駆動信号をそれぞれ出力することを特徴とする請求項２記載の発光素子ユニット基板。 Each of the drive circuit units further includes
A selection terminal for setting whether the edge timing is a rising edge or a falling edge;
The drive signals are output based on the contents read from the M data signals, respectively, at the timing of the rising edge or the falling edge of the input N clock signals according to the setting of the selection terminal. The light-emitting element unit substrate according to claim 2. 前記発光素子駆動部は、複数個のペアを有し、
前記各ペアは、
前記発光素子駆動部内の初段又は最終段から数えて奇数番目の前記駆動回路部の前記選択端子を固定電位端子に接続すると共に偶数番目の前記駆動回路部の前記選択端子を前記固定電位端子から切断した第１の組と、前記発光素子駆動回路部内の前記初段又は前記最終段から数えて偶数番目の前記駆動回路部の前記選択端子を前記固定電位端子に接続すると共に奇数番目の前記駆動回路部の前記選択端子を前記固定電位端子から切断した第２の組と、から構成され、
前記各駆動回路部には、異なる前記Ｎ（但し、Ｎは偶数）／２個の第２のクロック信号がそれぞれ入力され、
前記各駆動回路部は、入力された前記各第２のクロック信号の前記立ち下がりエッジ及び前記立ち上がりエッジの両方のタイミングで、前記Ｍ個のデータ信号から読み取られた前記内容に基づいて前記駆動信号をそれぞれ出力することを特徴とする請求項３記載の発光素子ユニット基板。 The light emitting element driving unit has a plurality of pairs,
Each pair is
The selection terminal of the odd-numbered drive circuit section counted from the first stage or the last stage in the light-emitting element drive section is connected to the fixed potential terminal and the selection terminal of the even-numbered drive circuit section is disconnected from the fixed potential terminal The first set and the selection terminal of the even-numbered drive circuit section counted from the first stage or the final stage in the light-emitting element drive circuit section are connected to the fixed potential terminal and the odd-numbered drive circuit section And a second set of the selection terminal disconnected from the fixed potential terminal,
Each of the drive circuit units is input with different N (where N is an even number) / 2 second clock signals,
Each of the drive circuit units is configured to output the drive signal based on the content read from the M data signals at the timing of both the falling edge and the rising edge of each input second clock signal. The light emitting element unit substrate according to claim 3, wherein each of the light emitting element unit substrates is output. 前記発光素子は、発光ダイオードであることを特徴とする請求項１〜４のいずれか１項に記載の発光素子ユニット基板。   The light emitting element unit substrate according to any one of claims 1 to 4, wherein the light emitting element is a light emitting diode. 請求項１〜５のいずれか１項に記載の発光素子ユニット基板により構成され、
像担持体上の電荷を露光して静電潜像を形成することを特徴とする露光装置。 It is comprised by the light emitting element unit board | substrate of any one of Claims 1-5,
An exposure apparatus that exposes an electric charge on an image carrier to form an electrostatic latent image. 請求項６記載の露光装置と、
前記像担持体と、
前記像担持体に電荷を帯電させる帯電手段と、
現像電圧により前記静電潜像に現像剤を付着させて形成した現像剤像を現像する現像手段と、
前記現像剤像により記録媒体に画像を形成する画像形成手段と、を備えたことを特徴とする画像形成装置。 An exposure apparatus according to claim 6;
The image carrier;
Charging means for charging the image carrier with electric charge;
Developing means for developing a developer image formed by attaching a developer to the electrostatic latent image by a developing voltage;
An image forming apparatus comprising: an image forming unit that forms an image on a recording medium with the developer image.
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* Cited by examiner, † Cited by third party
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JP2017170811A (en) * 2016-03-24 2017-09-28 コニカミノルタ株式会社 Optical writing device and image formation apparatus

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