JP2014056887A

JP2014056887A - Method for manufacturing capacitor

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Publication number: JP2014056887A
Application number: JP2012199765A
Authority: JP
Inventors: Takeshi Igarashi; 武司五十嵐
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-09-11
Filing date: 2012-09-11
Publication date: 2014-03-27
Anticipated expiration: 2032-09-11
Also published as: JP6147973B2

Abstract

PROBLEM TO BE SOLVED: To suppress leak current reduction and element degradation in a laminated capacitor.SOLUTION: A method for manufacturing a capacitor 100 comprises the steps of: forming a first insulating film 12 on a semiconductor substrate 10; forming a lower electrode 14 on the first insulating film 12; forming a dielectric film 16 covering an upper surface and a side surface of the lower electrode 14; forming an upper electrode 18 on the dielectric film 16; exposing the first insulating film 12 by leaving a region covering the upper surface and the side surface of the lower electrode 14 and dry-etching the dielectric film 16; and removing the first insulating film 12 by wet etching.

Description

本発明は、基板上に形成される積層型のキャパシタの製造方法に関する。 The present invention relates to a method for manufacturing a multilayer capacitor formed on a substrate.

基板上に直接または絶縁膜を介し、下部電極、誘電体膜、上部電極を順に形成することにより作成された積層型のキャパシタが知られている。 A multilayer capacitor is known that is formed by forming a lower electrode, a dielectric film, and an upper electrode in order on a substrate directly or via an insulating film.

特開平７−５８２９５号公報JP-A-7-58295

従来の積層型キャパシタでは、キャパシタの側面を通じて、上部電極から下部電極へのリーク電流、及び上部電極から基板へのリーク電流が発生し、当該リーク電流により素子の劣化が生じてしまうという課題があった。 The conventional multilayer capacitor has a problem that leakage current from the upper electrode to the lower electrode and leakage current from the upper electrode to the substrate are generated through the side surface of the capacitor, and the leakage current causes deterioration of the element. It was.

本発明は上記課題に鑑みなされたものであり、リーク電流による素子の劣化を抑制することのできるキャパシタの製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a capacitor capable of suppressing deterioration of an element due to leakage current.

本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に下部電極を形成する工程と、前記下部電極の上面および側面を被覆する誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、前記下部電極の上面および側面を被覆する領域を残して前記誘電体膜をドライエッチングすることにより、前記第１絶縁膜を露出させる工程と、前記第１絶縁膜をウエットエッチングにより除去する工程とを有することを特徴とするキャパシタの製造方法である。 The present invention includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a lower electrode on the first insulating film, and a step of forming a dielectric film covering an upper surface and side surfaces of the lower electrode. And a step of forming an upper electrode on the dielectric film, and a step of exposing the first insulating film by dry etching the dielectric film leaving a region covering the upper surface and side surfaces of the lower electrode. And a step of removing the first insulating film by wet etching.

上記構成において、前記第１絶縁膜をウエットエッチングにより除去する工程は、前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在するように実施される構成とすることができる。 In the above configuration, the step of removing the first insulating film by wet etching may be performed such that a side surface of the dielectric film extends outside a side surface of the first insulating film. .

上記構成において、前記誘電体膜の側面が前記第１絶縁膜の側面よりも外側に延在する部分の長さは、０．５μｍ以上２μｍ以下である構成とすることができる。 In the above configuration, the length of the portion where the side surface of the dielectric film extends outside the side surface of the first insulating film may be 0.5 μm or more and 2 μm or less.

上記構成において、前記基板と前記第１絶縁膜との間に、プラズマＣＶＤ装置を用いて形成された窒化シリコンからなる第２絶縁膜を形成する工程をさらに有する構成とすることができる。 In the above structure, the method may further include a step of forming a second insulating film made of silicon nitride formed using a plasma CVD apparatus between the substrate and the first insulating film.

本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、ドライエッチングにより、前記誘電体膜を除去して前記下部電極を露出させる工程と、前記露出した下部電極をウエットエッチングにより除去することで、前記第１絶縁膜を露出させる工程とを有することを特徴とするキャパシタの製造方法である。 The present invention includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a lower electrode on the first insulating film, a step of forming a dielectric film on the lower electrode, and the dielectric Forming the upper electrode on the film; removing the dielectric film by dry etching; exposing the lower electrode; removing the exposed lower electrode by wet etching; And a step of exposing the film.

本発明に係るキャパシタによれば、リーク電流による素子の劣化を抑制することができる。 According to the capacitor of the present invention, it is possible to suppress the deterioration of the element due to the leakage current.

比較例に係るキャパシタの構成を示す図である。It is a figure which shows the structure of the capacitor which concerns on a comparative example. 実施例１に係るキャパシタの構成を示す図である。1 is a diagram illustrating a configuration of a capacitor according to Example 1. FIG. 耐電力性の比較結果を示すグラフである。It is a graph which shows the comparison result of power durability. 実施例２に係るキャパシタの構成を示す図である。6 is a diagram illustrating a configuration of a capacitor according to Example 2. FIG. 実施例２に係る半導体装置の断面模式図である。6 is a schematic cross-sectional view of a semiconductor device according to Example 2. FIG. 半導体装置の製造工程を示す図（その１）である。It is FIG. (1) which shows the manufacturing process of a semiconductor device. 半導体装置の製造工程を示す図（その２）である。FIG. 6 is a second diagram illustrating the manufacturing process of the semiconductor device; 半導体装置の製造工程を示す図（その３）である。FIG. 10 is a diagram (part 3) illustrating a manufacturing step of the semiconductor device; 実施例２の変形例に係る半導体装置の断面模式図である。6 is a schematic cross-sectional view of a semiconductor device according to a modification of Example 2. FIG. 実施例３に係るキャパシタの構成を示す図である。6 is a diagram illustrating a configuration of a capacitor according to Example 3. FIG.

最初に、比較例に係る積層型キャパシタについて説明する。 First, a multilayer capacitor according to a comparative example will be described.

図１は、比較例に係るキャパシタの断面模式図である。基板９１上に、絶縁膜９２、下部電極９４、誘電体膜９６、及び上部電極９８が順に形成されている。基板９１としてはＳｉＣ、絶縁膜９２としては酸化シリコン（ＳｉＯ_２）、誘電体膜９６としては窒化シリコン（ＳｉＮ）、下部電極９４及び上部電極９８としては銅（Ｃｕ）等の金属が、それぞれ用いられている。下部電極９４、誘電体膜９６、及び上部電極９８により、積層型のキャパシタ９０が構成されている。 FIG. 1 is a schematic cross-sectional view of a capacitor according to a comparative example. On the substrate 91, an insulating film 92, a lower electrode 94, a dielectric film 96, and an upper electrode 98 are sequentially formed. The substrate 91 is made of SiC, the insulating film 92 is made of silicon oxide (SiO ₂ ), the dielectric film 96 is made of silicon nitride (SiN), and the lower electrode 94 and the upper electrode 98 are made of metal such as copper (Cu). It has been. The lower electrode 94, the dielectric film 96, and the upper electrode 98 constitute a multilayer capacitor 90.

比較例に係るキャパシタ９０は、上部電極９８、誘電体膜９６、下部電極９４の側面がドライエッチングによりパターニングされ、それぞれの側面が露出している。このため、キャパシタ９０の側面を介して、上部電極９８から下部電極９４へのリーク電流と、上部電極９８から基板９１へのリーク電流が、それぞれ発生する（図中矢印）。このリーク電流は、絶縁膜９２および誘電体膜９６の側面に形成された導電性物質に起因するものと思われる。その結果、キャパシタ９０の耐電力性が低下し、寿命が短くなるなど、素子の劣化が生じてしまう。 In the capacitor 90 according to the comparative example, the side surfaces of the upper electrode 98, the dielectric film 96, and the lower electrode 94 are patterned by dry etching, and the respective side surfaces are exposed. Therefore, a leak current from the upper electrode 98 to the lower electrode 94 and a leak current from the upper electrode 98 to the substrate 91 are generated via the side surfaces of the capacitor 90 (arrows in the figure). This leakage current is considered to be caused by the conductive material formed on the side surfaces of the insulating film 92 and the dielectric film 96. As a result, the power durability of the capacitor 90 is reduced, and the element is deteriorated, such as a shortened life.

以下の実施例では、上記のリーク電流による素子の劣化を抑制することのできる積層型キャパシタについて説明する。 In the following embodiments, a multilayer capacitor capable of suppressing the deterioration of the element due to the above leakage current will be described.

図２は、実施例１に係るキャパシタの構成を示す図である。図２（ａ）は上面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。図２（ｂ）に示すように、基板１０上に絶縁膜１２（以下、第１絶縁膜１２とする。）、下部電極１４、誘電体膜１６、及び上部電極１８が順に形成されている。また、図２（ｃ）に示すように、上部電極１８にはブリッジ配線２０が、下部電極１４にはブリッジ配線２２が、それぞれ接続されている。ブリッジ配線２０及び２２は、それぞれキャパシタ１００の外側における基板１０上に延在して形成されている。図２（ａ）における符号１９で囲まれた領域は、下部電極１４の引き出し部である。また、図２（ａ）では、ブリッジ配線２０及び２２の記載を省略している。 FIG. 2 is a diagram illustrating the configuration of the capacitor according to the first embodiment. 2A is a top view, FIG. 2B is a cross-sectional view taken along line AA in FIG. 2A, and FIG. 2C is taken along line BB in FIG. 2A. It is sectional drawing. As shown in FIG. 2B, an insulating film 12 (hereinafter referred to as a first insulating film 12), a lower electrode 14, a dielectric film 16, and an upper electrode 18 are sequentially formed on the substrate 10. Further, as shown in FIG. 2C, a bridge wiring 20 is connected to the upper electrode 18, and a bridge wiring 22 is connected to the lower electrode 14, respectively. The bridge wirings 20 and 22 are formed to extend on the substrate 10 outside the capacitor 100, respectively. A region surrounded by reference numeral 19 in FIG. 2A is a lead-out portion of the lower electrode 14. In FIG. 2A, the description of the bridge wirings 20 and 22 is omitted.

基板１０としては、例えば表面にＡｌＧａＮ層及びＧａＮ層からなるエピタキシャル層が形成されたＳｉＣ基板を用いることができる。第１絶縁膜１２としては、例えば酸化シリコン（ＳｉＯ_２）を用いることができる。下部電極１４としては、例えば基板１０側からＷＳｉ、チタン（Ｔｉ）、金（Ａｕ）、チタン（Ｔｉ）が順に積層された金属膜を用いることができる。誘電体膜１６としては、例えば窒化シリコン（ＳｉＮ）を用いることができる。上部電極１８としては、例えば基板１０側からチタン（Ｔｉ）及び金（Ａｕ）が順に積層された金属膜を用いることができる。キャパシタの製造方法については、実施例２にて詳細に説明するため、ここではその説明を省略する。 As the substrate 10, for example, an SiC substrate having an AlGaN layer and an epitaxial layer made of a GaN layer formed on the surface can be used. For example, silicon oxide (SiO ₂ ) can be used as the first insulating film 12. As the lower electrode 14, for example, a metal film in which WSi, titanium (Ti), gold (Au), and titanium (Ti) are sequentially stacked from the substrate 10 side can be used. As the dielectric film 16, for example, silicon nitride (SiN) can be used. As the upper electrode 18, for example, a metal film in which titanium (Ti) and gold (Au) are sequentially stacked from the substrate 10 side can be used. Since the method for manufacturing the capacitor will be described in detail in Example 2, the description thereof is omitted here.

実施例１では、図２（ｂ）及び図２（ｃ）に示すように、誘電体膜１６がその下にある下部電極１４の外周部分まで形成され、下部電極１４の側面を覆う形となっている。また、誘電体膜１６は、下部電極１４の下にある第１絶縁膜１２の側面よりも外側に延在し、第１絶縁膜１２の側面は空隙に露出する形となっている。この場合、誘電体膜１６の端部は、基板１０と離間されている。実施例１では、誘電体膜１６の側面は下部電極１４の側面からは約２μｍ（Ｌ１）、第１絶縁膜１２の側面からは約０．５μｍ（Ｌ２）突出する形となっている。第１絶縁膜１２の側面から突出する誘電体膜の長さ（Ｌ２）が長いほど、リークパスが長くなり、リーク電流の低減効果は高まるが、その分構造上の強度が低下してしまう。従って、上記突出部分（Ｌ２）の長さは、０．５〜２．０μｍの範囲であることが好ましく、０．５〜１．０μｍの範囲であることが更に好ましい。 In Example 1, as shown in FIGS. 2B and 2C, the dielectric film 16 is formed up to the outer peripheral portion of the lower electrode 14 below the dielectric film 16 and covers the side surface of the lower electrode 14. ing. The dielectric film 16 extends outward from the side surface of the first insulating film 12 below the lower electrode 14, and the side surface of the first insulating film 12 is exposed to the air gap. In this case, the end of the dielectric film 16 is separated from the substrate 10. In the first embodiment, the side surface of the dielectric film 16 protrudes from the side surface of the lower electrode 14 by about 2 μm (L1) and from the side surface of the first insulating film 12 by about 0.5 μm (L2). As the length (L2) of the dielectric film protruding from the side surface of the first insulating film 12 becomes longer, the leak path becomes longer and the effect of reducing the leak current increases, but the structural strength decreases accordingly. Therefore, the length of the protruding portion (L2) is preferably in the range of 0.5 to 2.0 μm, and more preferably in the range of 0.5 to 1.0 μm.

実施例１に係るキャパシタによれば、上述した誘電体膜１６の構成により、リーク電流を抑制し、キャパシタの耐電力性を高めることができる。以下、この点について説明する。 According to the capacitor according to the first embodiment, the configuration of the dielectric film 16 described above can suppress the leakage current and improve the power durability of the capacitor. Hereinafter, this point will be described.

図３は、実施例１及び比較例に係るキャパシタの、耐電力性の比較結果を示すグラフである。図３（ａ）が比較例（図１）のキャパシタを、図３（ｂ）が実施例１（図２）のキャパシタを用いた実施結果である。グラフの横軸は積算電荷（積算電流）を示し、縦軸はキャパシタの累積故障率の正規分布換算（Φ^-１（５０％＝０）が平均値のプロット位置）を示している。比較例及び実施例１のそれぞれについて、電圧ランプのレートを０．１Ｖ／ｓ及び１０Ｖ／ｓにそれぞれ設定して、結果を比較している。電圧ランプが１０Ｖ／ｓから０．１Ｖ／ｓ（１００分の１）になると、一定電圧に達するまでの時間は１００倍となるため、同一の故障率における積算電流は、理論上は１００倍となるはずである。 FIG. 3 is a graph showing comparison results of the power durability of the capacitors according to Example 1 and the comparative example. FIG. 3A shows the result of using the capacitor of the comparative example (FIG. 1), and FIG. 3B shows the result of using the capacitor of Example 1 (FIG. 2). The horizontal axis of the graph represents the accumulated charge (integrated current), and the vertical axis represents the normal distribution conversion of the cumulative failure rate of the capacitor (Φ ^-1 (50% = 0) is the average plot position). For each of the comparative example and example 1, the voltage ramp rate was set to 0.1 V / s and 10 V / s, respectively, and the results were compared. When the voltage ramp is changed from 10 V / s to 0.1 V / s (1/100), the time to reach a certain voltage is 100 times, so the integrated current at the same failure rate is theoretically 100 times. Should be.

図３（ａ）に示すように、比較例では、電圧ランプのレートを０．１Ｖ／ｓとした場合でも、１０Ｖ／ｓの場合と同じ一定の積算電流において破壊が発生している。これは、図１に示すような、キャパシタ１００の側面を介して基板１０に流れるリーク電流により、短絡や絶縁破壊が引き起こされ、キャパシタ１００の寿命が縮まるためと考えられる。 As shown in FIG. 3A, in the comparative example, even when the voltage ramp rate is 0.1 V / s, breakdown occurs at the same constant integrated current as in the case of 10 V / s. This is presumably because a short circuit or dielectric breakdown is caused by a leak current flowing through the substrate 10 through the side surface of the capacitor 100 as shown in FIG.

これに対し、図３（ｂ）に示すように、実施例１では、電圧ランプのレートが１００分の１になると、積算電流は約１００倍となっている。また、比較例に比べ、破壊に要する積算電流が大幅に増加しており、キャパシタの信頼性が向上していることが伺える。これは誘電体膜１６をドライエッチングで形成し、第１絶縁膜１２をウエットエッチングでパターンニングしたことにより、リークパスが分断される。誘電体膜１６はドライエッチングによってパターンニングされていることから、ドライエッチング時に、誘電体膜１６の側面にダメージや導電性を有する残渣が残る。本実施例では、誘電体膜１６の下地である第１絶縁膜１２をウエットエッチングによってパターンニングしている。ウエットエッチングによれば、ドライエッチングに比べて、プラズマによるダメージやプラズマによってエッチング面が叩かれることによって、エッチング側面に生じる残渣の発生を防止することができる。このため、誘電体膜１６の側面にまでリークパスが形成されたとしても、第１絶縁膜１６の側面でこれが分断されることから、上部電極１８と基板１０との間にリークパスが生じることはない。なお、誘電体膜１６は、窒化シリコン膜であり、第１絶縁膜１２は酸化シリコン膜であるので、第１絶縁膜１２を選択的にエッチングすることができる。特に、実施例１の構造では、第１絶縁膜１２が誘電体膜１６の下側までアンダーカットされている。このため、アンダーカット部分による沿面距離が伸びてリーク防止の効果が向上する。 On the other hand, as shown in FIG. 3B, in Example 1, when the rate of the voltage ramp is 1/100, the integrated current is about 100 times. In addition, compared to the comparative example, it can be seen that the accumulated current required for destruction is greatly increased, and the reliability of the capacitor is improved. This is because the dielectric film 16 is formed by dry etching and the first insulating film 12 is patterned by wet etching, so that the leak path is divided. Since the dielectric film 16 is patterned by dry etching, a residue having damage or conductivity remains on the side surface of the dielectric film 16 during dry etching. In this embodiment, the first insulating film 12 that is the base of the dielectric film 16 is patterned by wet etching. According to wet etching, compared to dry etching, it is possible to prevent the occurrence of residues generated on the etching side surface by damage caused by plasma and the etching surface being hit by the plasma. For this reason, even if a leak path is formed up to the side surface of the dielectric film 16, it is divided at the side surface of the first insulating film 16, so that no leak path occurs between the upper electrode 18 and the substrate 10. . Since the dielectric film 16 is a silicon nitride film and the first insulating film 12 is a silicon oxide film, the first insulating film 12 can be selectively etched. In particular, in the structure of the first embodiment, the first insulating film 12 is undercut to the lower side of the dielectric film 16. For this reason, the creepage distance by an undercut part is extended and the effect of leak prevention improves.

以上のように、実施例１に係る積層型キャパシタによれば、リーク電流による素子の劣化を抑制することができる。なお、リーク電流を抑制する他の構成としては、キャパシタの側面全体を別の絶縁膜で覆う構成も考えられるが、絶縁膜を形成するために工程数が増加してしまうというデメリットがある。これに対し、実施例１の構成では、キャパシタ１００の誘電体膜１６を利用してリーク電流を抑制しているため、上記のような工程数の増加がない分有利である。 As described above, according to the multilayer capacitor in accordance with Example 1, it is possible to suppress the deterioration of the element due to the leakage current. As another configuration for suppressing the leakage current, a configuration in which the entire side surface of the capacitor is covered with another insulating film is conceivable. However, there is a demerit that the number of steps increases to form the insulating film. On the other hand, the configuration of the first embodiment is advantageous because the leakage current is suppressed by using the dielectric film 16 of the capacitor 100, so that the number of processes is not increased as described above.

実施例２は、基板上に別の絶縁膜を更に設けた例である。 Example 2 is an example in which another insulating film is further provided on the substrate.

図４（ａ）〜（ｃ）は、キャパシタを含む半導体装置の上面及び断面模式図であり、実施例１の図２（ａ）〜（ｃ）に対応する。図４（ｂ）及び（ｃ）に示すように、基板１０上に第２絶縁膜２４が形成され、第２絶縁膜２４上に第１絶縁膜１２が形成されている。その他の構成は実施例１と同様であり、詳細な説明を省略する。 4A to 4C are schematic top and cross-sectional views of a semiconductor device including a capacitor, and correspond to FIGS. 2A to 2C of the first embodiment. As shown in FIGS. 4B and 4C, the second insulating film 24 is formed on the substrate 10, and the first insulating film 12 is formed on the second insulating film 24. Other configurations are the same as those of the first embodiment, and detailed description thereof is omitted.

図５は、半導体装置における能動素子の形成領域を含む領域の断面模式図である。図５に示すように、能動素子の形成領域３０には、ゲート電極３２、ソース電極３４、及びドレイン電極３６が、それぞれ基板１０上に形成されている。ドレイン電極３６とキャパシタ１１０の上部電極１８とは、ブリッジ配線２０により電気的に接続されている。 FIG. 5 is a schematic cross-sectional view of a region including an active element formation region in a semiconductor device. As shown in FIG. 5, a gate electrode 32, a source electrode 34, and a drain electrode 36 are formed on the substrate 10 in the active element formation region 30. The drain electrode 36 and the upper electrode 18 of the capacitor 110 are electrically connected by the bridge wiring 20.

ゲート電極３２、ソース電極３４、及びドレイン電極３６は、それぞれ第２絶縁膜２４により覆われている。すなわち、実施例２では、基板１０上の絶縁膜が２層構造（第１絶縁膜１２及び第２絶縁膜２４の積層構造）となっており、このうち第１絶縁膜１２は、キャパシタ１１０の形成領域に選択的に形成されている。これに対し、第２絶縁膜２４は、能動素子の形成領域３０において、電極（３２、３４、３６）を保護するための保護膜と、キャパシタ１１０の下地となる絶縁膜とを兼ねる。第２絶縁膜２４には、第１絶縁膜１２よりもカバレッジが優れる代わりに、絶縁性が低い膜（例えば、プラズマＣＶＤ装置により形成された窒化シリコン膜）を用いることができる。即ち、第２絶縁膜２４の絶縁性が低い場合であっても、誘電体膜１６および第１絶縁膜１２をそれぞれドライエッチング、ウエットエッチングにより除去することにより、リークパスが分断される。 The gate electrode 32, the source electrode 34, and the drain electrode 36 are each covered with the second insulating film 24. That is, in Example 2, the insulating film on the substrate 10 has a two-layer structure (a laminated structure of the first insulating film 12 and the second insulating film 24). It is selectively formed in the formation region. On the other hand, the second insulating film 24 serves as a protective film for protecting the electrodes (32, 34, 36) and an insulating film serving as a base of the capacitor 110 in the active element formation region 30. As the second insulating film 24, a film having a low insulating property (for example, a silicon nitride film formed by a plasma CVD apparatus) can be used instead of having better coverage than the first insulating film 12. That is, even if the insulating property of the second insulating film 24 is low, the leakage path is divided by removing the dielectric film 16 and the first insulating film 12 by dry etching and wet etching, respectively.

図６〜図８は、実施例２に係るキャパシタ１１０の製造方法を示す断面模式図である。最初に、図６（ａ）に示すように、基板１０上の能動素子の形成領域３０に、ゲート電極３２、ソース電極３４、及びドレイン電極３６となる金属層を形成する（図ではドレイン電極３６のみを示し、ソース電極３４の記載は省略している。）。このとき、能動素子の形成領域３０における金属層（３２、３４、３６）の周囲に、薄い保護膜３８を形成する。形成順序としては、ソース電極３４及びドレイン電極３６の形成後、保護膜３８を形成し、保護膜の一部に開口部を設けた上で、ゲート電極３２の形成を行う。これにより、図６（ａ）に示す形態の電極が形成される。 6 to 8 are schematic cross-sectional views illustrating the method for manufacturing the capacitor 110 according to the second embodiment. First, as shown in FIG. 6A, a metal layer to be a gate electrode 32, a source electrode 34, and a drain electrode 36 is formed in the active element formation region 30 on the substrate 10 (in the drawing, the drain electrode 36). Only the source electrode 34 is omitted). At this time, a thin protective film 38 is formed around the metal layers (32, 34, 36) in the active element formation region 30. As a formation order, after forming the source electrode 34 and the drain electrode 36, a protective film 38 is formed, an opening is provided in a part of the protective film, and then the gate electrode 32 is formed. Thereby, the electrode of the form shown to Fig.6 (a) is formed.

基板１０には、例えば表面にエピタキシャル層（不図示）が形成された炭化珪素（ＳｉＣ）基板を用いることができるが、他にもガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、サファイア等からなる基板を用いることもできる。エピタキシャル層（不図示）は、例えば、化合物系半導体を含むＨＥＭＴ（High Electron Mobility Transistor）またはＦＥＴ（Field Effect Transistor）を有する構成とすることができる。化合物系半導体としては、例えば、ガリウムヒ素系半導体（ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ等）、または窒化物系半導体（ＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等）を用いることができる。金属層（３２、３４、３６）には、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）を用いることができる。 As the substrate 10, for example, a silicon carbide (SiC) substrate having an epitaxial layer (not shown) formed on the surface can be used. A substrate made of sapphire or the like can also be used. The epitaxial layer (not shown) can be configured to have, for example, a high electron mobility transistor (HEMT) or a field effect transistor (FET) containing a compound semiconductor. As the compound semiconductor, for example, a gallium arsenide semiconductor (GaAs, AlGaAs, InGaAs, InAlGaAs, etc.) or a nitride semiconductor (GaN, AlN, InN, InGaN, AlGaN, InAlN, InAlGaN, etc.) can be used. For the metal layers (32, 34, 36), for example, aluminum (Al) or copper (Cu) can be used.

次に、図６（ｂ）に示すように、上記金属層及び基板１０の表面上に、第２絶縁膜２４、第１絶縁膜１２、及び下部電極１４の金属層を順に形成する。更に、キャパシタ１１０の土台となる第１絶縁膜１２の形成領域に、レジスト４０を選択的に形成する。 Next, as shown in FIG. 6B, the second insulating film 24, the first insulating film 12, and the metal layer of the lower electrode 14 are sequentially formed on the metal layer and the surface of the substrate 10. Further, a resist 40 is selectively formed in the formation region of the first insulating film 12 that becomes the base of the capacitor 110.

第２絶縁膜２４には、例えば窒化シリコン（ＳｉＮ）を用いることができ、その厚みは例えば３０〜８００ｎｍとすることができる。第２絶縁膜２４の形成は、例えばプラズマＣＶＤ（ＰＥＣＶＤ）法により行うことができる。製造条件は、例えば以下の通りとすることができる。
〈第２絶縁膜２４の製造条件〉
使用するガス：ＳｉＨ_４、ＮＨ_３、Ｎ_２、Ｈｅの混合ガス
総流量に対するＳｉＨ_４の流量比：０．４〜４．５［％］
総流量に対するＮＨ_３の流量比：０〜５［％］
圧力：０．５〜２．０［Ｔｏｒｒ］
電力密度：０．０１〜０．１［Ｗ／ｃｍ^２］
基板温度：２００〜３５０［℃］ For example, silicon nitride (SiN) can be used for the second insulating film 24, and the thickness thereof can be set to, for example, 30 to 800 nm. The formation of the second insulating film 24 can be performed by, for example, a plasma CVD (PECVD) method. Manufacturing conditions can be as follows, for example.
<Manufacturing conditions of the second insulating film 24>
Gas used: SiH ₄ , NH ₃ , N ₂ , He mixed gas Flow rate ratio of SiH _{4 to} the total flow rate: 0.4 to 4.5 [%]
The flow rate ratio of NH _{3 to} the total flow rate: 0 to 5 [%]
Pressure: 0.5 to 2.0 [Torr]
Power density: 0.01 to 0.1 [W / cm ² ]
Substrate temperature: 200 to 350 [° C.]

第１絶縁膜１２には、例えば酸化シリコン（ＳｉＯ_２）を用いることができ、その厚みは例えば１００〜４００ｎｍとすることができる。第１絶縁膜１２の形成は、例えば常圧ＣＶＤ法により行うことができる。 For example, silicon oxide (SiO ₂ ) can be used for the first insulating film 12, and the thickness thereof can be, for example, 100 to 400 nm. The formation of the first insulating film 12 can be performed by, for example, an atmospheric pressure CVD method.

下部電極１４には、例えば、基板１０側から順にＷＳｉ（１００〜３００ｎｍ）、Ｔｉ（３〜１０ｎｍ）、Ａｕ（１００〜４００ｎｍ）、Ｔｉ（３〜１０ｎｍ）を順に積層した金属膜を用いることができる。これらの金属膜は、例えばスパッタ法により形成することができる。下部電極としては、他にも、Ｔｉ、ＷＳｉ、ＴｉＷ、ＴｉＷＮまたはこれらの組み合わせの積層電極を用いることができる。 For the lower electrode 14, for example, a metal film in which WSi (100 to 300 nm), Ti (3 to 10 nm), Au (100 to 400 nm), and Ti (3 to 10 nm) are sequentially stacked from the substrate 10 side is used. it can. These metal films can be formed by sputtering, for example. In addition, as the lower electrode, a laminated electrode of Ti, WSi, TiW, TiWN, or a combination thereof can be used.

次に、図６（ｃ）に示すように、レジスト４０をマスクとして、下部電極１４をエッチングする。第１絶縁膜１２は、この段階ではエッチングされず、後の工程において他のレジスト等と一緒に除去される。 Next, as shown in FIG. 6C, the lower electrode 14 is etched using the resist 40 as a mask. The first insulating film 12 is not etched at this stage, and is removed together with other resists in a later process.

次に、図６（ｄ）に示すように、下部電極１４上に誘電体膜１６を形成する。更に、誘電体膜１６上にレジスト４２及び４４を選択的に形成した上で、上部電極１８となる金属層の形成を行う。誘電体膜１６には、例えば窒化シリコン（ＳｉＮ）を用いることができ、その厚みは例えば５０〜４００ｎｍとすることができる。誘電体膜１６の形成は、例えばプラズマＣＶＤ（ＰＥＣＶＤ）法により行うことができる。製造条件は、例えば以下の通りとすることができる。
〈誘電体膜１６の製造条件〉
使用するガス：ＳｉＨ_４、ＮＨ_３、Ｎ_２、Ｈｅの混合ガス
総流量に対するＳｉＨ_４の流量比：０．４〜４．５［％］
総流量に対するＮＨ_３の流量比：０〜５［％］
圧力：０．５〜２．０［Ｔｏｒｒ］
電力密度：０．０１〜０．１［Ｗ／ｃｍ^２］
基板温度：２００〜３５０［℃］ Next, as shown in FIG. 6D, a dielectric film 16 is formed on the lower electrode 14. Further, resists 42 and 44 are selectively formed on the dielectric film 16 and then a metal layer to be the upper electrode 18 is formed. For example, silicon nitride (SiN) can be used for the dielectric film 16, and the thickness thereof can be set to, for example, 50 to 400 nm. The dielectric film 16 can be formed by, for example, a plasma CVD (PECVD) method. Manufacturing conditions can be as follows, for example.
<Manufacturing conditions of dielectric film 16>
Gas used: SiH ₄ , NH ₃ , N ₂ , He mixed gas Flow rate ratio of SiH _{4 to} the total flow rate: 0.4 to 4.5 [%]
The flow rate ratio of NH _{3 to} the total flow rate: 0 to 5 [%]
Pressure: 0.5 to 2.0 [Torr]
Power density: 0.01 to 0.1 [W / cm ² ]
Substrate temperature: 200 to 350 [° C.]

上部電極１８には、例えば、基板１０側から順にＴｉ（３〜１０ｎｍ）及びＡｕ（１００〜４００ｎｍ）を順に積層した金属膜を用いることができる。これらの金属膜は、例えば蒸着法により形成することができる。上部電極１８は、レジスト４２及び４４の開口部における誘電体膜１６の上に形成される。マスクとなるレジストは２段構造となっており、基板１０側にあるレジスト４２の開口部は、その上にあるレジスト４４の開口部より大きい。上部電極１８の側面は、基板１０側に向かって広がるように傾斜する構造となっている。 For the upper electrode 18, for example, a metal film in which Ti (3 to 10 nm) and Au (100 to 400 nm) are sequentially stacked from the substrate 10 side can be used. These metal films can be formed by, for example, a vapor deposition method. The upper electrode 18 is formed on the dielectric film 16 in the openings of the resists 42 and 44. The resist used as a mask has a two-stage structure, and the opening of the resist 42 on the substrate 10 side is larger than the opening of the resist 44 on the resist. The side surface of the upper electrode 18 has a structure that is inclined so as to expand toward the substrate 10 side.

次に、図７（ａ）に示すように、上部電極１８の金属層及びレジスト（４２、４４）をリフトオフにより除去した上で、誘電体膜１６上の所定範囲にレジスト４６を選択的に形成する。レジスト４６は、誘電体膜１６が下部電極１４から突出する外周部まで残存するようにパターニングする。そして、当該レジスト４６をマスクとして、誘電体膜１６をＣＦ４ガスでドライエッチングする。 Next, as shown in FIG. 7A, the metal layer and the resist (42, 44) of the upper electrode 18 are removed by lift-off, and a resist 46 is selectively formed in a predetermined range on the dielectric film 16. To do. The resist 46 is patterned so that the dielectric film 16 remains up to the outer periphery protruding from the lower electrode 14. Then, using the resist 46 as a mask, the dielectric film 16 is dry-etched with CF4 gas.

次に、図７（ｂ）に示すように、レジスト４６をマスクとして、更に第１絶縁膜１２をＢＨＦ（ＨＦとＮＨ_４Ｆとの混合液）でウエットエッチングする。ウエットエッチングは、ＢＨＦを入れた容器の中にウエーハを約１分間浸し、第１絶縁膜を除去する工程である。（ＢＨＦ以外に、ＣＨＦ３ガスでドライエッチングすることもできる）。その後、レジスト４６を除去する。これにより、第１絶縁膜１２は、誘電体膜１６の下部の領域を除いて除去され、能動素子の形成領域３０には、第２絶縁膜２４のみが残存する。また、第１絶縁膜１２の外周部は、誘電体膜１６の外周部より内側に凹んだ形状となる。 Next, as shown in FIG. 7B, using the resist 46 as a mask, the first insulating film 12 is further wet etched with BHF (mixed liquid of HF and NH ₄ F). The wet etching is a process of removing the first insulating film by immersing the wafer in a container containing BHF for about 1 minute. (In addition to BHF, dry etching can also be performed with CHF3 gas). Thereafter, the resist 46 is removed. As a result, the first insulating film 12 is removed except for the region below the dielectric film 16, and only the second insulating film 24 remains in the active element forming region 30. Further, the outer peripheral portion of the first insulating film 12 has a shape recessed inward from the outer peripheral portion of the dielectric film 16.

次に、図７（ｃ）に示すように、第２絶縁膜２４上にエアブリッジ用のレジスト５０を選択的に形成する。レジスト５０は、キャパシタ１１０全体を覆うと共に、能動素子の形成領域３０においては、ドレイン電極３６の上部に開口部を有するようにパターニングされる。次に、当該レジスト５０をマスクとして、第２絶縁膜２４をエッチングし、ドレイン電極３６の一部を露出させる。 Next, as shown in FIG. 7C, an air bridge resist 50 is selectively formed on the second insulating film 24. The resist 50 is patterned so as to cover the entire capacitor 110 and to have an opening above the drain electrode 36 in the active element formation region 30. Next, using the resist 50 as a mask, the second insulating film 24 is etched to expose a part of the drain electrode 36.

次に、図８（ａ）に示すように、レジスト５０及びドレイン電極３６上に、シードメタル５２を形成する。シードメタル５２には、例えば基板側１０から順にチタン（Ｔｉ）及び金（Ａｕ）を積層した金属膜を用いることができる。 Next, as shown in FIG. 8A, a seed metal 52 is formed on the resist 50 and the drain electrode 36. For the seed metal 52, for example, a metal film in which titanium (Ti) and gold (Au) are stacked in order from the substrate side 10 can be used.

次に、図８（ｂ）に示すように、シードメタル５２上に配線用のレジスト５４を形成する。レジスト５４は、エアブリッジの形成領域を除く領域にパターニングされる。次に、当該レジスト５４をマスクとして、配線メッキ５６の形成を行う。配線メッキ５６には、例えば金（Ａｕ）を用いることができる。 Next, as shown in FIG. 8B, a wiring resist 54 is formed on the seed metal 52. The resist 54 is patterned in a region excluding the air bridge formation region. Next, wiring plating 56 is formed using the resist 54 as a mask. For the wiring plating 56, for example, gold (Au) can be used.

次に、図８（ｃ）に示すように、配線用のレジスト５４を除去する。次に、配線メッキ５６をマスクとして、シードメタル５２をエッチングする。その後、エアブリッジ用のレジスト５０を除去する。以上の工程により、実施例２に係る半導体装置が完成する。 Next, as shown in FIG. 8C, the wiring resist 54 is removed. Next, the seed metal 52 is etched using the wiring plating 56 as a mask. Thereafter, the air bridge resist 50 is removed. Through the above steps, the semiconductor device according to Example 2 is completed.

実施例２によれば、キャパシタ１１０と基板１０の間に第２絶縁膜２４が形成されている。第２絶縁膜２４は、能動素子の形成領域３０における絶縁膜と共通のものであるため、カバレッジを重視した材料が選択される結果、絶縁性が不十分となり、キャパシタ１１０から基板１０へのリーク電流を十分に抑制することができない場合がある。この場合でも、図４に示すように、誘電体膜１６が下部電極１４の側面を覆い、且つ誘電体膜１６の外周部が第１絶縁膜１２の外周部の外側に延在する構成とすることで、リーク電流の抑制を図ることができる。その結果、リーク電流による素子の劣化を抑制することができる。また、能動素子側の絶縁膜とキャパシタ側の絶縁膜の製造工程（第２絶縁膜２４の製造工程）を共通化することにより、製造工程数の削減を図ることができる。 According to the second embodiment, the second insulating film 24 is formed between the capacitor 110 and the substrate 10. Since the second insulating film 24 is the same as the insulating film in the active element formation region 30, a material with an emphasis on coverage is selected, resulting in insufficient insulation, and leakage from the capacitor 110 to the substrate 10. The current may not be sufficiently suppressed. Even in this case, as shown in FIG. 4, the dielectric film 16 covers the side surface of the lower electrode 14, and the outer peripheral portion of the dielectric film 16 extends outside the outer peripheral portion of the first insulating film 12. Thus, leakage current can be suppressed. As a result, deterioration of the element due to leakage current can be suppressed. In addition, the number of manufacturing steps can be reduced by sharing the manufacturing process of the active element side insulating film and the capacitor side insulating film (the manufacturing process of the second insulating film 24).

図９は、実施例２の変形例に係る半導体装置の断面模式図である。第２絶縁膜２４の一部が２層構造となっている他は、実施例２と同様の構成となっている。本変形例では、キャパシタ１２０の下部領域における第２絶縁膜２４と基板１０との間に、絶縁性を高めるための第３絶縁膜２６が設けられている。このため、キャパシタ１２０の上面は、実施例２に比べて第３絶縁膜２６の分だけ高くなっている。第３絶縁膜２６には、第２絶縁膜２４より絶縁性の高い膜（例えば、窒化シリコン（ＳｉＮ））を用いることが好ましい。これにより、キャパシタ１２０と基板１０の絶縁性を高め、リーク電流を更に抑制することができる。 FIG. 9 is a schematic cross-sectional view of a semiconductor device according to a modification of the second embodiment. The structure is the same as that of the second embodiment except that a part of the second insulating film 24 has a two-layer structure. In the present modification, a third insulating film 26 is provided between the second insulating film 24 and the substrate 10 in the lower region of the capacitor 120 in order to improve insulation. For this reason, the upper surface of the capacitor 120 is higher than that of the second embodiment by the amount of the third insulating film 26. It is preferable to use a film (for example, silicon nitride (SiN)) having a higher insulating property than the second insulating film 24 for the third insulating film 26. Thereby, the insulation between the capacitor 120 and the substrate 10 can be improved, and the leakage current can be further suppressed.

実施例３は、誘電体膜１６の構成を変更した例である。 Example 3 is an example in which the configuration of the dielectric film 16 is changed.

図１０は、実施例３に係るキャパシタ１３０の断面模式図であり、実施例１の図２（ｂ）に対応するものである。実施例１と異なり、誘電体膜１６は下部電極１４の側面を覆っていないが、誘電体膜１６の外周が下部電極１４の外周より外側に延在し、下部電極１４の側面が空隙に露出する構成となっている。本構成においても、上部電極１８から下部電極１４に至る電流のリークパスと、上部電極１８から基板１０に至る電流のリークパスを、比較例（図１）に比べて長くすることができる。その結果、リーク電流を低減し、素子の劣化を抑制することができる。なお、誘電体膜１６が下部電極１４の側面から突出する部分の長さ（Ｌ３）は、実施例１と同様に、０．５〜２．０μｍの範囲であることが好ましく、０．５〜１．０μｍの範囲であることが更に好ましい。 FIG. 10 is a schematic cross-sectional view of the capacitor 130 according to the third embodiment, which corresponds to FIG. 2B of the first embodiment. Unlike Example 1, the dielectric film 16 does not cover the side surface of the lower electrode 14, but the outer periphery of the dielectric film 16 extends outside the outer periphery of the lower electrode 14, and the side surface of the lower electrode 14 is exposed to the gap. It is the composition to do. Also in this configuration, the current leakage path from the upper electrode 18 to the lower electrode 14 and the current leakage path from the upper electrode 18 to the substrate 10 can be made longer than in the comparative example (FIG. 1). As a result, leakage current can be reduced and deterioration of the element can be suppressed. The length (L3) of the portion where the dielectric film 16 protrudes from the side surface of the lower electrode 14 is preferably in the range of 0.5 to 2.0 μm, as in Example 1, More preferably, it is in the range of 1.0 μm.

実施例３に係るキャパシタ１３０の形成方法としては、上部電極１８（Ａｕ）および誘電体膜１６をドライエッチングで除去し、下部電極１４（Ａｕ）をヨウ素系のエッチング液を用いたウエットエッチングにより除去する。（プロセスフロー：図示なし）これにより、下部電極１４の側面への残渣物が低減できるため、上部電極１８から下部電極１４に至る電流のリークパスを分断することができる。なお、誘電体膜１６は、窒化シリコン膜であり、下部電極１４はＡｕであるので、下部電極１４を選択的にエッチングすることができる。特に、実施例３の構造では、下部電極１４が誘電体膜１６の下側までアンダーカットされている。このため、アンダーカット部分による沿面距離が伸びてリーク防止の効果が向上する。 As a method of forming the capacitor 130 according to the third embodiment, the upper electrode 18 (Au) and the dielectric film 16 are removed by dry etching, and the lower electrode 14 (Au) is removed by wet etching using an iodine-based etching solution. To do. (Process flow: not shown) Thereby, residue on the side surface of the lower electrode 14 can be reduced, so that a current leakage path from the upper electrode 18 to the lower electrode 14 can be divided. Since the dielectric film 16 is a silicon nitride film and the lower electrode 14 is Au, the lower electrode 14 can be selectively etched. In particular, in the structure of Example 3, the lower electrode 14 is undercut to the lower side of the dielectric film 16. For this reason, the creepage distance by an undercut part is extended and the effect of leak prevention improves.

実施例１〜３では、キャパシタの誘電体膜１６として窒化シリコン（ＳｉＮ）を用いる例について説明したが、これ以外の誘電体膜を用いてもよい。ただし、ＳｉＮのように劣化しやすい膜の場合、 In the first to third embodiments, the example in which silicon nitride (SiN) is used as the dielectric film 16 of the capacitor has been described. However, other dielectric films may be used. However, in the case of a film that easily deteriorates, such as SiN,

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
１２第１絶縁膜
１４下部電極
１６誘電体膜
１８上部電極
２０、２２ブリッジ配線
２４第２絶縁膜
２６第３絶縁膜
３０能動素子の形成領域
３２ゲート電極
３４ソース電極
３６ドレイン電極
４０、４２、４４、４６、５０、５４レジスト
５２メタル配線
５６配線メッキ
１００、１１０、１２０、１３０キャパシタ DESCRIPTION OF SYMBOLS 10 Substrate 12 1st insulating film 14 Lower electrode 16 Dielectric film 18 Upper electrode 20, 22 Bridge wiring 24 2nd insulating film 26 3rd insulating film 30 Active element formation area 32 Gate electrode 34 Source electrode 36 Drain electrode 40, 42 , 44, 46, 50, 54 Resist 52 Metal wiring 56 Wiring plating 100, 110, 120, 130 Capacitor

Claims

Forming a first insulating film on the semiconductor substrate;
Forming a lower electrode on the first insulating film;
Forming a dielectric film covering an upper surface and a side surface of the lower electrode;
Forming an upper electrode on the dielectric film;
Exposing the first insulating film by dry etching the dielectric film leaving a region covering the upper surface and side surfaces of the lower electrode;
And a step of removing the first insulating film by wet etching.

The step of removing the first insulating film by wet etching is performed such that a side surface of the dielectric film extends outside a side surface of the first insulating film. Manufacturing method of capacitor.

3. The method of manufacturing a capacitor according to claim 2, wherein a length of a portion where a side surface of the dielectric film extends outward from a side surface of the first insulating film is 0.5 μm or more and 2 μm or less. .

2. The capacitor according to claim 1, further comprising a step of forming a second insulating film made of silicon nitride formed using a plasma CVD apparatus between the substrate and the first insulating film. Production method.

Forming a first insulating film on the semiconductor substrate;
Forming a lower electrode on the first insulating film;
Forming a dielectric film on the lower electrode;
Forming an upper electrode on the dielectric film;
Removing the dielectric film by dry etching to expose the lower electrode;
And a step of exposing the first insulating film by removing the exposed lower electrode by wet etching.