JP2013211484A

JP2013211484A - Semiconductor device manufacturing method

Info

Publication number: JP2013211484A
Application number: JP2012082034A
Authority: JP
Inventors: Shinko Nishi; 眞弘西
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2012-03-30
Filing date: 2012-03-30
Publication date: 2013-10-10

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which can obtain high reliability.SOLUTION: A semiconductor device manufacturing method comprises: a process of forming a foundation layer 28a by a lift-off method; a process of providing a metal layer 29 on a whole surface including the foundation layer 28a; a process of forming a mask 36 including a pattern which covers the foundation layer 28a on the metal layer 29 and forming an Au layer 28b by etching the metal layer 29; a process of providing on the Au layer 28b, an insulation film 22 having a level difference 22a which reflects a level difference 28d formed by the Au layer 28b; and a process of providing a metal layer 30 at a position which covers the level difference 22a of the insulation film 22.

Description

本発明は半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.

ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）において、耐湿性及び耐圧を高めるため、半導体層の上に絶縁膜を設けることがある。特許文献１には、半導体層上に窒化シリコン（ＳｉＮ）膜、又は窒化アルミニウム（ＡｌＮ）膜を設ける発明が記載されている。またゲート電極とドレイン電極との間の絶縁膜上に金属層を設けることがある。金属層がソースウォール及びフィールドプレートとして機能することにより、ゲート電極とドレイン電極との間の容量（ゲート・ドレイン間容量）を抑制し、さらに電流コラプスを抑制することができる。 In an FET (Field Effect Transistor), an insulating film may be provided on the semiconductor layer in order to increase moisture resistance and breakdown voltage. Patent Document 1 describes an invention in which a silicon nitride (SiN) film or an aluminum nitride (AlN) film is provided on a semiconductor layer. In some cases, a metal layer is provided over the insulating film between the gate electrode and the drain electrode. Since the metal layer functions as the source wall and the field plate, the capacitance between the gate electrode and the drain electrode (capacitance between the gate and the drain) can be suppressed, and further, current collapse can be suppressed.

特開２００６−２６１２５２号公報JP 2006-261252 A

しかしながら、ゲート電極の形状が、半導体層から上に向けて垂直に立ち上がる形状、又は側面の傾きが急峻なテーパー形状である場合、絶縁膜の緻密性が低下し、かつ絶縁膜が薄くなることがある。この場合、半導体装置の信頼性が低下する。本願発明は、上記課題に鑑み、高い信頼性を得ることが可能な半導体装置の製造方法を提供することを目的とする。 However, when the shape of the gate electrode is a shape that rises vertically from the semiconductor layer or a tapered shape with a steep inclination of the side surface, the denseness of the insulating film may be reduced and the insulating film may be thin. is there. In this case, the reliability of the semiconductor device is lowered. In view of the above problems, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of obtaining high reliability.

本発明は、リフトオフ法により第１ゲート電極層を形成する工程と、前記第１ゲート電極層を含む全面に第１金属層を設ける工程と、前記第１ゲート電極層を覆うパターンを備えたマスクを前記第１金属層上に形成し、前記第１金属層にエッチングを実施することにより第２ゲート電極層を形成する工程と、前記第２ゲート電極層上に、前記第２ゲート電極層により形成される段差を反映した段差を有する絶縁膜を設ける工程と、前記絶縁膜の段差を覆う位置に第２金属層を設ける工程と、を有する半導体装置の製造方法である。 The present invention includes a step of forming a first gate electrode layer by a lift-off method, a step of providing a first metal layer on the entire surface including the first gate electrode layer, and a mask having a pattern covering the first gate electrode layer Forming a second gate electrode layer on the first metal layer by etching the first metal layer, and forming the second gate electrode layer on the second gate electrode layer by the second gate electrode layer. A method for manufacturing a semiconductor device comprising: a step of providing an insulating film having a step reflecting the formed step; and a step of providing a second metal layer at a position covering the step of the insulating film.

上記構成において、前記第２ゲート電極層の表面にウェットエッチングを行う工程を有する構成とすることができる。 The above structure may include a step of performing wet etching on the surface of the second gate electrode layer.

上記構成において、前記第２ゲート電極層を形成するためのエッチングは、ウェットエッチング又はイオンミリングの少なくとも一方を含む構成とすることができる。 In the above structure, the etching for forming the second gate electrode layer may include at least one of wet etching or ion milling.

上記構成において、前記第２ゲート電極層を形成した後、前記マスクに覆われていない前記第１ゲート電極層の側面及び前記第２ゲート電極層の側面に、第３金属層を設ける工程を有する構成とすることができる。 In the above configuration, after forming the second gate electrode layer, a step of providing a third metal layer on a side surface of the first gate electrode layer and a side surface of the second gate electrode layer that are not covered with the mask. It can be configured.

上記構成において、前記第２金属層は、ソースウォール又はフィールドプレートの少なくとも一方として機能する構成とすることができる。 In the above configuration, the second metal layer may function as at least one of a source wall and a field plate.

本発明によれば、高い信頼性を得ることが可能な半導体装置の製造方法を提供することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the manufacturing method of the semiconductor device which can acquire high reliability.

図１（ａ）は比較例に係る半導体装置を例示する断面図である。図１（ｂ）はソース電極及びゲート電極付近を拡大した断面図である。FIG. 1A is a cross-sectional view illustrating a semiconductor device according to a comparative example. FIG. 1B is an enlarged cross-sectional view of the vicinity of the source electrode and the gate electrode. 図２（ａ）は実施例１に係る半導体装置を例示する断面図である。図２（ｂ）はソース電極及びゲート電極付近を拡大した断面図である。FIG. 2A is a cross-sectional view illustrating a semiconductor device according to the first embodiment. FIG. 2B is an enlarged cross-sectional view of the vicinity of the source electrode and the gate electrode. 図３（ａ）から図３（ｃ）は半導体装置の製造方法を例示する断面図である。FIG. 3A to FIG. 3C are cross-sectional views illustrating a method for manufacturing a semiconductor device. 図４（ａ）から図４（ｃ）は半導体装置の製造方法を例示する断面図である。4A to 4C are cross-sectional views illustrating a method for manufacturing a semiconductor device. 図５（ａ）から図５（ｃ）は半導体装置の製造方法を例示する断面図である。FIG. 5A to FIG. 5C are cross-sectional views illustrating a method for manufacturing a semiconductor device. 図６（ａ）から図６（ｃ）は半導体装置の製造方法を例示する断面図である。FIG. 6A to FIG. 6C are cross-sectional views illustrating a method for manufacturing a semiconductor device. 図７（ａ）から図７（ｃ）は実施例２に係る半導体装置の製造方法を例示する断面図である。FIG. 7A to FIG. 7C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. 図８（ａ）は実施例３に係る半導体装置を例示する断面図である。図８（ｂ）はソース電極及びゲート電極付近を拡大した断面図である。FIG. 8A is a cross-sectional view illustrating a semiconductor device according to the third embodiment. FIG. 8B is an enlarged cross-sectional view of the vicinity of the source electrode and the gate electrode. 図９（ａ）及び図９（ｂ）は半導体装置の製造方法を例示する断面図である。FIG. 9A and FIG. 9B are cross-sectional views illustrating a method for manufacturing a semiconductor device. 図１０は金属層がフィールドプレートとして機能する半導体装置を例示する断面図である。FIG. 10 is a cross-sectional view illustrating a semiconductor device in which a metal layer functions as a field plate.

まず比較例について説明する。図１（ａ）は比較例に係る半導体装置１００Ｒを例示する断面図である。図１（ｂ）はソース電極２４及びゲート電極２８付近を拡大した断面図である。図１（ｂ）において、絶縁膜２２のハッチングの一部を省略している。 First, a comparative example will be described. FIG. 1A is a cross-sectional view illustrating a semiconductor device 100R according to a comparative example. FIG. 1B is an enlarged cross-sectional view of the vicinity of the source electrode 24 and the gate electrode 28. In FIG. 1B, a part of the hatching of the insulating film 22 is omitted.

図１（ａ）及び図１（ｂ）に示すように、半導体装置１００Ｒにおいては、下から順に、基板１０、バリア層１２、チャネル層１４、電子供給層１６、及びキャップ層１８が積層されている。キャップ層１８上には絶縁膜２０が設けられている。絶縁膜２０には複数の開口部が形成されている。開口部には、キャップ層１８の上面から絶縁膜２０の上面にわたって、ソース電極２４、ドレイン電極２６及びゲート電極２８が設けられている。絶縁膜２０上に絶縁膜２２が設けられている。絶縁膜２２の開口部において、ソース電極２４は金属層３０と接触し、かつ電気的に接続している。ドレイン電極２６は配線層３２と接触し、かつ電気的に接続している。金属層３０は、絶縁膜２２のゲート電極２８と重なる位置に設けられている。図１（ａ）においては絶縁膜２２がゲート電極２８を覆っているが、不図示の領域ではゲート電極２８は配線層（不図示）と接触している。絶縁膜２２、金属層３０及び配線層３２を覆うように、絶縁膜３４が設けられている。 As shown in FIGS. 1A and 1B, in the semiconductor device 100R, a substrate 10, a barrier layer 12, a channel layer 14, an electron supply layer 16, and a cap layer 18 are stacked in order from the bottom. Yes. An insulating film 20 is provided on the cap layer 18. A plurality of openings are formed in the insulating film 20. In the opening, a source electrode 24, a drain electrode 26, and a gate electrode 28 are provided from the upper surface of the cap layer 18 to the upper surface of the insulating film 20. An insulating film 22 is provided on the insulating film 20. In the opening of the insulating film 22, the source electrode 24 is in contact with and electrically connected to the metal layer 30. The drain electrode 26 is in contact with and electrically connected to the wiring layer 32. The metal layer 30 is provided at a position overlapping the gate electrode 28 of the insulating film 22. In FIG. 1A, the insulating film 22 covers the gate electrode 28, but the gate electrode 28 is in contact with a wiring layer (not shown) in a region not shown. An insulating film 34 is provided so as to cover the insulating film 22, the metal layer 30, and the wiring layer 32.

基板１０は例えば炭化シリコン（ＳｉＣ）、Ｓｉ（シリコン）又はサファイア等を含む。バリア層１２は、例えば厚さ３００ｎｍの窒化アルミニウム（ＡｌＮ）により形成されている。チャネル層１４は、例えば厚さ１０００ｎｍの窒化ガリウム（ｉ−ＧａＮ）により形成されている。電子供給層１６は、例えば厚さ２０ｎｍの窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。キャップ層１８は、例えば厚さ５ｎｍのｎ−ＧａＮにより形成されている。このように、半導体装置１００Ｒは、窒化物半導体を含むＦＥＴである。絶縁膜２０、２２及び３４は、例えば窒化シリコン（ＳｉＮ）等の絶縁体により形成されている。絶縁膜２０の厚さは例えば１００ｎｍである。絶縁膜２２の厚さは例えば４００ｎｍである。絶縁膜３４の厚さは例えば６００ｎｍである。 The substrate 10 includes, for example, silicon carbide (SiC), Si (silicon), sapphire, or the like. The barrier layer 12 is made of, for example, aluminum nitride (AlN) having a thickness of 300 nm. The channel layer 14 is made of, for example, gallium nitride (i-GaN) having a thickness of 1000 nm. The electron supply layer 16 is made of, for example, aluminum gallium nitride (AlGaN) having a thickness of 20 nm. The cap layer 18 is made of n-GaN having a thickness of 5 nm, for example. As described above, the semiconductor device 100R is an FET including a nitride semiconductor. The insulating films 20, 22 and 34 are formed of an insulator such as silicon nitride (SiN). The thickness of the insulating film 20 is 100 nm, for example. The thickness of the insulating film 22 is 400 nm, for example. The thickness of the insulating film 34 is 600 nm, for example.

ソース電極２４及びドレイン電極２６は、例えば下から順にチタン／アルミニウム（Ｔｉ／Ａｌ）、又はタンタル／アルミニウム（Ｔａ／Ａｌ）等の金属を積層して形成されたオーミック電極である。金属層３０及び配線層３２は例えば金（Ａｕ）等の金属を含む。金属層３０の厚さは例えば１０００ｎｍである。配線層３２の厚さは例えば１０００ｎｍである。金属層３０は、ソース電極２４に接続された配線層、ソースウォール及びフィールドプレートとして機能する。ゲート電極２８は、例えばニッケル（Ｎｉ）等の金属により形成された下地層２８ａ、及びＡｕ層２８ｂを含む。下地層２８ａは、絶縁膜２０に形成された複数の開口部のうちの開口部２０ａに設けられ、キャップ層１８の上面及び絶縁膜２０の上面に接触している。Ａｕ層２８ｂは下地層２８ａの上面及び絶縁膜２０の上面に接触している。下地層２８ａの厚さは例えば１００ｎｍである、Ａｕ層２８ｂの厚さは例えば３００〜４００ｎｍである。 The source electrode 24 and the drain electrode 26 are ohmic electrodes formed by laminating metals such as titanium / aluminum (Ti / Al) or tantalum / aluminum (Ta / Al) in this order from the bottom. The metal layer 30 and the wiring layer 32 include a metal such as gold (Au). The thickness of the metal layer 30 is 1000 nm, for example. The thickness of the wiring layer 32 is 1000 nm, for example. The metal layer 30 functions as a wiring layer connected to the source electrode 24, a source wall, and a field plate. The gate electrode 28 includes a base layer 28a and an Au layer 28b formed of a metal such as nickel (Ni). The foundation layer 28 a is provided in the opening 20 a of the plurality of openings formed in the insulating film 20 and is in contact with the upper surface of the cap layer 18 and the upper surface of the insulating film 20. The Au layer 28 b is in contact with the upper surface of the base layer 28 a and the upper surface of the insulating film 20. The thickness of the underlayer 28a is, for example, 100 nm, and the thickness of the Au layer 28b is, for example, 300 to 400 nm.

ゲート電極２８は、例えばマスクを用いた蒸着・リフトオフ法により形成される。ゲート電極２８は、側面の傾きが急峻なテーパー形状、又は側面が垂直に立ち上がった形状を有する。つまり絶縁膜２０とＡｕ層２８ｂとの境界に急峻な段差２８ｄが形成される。絶縁膜２２の下面はゲート電極２８の表面に接触し、絶縁膜２２の上面はゲート電極２８の上面の形状を反映した形状を有する。従って絶縁膜２２には、段差２８ｄを反映した段差２２ａが形成される。このため、ゲート電極２８の側面を覆う領域の厚さが小さくなり、かつ緻密性も低下する。このため、ゲート電極２８と金属層３０とが短絡する。また半導体装置１００Ｒの耐圧が低下する。さらに、ゲート電極２８は、絶縁膜２０の開口部２０ａに跨って形成されている。絶縁膜２０とキャップ層１８との間の段差に起因して、Ａｕ層２８ｂの上面にエッジ２８ｃが形成される。例えば半導体装置１００Ｒの動作時の電圧を印加した場合、エッジ２８ｃにおいて絶縁膜２２への電界集中が生じ、絶縁膜２２の耐圧破壊が発生する。絶縁膜２２を厚くすることで、耐圧を高めることができる。しかし、絶縁膜２２が厚くなることで、ゲート電極２８とドレイン電極２６との間における金属層３０のシールド効果が低減する。この結果、ゲート・ドレイン間容量が増大する。ゲート電極２８よりドレイン電極２６側において半導体層と金属層３０との距離が大きくなることで、電流コラプスの抑制が不十分となる。 The gate electrode 28 is formed by, for example, a vapor deposition / lift-off method using a mask. The gate electrode 28 has a tapered shape with a steep side surface or a shape with a side surface rising vertically. That is, a steep step 28d is formed at the boundary between the insulating film 20 and the Au layer 28b. The lower surface of the insulating film 22 is in contact with the surface of the gate electrode 28, and the upper surface of the insulating film 22 has a shape reflecting the shape of the upper surface of the gate electrode 28. Accordingly, a step 22 a reflecting the step 28 d is formed in the insulating film 22. For this reason, the thickness of the region covering the side surface of the gate electrode 28 is reduced, and the denseness is also lowered. For this reason, the gate electrode 28 and the metal layer 30 are short-circuited. In addition, the breakdown voltage of the semiconductor device 100R decreases. Further, the gate electrode 28 is formed across the opening 20 a of the insulating film 20. Due to the step between the insulating film 20 and the cap layer 18, an edge 28c is formed on the upper surface of the Au layer 28b. For example, when a voltage during operation of the semiconductor device 100R is applied, electric field concentration on the insulating film 22 occurs at the edge 28c, and breakdown voltage breakdown of the insulating film 22 occurs. By increasing the thickness of the insulating film 22, the breakdown voltage can be increased. However, the thicker insulating film 22 reduces the shielding effect of the metal layer 30 between the gate electrode 28 and the drain electrode 26. As a result, the gate-drain capacitance increases. Since the distance between the semiconductor layer and the metal layer 30 on the drain electrode 26 side from the gate electrode 28 is increased, current collapse is not sufficiently suppressed.

絶縁膜２２が薄くなり、また緻密性が低下することで、半導体装置１００Ｒの耐湿性が低下する。絶縁膜２２から、ゲート電極２８側に水分が浸入しやすくなる。図１（ｂ）中に楕円で示した、絶縁膜２２の上面と側面との間の領域２２ｂ、及び側面と底面との間の領域２２ｃにおいて、絶縁膜２０の緻密性が大きく低下するため、水分が浸入しやすい。水分により下地層２８ａのＮｉが溶け出す。これにより下地層２８ａに欠損が生じ、ゲート電極２８のショットキー接合が不良となる。溶出したＮｉが例えばソース電極２４まで移動することにより、ソース電極２４とゲート電極２８とが短絡する。さらに、絶縁膜２２のゲート電極２８を覆う面の傾きが急峻になるため、金属層３０のゲート電極２８を覆う領域が薄くなる。このため、金属層３０に断線が発生しやすくなる。また絶縁膜３４も薄くなり、かつ絶縁膜３４の緻密性が低下する。このため半導体装置１００Ｒの耐湿性がさらに低下する。金属層３０を厚くすることで、断線を抑制することができる。しかし、金属層３０の段差が大きくなることで、絶縁膜３４の被覆性が悪化する。これにより、耐湿性がさらに低下してしまう。次に実施例１について説明する。 Since the insulating film 22 becomes thin and the denseness is lowered, the moisture resistance of the semiconductor device 100R is lowered. Water easily enters the gate electrode 28 side from the insulating film 22. In the region 22b between the top surface and the side surface of the insulating film 22 and the region 22c between the side surface and the bottom surface, which are indicated by ellipses in FIG. Easy to get moisture. Ni in the underlayer 28a is dissolved by moisture. As a result, the underlying layer 28a is deficient, and the Schottky junction of the gate electrode 28 becomes defective. When the eluted Ni moves to the source electrode 24, for example, the source electrode 24 and the gate electrode 28 are short-circuited. Further, since the slope of the surface of the insulating film 22 covering the gate electrode 28 becomes steep, the region of the metal layer 30 covering the gate electrode 28 becomes thin. For this reason, disconnection is likely to occur in the metal layer 30. Further, the insulating film 34 is also thinned, and the denseness of the insulating film 34 is lowered. For this reason, the moisture resistance of the semiconductor device 100R further decreases. By making the metal layer 30 thick, disconnection can be suppressed. However, the step of the metal layer 30 is increased, so that the coverage of the insulating film 34 is deteriorated. Thereby, moisture resistance will fall further. Next, Example 1 will be described.

実施例１はゲート電極２８をウェットエッチングにより形成する例である。一般的に、ゲート電極２８は、前述のように半導体層上に開口部を有するマスクを形成し、マスクを用いて金属を蒸着し、リフトオフすることで形成される。図２（ａ）は実施例１に係る半導体装置１００を例示する断面図である。図２（ｂ）はソース電極２４及びゲート電極２８付近を拡大した断面図である。 Example 1 is an example in which the gate electrode 28 is formed by wet etching. In general, the gate electrode 28 is formed by forming a mask having an opening on a semiconductor layer as described above, depositing metal using the mask, and then lifting off. FIG. 2A is a cross-sectional view illustrating a semiconductor device 100 according to the first embodiment. FIG. 2B is an enlarged cross-sectional view of the vicinity of the source electrode 24 and the gate electrode 28.

図２（ａ）及び図２（ｂ）に示すように、ゲート電極２８の形状は、例えば逆Ｕ字状のような曲線状であり、下から上に向けて幅が小さくなるテーパー形状である。ゲート電極２８の側面の傾斜は、比較例に比べ緩やかである。Ａｕ層２８ｂにはエッジ２８ｃが形成されておらず、表面は滑らかである。絶縁膜２２及び３４、並びに金属層３０のうちゲート電極２８と重なる領域は、曲線状となる。 As shown in FIGS. 2A and 2B, the shape of the gate electrode 28 is, for example, a curved shape such as an inverted U shape, and is a tapered shape whose width decreases from bottom to top. . The inclination of the side surface of the gate electrode 28 is gentle compared to the comparative example. The edge 28c is not formed on the Au layer 28b, and the surface is smooth. The regions overlapping the gate electrodes 28 in the insulating films 22 and 34 and the metal layer 30 are curved.

半導体装置１００の製造方法について説明する。図３（ａ）から図６（ｃ）は半導体装置１００の製造方法を例示する断面図である。 A method for manufacturing the semiconductor device 100 will be described. FIG. 3A to FIG. 6C are cross-sectional views illustrating a method for manufacturing the semiconductor device 100.

図３（ａ）に示すように、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、基板１０上に半導体層（バリア層１２、チャネル層１４、電子供給層１６及びキャップ層１８）をエピタキシャル成長させる。図３（ｂ）に示すように、例えば蒸着・リフトオフ法により、ソース電極２４及びドレイン電極２６を形成する。図３（ｃ）に示すように、例えばプラズマＣＶＤ法（Plasma Chemical Vapor Deposition）を用いて、キャップ層１８、ソース電極２４及びドレイン電極２６の上に絶縁膜２０を設ける。 As shown in FIG. 3A, the semiconductor layers (barrier layer 12, channel layer 14, electron supply layer 16) are formed on the substrate 10 by using, for example, MOCVD (Metal Organic Chemical Vapor Deposition). And the cap layer 18) are grown epitaxially. As shown in FIG. 3B, the source electrode 24 and the drain electrode 26 are formed by, for example, vapor deposition / lift-off method. As illustrated in FIG. 3C, the insulating film 20 is provided on the cap layer 18, the source electrode 24, and the drain electrode 26 by using, for example, a plasma CVD method (Plasma Chemical Vapor Deposition).

図４（ａ）に示すように、例えばウェットエッチングにより、絶縁膜２０に開口部２０ａを形成する。これによりキャップ層１８上に、開口部２０ａの設けられた絶縁膜２０が形成される。開口部２０ａからはキャップ層１８が露出する。図４（ｂ）に示すように、リフトオフ法により、開口部２０ａを覆う下地層２８ａ（第１ゲート電極層）を設ける。下地層２８ａはキャップ層１８及び絶縁膜２０に接触する。図４（ｃ）に示すように、例えばスパッタリング法により、絶縁膜２０及び下地層２８ａ上に金属層２９（第１金属層）を設ける。金属層２９は例えばＡｕ等の金属により形成され、開口部２０ａ及び下地層２８ａを覆うようにウェハ全面に設けられる。 As shown in FIG. 4A, an opening 20a is formed in the insulating film 20 by wet etching, for example. As a result, the insulating film 20 provided with the opening 20 a is formed on the cap layer 18. The cap layer 18 is exposed from the opening 20a. As shown in FIG. 4B, a base layer 28a (first gate electrode layer) covering the opening 20a is provided by a lift-off method. The foundation layer 28 a is in contact with the cap layer 18 and the insulating film 20. As shown in FIG. 4C, a metal layer 29 (first metal layer) is provided on the insulating film 20 and the base layer 28a by, eg, sputtering. The metal layer 29 is formed of a metal such as Au, and is provided on the entire surface of the wafer so as to cover the opening 20a and the base layer 28a.

図５（ａ）に示すように、金属層２９の開口部２０ａと重なる領域の上に、マスク３６を設ける。マスク３６は下地層２８ａを覆うパターンを備える。図５（ｂ）に示すように、マスク３６の設けられた金属層２９に、ウェットエッチングを行う。金属層２９のうちマスク３６に覆われてない領域は除去される。金属層２９のうちマスク３６に覆われた領域が残存し、Ａｕ層２８ｂ（第２ゲート電極層）を形成する。エッチャントはマスク３６の内側に入り込むため、マスク３６の内側の金属層２９に対してもウェットエッチングは進行する。従ってＡｕ層２８ｂは、上面の端部がマスク３６より内側に位置するようなテーパー形状を有する。またＡｕ層２８ｂの上面にエッジ２８ｃが形成される。図５（ｃ）に示すように、マスク３６を除去する。 As shown in FIG. 5A, a mask 36 is provided on the region of the metal layer 29 that overlaps the opening 20a. The mask 36 has a pattern that covers the base layer 28a. As shown in FIG. 5B, wet etching is performed on the metal layer 29 provided with the mask 36. A region of the metal layer 29 that is not covered with the mask 36 is removed. A region covered with the mask 36 of the metal layer 29 remains, and an Au layer 28b (second gate electrode layer) is formed. Since the etchant enters the inside of the mask 36, the wet etching also proceeds on the metal layer 29 inside the mask 36. Therefore, the Au layer 28 b has a tapered shape such that the end of the upper surface is located inside the mask 36. An edge 28c is formed on the upper surface of the Au layer 28b. As shown in FIG. 5C, the mask 36 is removed.

図６（ａ）に示すように、Ａｕ層２８ｂの表面に対し、さらにウェットエッチングを行う。エッジ２８ｃは除去され、また上面と側面との間の領域が曲線状となる。このようにゲート電極２８が形成される。図６（ｂ）に示すように、ＣＶＤ法により、絶縁膜２０上に絶縁膜２２を設ける。絶縁膜２２は、ソース電極２４、ドレイン電極２６及びゲート電極２８を覆う。図６（ｃ）に示すように、例えばウェットエッチングにより、絶縁膜２２にソース電極２４及びドレイン電極２６が露出するような開口部を形成する。例えば蒸着・リフトオフ法により、絶縁膜２２上に、金属層３０（第２金属層）及び配線層３２を設ける。金属層３０は、段差２２ａを覆う位置に配置される。例えばＣＶＤ法により、絶縁膜２２、金属層３０及び配線層３２の上に、絶縁膜３４を設けることで、半導体装置１００が形成される。 As shown in FIG. 6A, wet etching is further performed on the surface of the Au layer 28b. The edge 28c is removed, and a region between the upper surface and the side surface is curved. Thus, the gate electrode 28 is formed. As shown in FIG. 6B, an insulating film 22 is provided on the insulating film 20 by a CVD method. The insulating film 22 covers the source electrode 24, the drain electrode 26, and the gate electrode 28. As shown in FIG. 6C, an opening is formed in the insulating film 22 so that the source electrode 24 and the drain electrode 26 are exposed, for example, by wet etching. For example, the metal layer 30 (second metal layer) and the wiring layer 32 are provided on the insulating film 22 by vapor deposition / lift-off method. The metal layer 30 is disposed at a position covering the step 22a. For example, the semiconductor device 100 is formed by providing the insulating film 34 on the insulating film 22, the metal layer 30, and the wiring layer 32 by the CVD method.

実施例１においては、Ａｕ層２８ｂをウェットエッチングすることにより、ゲート電極２８が形成される。ゲート電極２８はテーパー形状を有し、かつ比較例に比べゲート電極２８の側面の傾きは緩やかになる。従って段差２８ｄは緩やかになる。段差２８ｄを反映して絶縁膜２２に形成される段差２２ａも緩やかになる。このため、比較例に比べ、絶縁膜２２のゲート電極２８を覆う領域は厚くなり、かつ絶縁膜２２の緻密性が高くなる。従って、ゲート電極２８と金属層３０との短絡が抑制される。また半導体装置１００の耐圧が向上する。図６（ａ）に示したように、マスク３６を除去した後にウェットエッチングを行うことで、エッジ２８ｃが除去され、かつＡｕ層２８ｂの上面と側面との間の角が丸くなる。このため、電界集中が起こりにくく、耐圧破壊が効果的に抑制される。以上のように、実施例１によれば、半導体装置１００の信頼性が高くなる。また上記理由から、絶縁膜２２の厚さを大きくしなくてよい。従って、ドレイン電極２６とゲート電極２８との間で金属層３０のシールド効果が大きくなり、ゲート・ドレイン間容量の低減が可能である。半導体層と金属層３０との距離を大きくしなくてよいため、電流コラプスの抑制が可能である。 In Example 1, the gate electrode 28 is formed by wet-etching the Au layer 28b. The gate electrode 28 has a tapered shape, and the inclination of the side surface of the gate electrode 28 becomes gentler than that of the comparative example. Accordingly, the step 28d becomes gentle. Reflecting the step 28d, the step 22a formed in the insulating film 22 also becomes gentle. For this reason, compared with the comparative example, the region of the insulating film 22 covering the gate electrode 28 becomes thicker and the denseness of the insulating film 22 becomes higher. Therefore, a short circuit between the gate electrode 28 and the metal layer 30 is suppressed. Further, the breakdown voltage of the semiconductor device 100 is improved. As shown in FIG. 6A, by performing wet etching after removing the mask 36, the edge 28c is removed and the corner between the upper surface and the side surface of the Au layer 28b is rounded. For this reason, electric field concentration hardly occurs, and breakdown voltage breakdown is effectively suppressed. As described above, according to the first embodiment, the reliability of the semiconductor device 100 is increased. For the above reason, the thickness of the insulating film 22 need not be increased. Therefore, the shielding effect of the metal layer 30 is increased between the drain electrode 26 and the gate electrode 28, and the gate-drain capacitance can be reduced. Since it is not necessary to increase the distance between the semiconductor layer and the metal layer 30, current collapse can be suppressed.

さらに、半導体装置１００の耐湿性が向上する。従って、水分の浸入、及び下地層２８ａのＮｉの溶出が抑制される。この結果、電極間の短絡、及びショットキー接合の不良が抑制される。ゲート電極２８の側面の傾きが緩やかなため、絶縁膜２２のゲート電極２８を覆う面の傾きも緩やかになる。従って、絶縁膜２２の上に設けられる金属層３０も薄くなりにくく、金属層３０の断線が抑制される。また、絶縁膜３４は薄くなりにくく、かつ高い緻密性を有する。従って、より高い耐湿性が得られる。 Further, the moisture resistance of the semiconductor device 100 is improved. Accordingly, the ingress of moisture and the elution of Ni in the underlayer 28a are suppressed. As a result, a short circuit between the electrodes and a defective Schottky junction are suppressed. Since the inclination of the side surface of the gate electrode 28 is gentle, the inclination of the surface covering the gate electrode 28 of the insulating film 22 is also gentle. Accordingly, the metal layer 30 provided on the insulating film 22 is not easily thinned, and disconnection of the metal layer 30 is suppressed. Further, the insulating film 34 is not easily thinned and has high density. Therefore, higher moisture resistance can be obtained.

図２（ａ）及び図２（ｂ）に示した形状を有するゲート電極２８を得るためには、金属層２９の少なくとも一部にウェットエッチングを行えばよい。図５（ｂ）に示したように、ウェットエッチングは、金属層２９のマスク３６の内側の領域にも進行する。これによりテーパー形状のＡｕ層２８ｂが形成される。例えば、マスク３６の幅を所望するゲート電極２８の幅以上とすることで、ゲート電極２８の側面の傾きをより緩やかにすることができる。図６（ａ）に示したように、エッジ２８ｃを取り除くためには、マスク３６を除去した後にＡｕ層２８ｂの上面をウェットエッチングすることが好ましい。Ａｕ層２８ｂの上面と側面との間の角を丸くするためには、マスク３６除去後にＡｕ層２８ｂを上面から側面にわたってウェットエッチングすることが好ましい。例えばシアン系のエッチャント、又はノンシアン系のエッチャントを用いることができる。 In order to obtain the gate electrode 28 having the shape shown in FIGS. 2A and 2B, wet etching may be performed on at least a part of the metal layer 29. As shown in FIG. 5B, the wet etching also proceeds to the region inside the mask 36 of the metal layer 29. Thereby, a tapered Au layer 28b is formed. For example, by making the width of the mask 36 equal to or greater than the desired width of the gate electrode 28, the inclination of the side surface of the gate electrode 28 can be made gentler. As shown in FIG. 6A, in order to remove the edge 28c, it is preferable to wet-etch the upper surface of the Au layer 28b after the mask 36 is removed. In order to round the corner between the upper surface and the side surface of the Au layer 28b, it is preferable to wet-etch the Au layer 28b from the upper surface to the side surface after removing the mask 36. For example, a cyan etchant or a non-cyan etchant can be used.

実施例２はイオンミリング及びウェットエッチングを行う例である。実施例２に係る半導体装置の構成は、図２（ａ）及び図２（ｂ）に示した半導体装置１００と同じであるため、説明を省略する。図７（ａ）から図７（ｃ）は実施例２に係る半導体装置の製造方法を例示する断面図である。実施例２においても、図３（ａ）から図４（ｃ）に示した工程を実施する。 Example 2 is an example in which ion milling and wet etching are performed. Since the configuration of the semiconductor device according to the second embodiment is the same as that of the semiconductor device 100 shown in FIGS. 2A and 2B, the description thereof is omitted. FIG. 7A to FIG. 7C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the second embodiment. Also in Example 2, the steps shown in FIGS. 3A to 4C are performed.

図７（ａ）に示すように、金属層２９の開口部２０ａと重なる領域の上にマスク３６を設ける。加熱することで、マスク３６の形状を例えば上に凸な曲線状とする。マスク３６の厚さは、開口部２０ａの中心の領域において大きく、開口部２０ａの周縁の領域において小さい。図７（ｂ）に示すように、金属層２９及びマスク３６に対して、例えばアルゴン（Ａｒ）イオン等を用いたイオンミリングを行う。マスク３６が薄い領域ほど、金属層２９は大きく削られる。金属層２９のうち、イオンミリング前にマスク３６に覆われていた領域は、イオンミリング後においてテーパー形状を有する。金属層２９のうち、マスク３６に覆われた領域以外の領域は、イオンミリング後において厚さ１００〜１５０ｎｍを有する。 As shown in FIG. 7A, a mask 36 is provided on a region that overlaps the opening 20 a of the metal layer 29. By heating, the shape of the mask 36 is, for example, an upwardly convex curve. The thickness of the mask 36 is large in the central region of the opening 20a and small in the peripheral region of the opening 20a. As shown in FIG. 7B, ion milling using, for example, argon (Ar) ions is performed on the metal layer 29 and the mask 36. The thinner the mask 36 is, the more the metal layer 29 is shaved. The region of the metal layer 29 that was covered with the mask 36 before ion milling has a tapered shape after ion milling. Of the metal layer 29, the region other than the region covered with the mask 36 has a thickness of 100 to 150 nm after ion milling.

図７（ｃ）に示すように、マスク３６を除去する。金属層２９の開口部２０ａ上の領域における上面と側面との間には角が形成されている。図６（ａ）に示すように、金属層２９にウェットエッチングを行う。これにより、金属層２９からＡｕ層２８ｂが形成され、金属層２９のうちＡｕ層２８ｂとなる部分以外の部分は除去される。Ａｕ層２８ｂの上面と側面との間の角は丸くなる。 As shown in FIG. 7C, the mask 36 is removed. A corner is formed between the upper surface and the side surface in the region of the metal layer 29 on the opening 20a. As shown in FIG. 6A, the metal layer 29 is wet etched. Thereby, the Au layer 28b is formed from the metal layer 29, and portions other than the portion that becomes the Au layer 28b in the metal layer 29 are removed. The corner between the upper surface and the side surface of the Au layer 28b is rounded.

実施例２によれば、実施例１と同様に、絶縁膜２２のゲート電極２８を覆う領域は厚くなり、かつ絶縁膜２２の緻密性が高くなる。ゲート電極２８はエッジ２８ｃを有さず、かつＡｕ層２８ｂの上面と側面との間の角が丸くなる。従って、半導体装置の信頼性が向上する。なおマスク３６の形状は曲線状以外でもよく、イオンミリング及びウェットエッチングにより、所望の形状を有するゲート電極２８が形成されればよい。金属層２９からゲート電極２８を形成するために、実施例２においても、マスク３６の幅を所望するゲート電極２８の幅以上とすることが好ましい。なお、例えばイオンミリングにより金属層２９のマスク３６に覆われない領域を除去し、Ａｕ層２８ｂを形成してもよい。 According to the second embodiment, as in the first embodiment, the region of the insulating film 22 covering the gate electrode 28 becomes thicker and the denseness of the insulating film 22 becomes higher. The gate electrode 28 does not have the edge 28c, and the corner between the upper surface and the side surface of the Au layer 28b is rounded. Therefore, the reliability of the semiconductor device is improved. The shape of the mask 36 may be other than a curved shape, and the gate electrode 28 having a desired shape may be formed by ion milling and wet etching. In order to form the gate electrode 28 from the metal layer 29 also in the second embodiment, it is preferable that the width of the mask 36 is equal to or larger than the desired width of the gate electrode 28. Note that the Au layer 28b may be formed by removing a region of the metal layer 29 that is not covered with the mask 36 by, for example, ion milling.

実施例３はゲート電極２８が金属層３８を含む例である。金属層３８により、さらに耐湿性の向上およびＮｉの溶出を抑制することができる。それは、本発明において、ゲート電極２８の側面の傾きを緩やかに形成することができるため、ゲート電極２８上を金属層３８（例えば一様な膜厚を有する）で覆うことができるからである。図８（ａ）は実施例３に係る半導体装置３００を例示する断面図である。図８（ｂ）はソース電極２４及びゲート電極２８付近を拡大した断面図である。 Example 3 is an example in which the gate electrode 28 includes a metal layer 38. The metal layer 38 can further improve moisture resistance and suppress Ni elution. This is because, in the present invention, the side surface of the gate electrode 28 can be gently inclined, and thus the gate electrode 28 can be covered with a metal layer 38 (for example, having a uniform film thickness). FIG. 8A is a cross-sectional view illustrating a semiconductor device 300 according to the third embodiment. FIG. 8B is an enlarged cross-sectional view of the vicinity of the source electrode 24 and the gate electrode 28.

図８（ａ）及び図８（ｂ）に示すように、Ａｕ層２８ｂの上に、例えば厚さ１００ｎｍで、チタン（Ｔｉ）又はタンタル（Ｔａ）等の金属を含む金属層３８（第３金属層）が設けられている。金属層３８はＡｕ層２８ｂの上面及び側面を覆い、かつ接触する。金属層３８の上に絶縁膜２２が設けられている。Ａｕ層２８ｂと絶縁膜２２とは接触しないが、金属層３８と絶縁膜２２とは接触する。段差２８ｄは絶縁膜２２と金属層３８との境界に形成される。 As shown in FIGS. 8A and 8B, a metal layer 38 (third metal) having a thickness of, for example, 100 nm and containing a metal such as titanium (Ti) or tantalum (Ta) on the Au layer 28b. Layer). The metal layer 38 covers and contacts the top and side surfaces of the Au layer 28b. An insulating film 22 is provided on the metal layer 38. The Au layer 28b and the insulating film 22 are not in contact, but the metal layer 38 and the insulating film 22 are in contact. The step 28 d is formed at the boundary between the insulating film 22 and the metal layer 38.

図９（ａ）及び図９（ｂ）は半導体装置３００の製造方法を例示する断面図である。実施例３においても、図３（ａ）から図６（ａ）に示した工程を実施する。 FIG. 9A and FIG. 9B are cross-sectional views illustrating a method for manufacturing the semiconductor device 300. Also in Example 3, the steps shown in FIGS. 3A to 6A are performed.

図９（ａ）に示すように、Ａｕ層２８ｂを形成した後、マスク３６を除去する。例えばスパッタリング法により、金属層３８を設ける。金属層３８は、マスク３６に覆われていない下地層２８ａの上面及び側面、Ａｕ層２８ｂの上面及び側面を覆うように設けられる。これによりゲート電極２８が形成される。図９（ｂ）に示すように、金属層３８の上に絶縁膜２２を設ける。図６（ｃ）に示した工程を行うことで、半導体装置３００が形成される。 As shown in FIG. 9A, after forming the Au layer 28b, the mask 36 is removed. For example, the metal layer 38 is provided by sputtering. The metal layer 38 is provided so as to cover the upper surface and side surfaces of the base layer 28a not covered with the mask 36 and the upper surface and side surfaces of the Au layer 28b. Thereby, the gate electrode 28 is formed. As shown in FIG. 9B, the insulating film 22 is provided on the metal layer 38. By performing the process shown in FIG. 6C, the semiconductor device 300 is formed.

実施例３によれば、実施例１及び２と同様に、半導体装置３００の信頼性が向上する。また、金属層３８が下地層２８ａ及びＡｕ層２８ｂを覆うため、Ａｕ層２８ｂのＡｕと、絶縁膜２２のＳｉとの結合が抑制される。従って、より効果的に高い耐圧を得ることができる。Ａｕ層２８ｂが下地層２８ａを完全に覆うとしたが、Ａｕ層２８ｂは下地層２８ａを完全に覆わなくてもよい。例えば下地層２８ａの側面がＡｕ層２８ｂに覆われていない場合、金属層３８は下地層２８ａの側面、Ａｕ層２８ｂの側面及び上面に設ければよい。Ａｕ層２８ｂは、実施例１のようにウェットエッチングにより形成されてもよいし、実施例２のようにイオンミリングとウェットエッチングとにより形成されてもよい。上述のようにイオンミリングによりＡｕ層２８ｂを形成してもよい。つまりＡｕ層２８ｂを形成するためのエッチングは、ウェットエッチング又はイオンミリングの少なくとも一方を含めばよい。 According to the third embodiment, as in the first and second embodiments, the reliability of the semiconductor device 300 is improved. In addition, since the metal layer 38 covers the base layer 28a and the Au layer 28b, bonding between Au in the Au layer 28b and Si in the insulating film 22 is suppressed. Therefore, a high breakdown voltage can be obtained more effectively. Although the Au layer 28b completely covers the base layer 28a, the Au layer 28b may not completely cover the base layer 28a. For example, when the side surface of the underlayer 28a is not covered with the Au layer 28b, the metal layer 38 may be provided on the side surface of the underlayer 28a, the side surface and the upper surface of the Au layer 28b. The Au layer 28b may be formed by wet etching as in the first embodiment, or may be formed by ion milling and wet etching as in the second embodiment. As described above, the Au layer 28b may be formed by ion milling. That is, the etching for forming the Au layer 28b may include at least one of wet etching or ion milling.

金属層３０はソースウォール及びフィールドプレートの少なくとも一方として機能すればよい。図１０は金属層３０がフィールドプレートとして機能する半導体装置を例示する断面図である。図１０に示すように、金属層３０は絶縁膜２２の上であってゲート電極２８と重なる位置に設けられている。金属層３０はソース電極２４と電気的に接続されておらず、ソースウォールとしては機能せず、フィールドプレートとして機能する。ソース電極２４の上には、ソース電極２４と電気的に接続された配線層３２が設けられている。ゲート電極２８と金属層３０との距離を大きくしなくてよいため、効果的に電流コラプスを抑制することができる。図６（ｂ）に示した工程の後、絶縁膜２２の任意の領域に金属層３０を設けることにより、図２（ｂ）の構成及び図１０の構成、いずれでも得ることができる。 The metal layer 30 may function as at least one of the source wall and the field plate. FIG. 10 is a cross-sectional view illustrating a semiconductor device in which the metal layer 30 functions as a field plate. As shown in FIG. 10, the metal layer 30 is provided on the insulating film 22 at a position overlapping the gate electrode 28. The metal layer 30 is not electrically connected to the source electrode 24, does not function as a source wall, and functions as a field plate. A wiring layer 32 electrically connected to the source electrode 24 is provided on the source electrode 24. Since there is no need to increase the distance between the gate electrode 28 and the metal layer 30, current collapse can be effectively suppressed. After the step shown in FIG. 6B, by providing the metal layer 30 in an arbitrary region of the insulating film 22, either the configuration of FIG. 2B or the configuration of FIG. 10 can be obtained.

ＣＶＤ法により絶縁膜２２及び３４を設ける場合、図１（ａ）及び図１（ｂ）に示したようなＡｕ層２８ｂの側面の急峻な傾斜により、緻密性の低下が生じやすい。実施例１〜３によれば、ＣＶＤ法を用いた場合でも絶縁膜２２及び３４の緻密性が高くなる。絶縁膜２０、２２及び３４はＳｉＮ以外に、例えば酸化シリコン（ＳｉＯ_２）等の絶縁体を含んでもよい。下地層２８ａとＡｕ層２８ｂとの間に、例えばチタンタングステン（Ｔｉ−Ｗ）又はチタンタングステンナイトライド（Ｔｉ−Ｗ−Ｎ）を含むバリア層（不図示）を設けてもよい。下地層２８ａのＮｉとＡｕとの反応を抑制するためである。 In the case where the insulating films 22 and 34 are provided by the CVD method, the denseness is likely to be lowered due to the steep inclination of the side surface of the Au layer 28b as shown in FIGS. 1 (a) and 1 (b). According to the first to third embodiments, the denseness of the insulating films 22 and 34 is increased even when the CVD method is used. The insulating films 20, 22 and 34 may include an insulator such as silicon oxide (SiO ₂ ) in addition to SiN. A barrier layer (not shown) containing, for example, titanium tungsten (Ti—W) or titanium tungsten nitride (Ti—W—N) may be provided between the base layer 28a and the Au layer 28b. This is to suppress the reaction between Ni and Au in the underlayer 28a.

実施例１〜３における半導体層は窒化物半導体を含む。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、既述したＧａＮ、ＡｌＧａＮ及びＡｌＮ以外に例えば窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等がある。なお半導体層は、例えばガリウム砒素（ＧａＡｓ）を含むＧａＡｓ系半導体等、窒化物半導体以外の半導体を含んでもよい。 The semiconductor layers in Examples 1 to 3 include a nitride semiconductor. A nitride semiconductor is a semiconductor containing nitrogen (N). In addition to the above-described GaN, AlGaN, and AlN, for example, indium gallium nitride (InGaN), indium nitride (InN), aluminum indium gallium nitride (AlInGaN), and the like. is there. The semiconductor layer may include a semiconductor other than a nitride semiconductor such as a GaAs-based semiconductor including gallium arsenide (GaAs).

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０基板
１２バリア層
１４チャネル層
１６電子供給層
１８キャップ層
２０、２２、３４絶縁膜
２４ソース電極
２６ドレイン電極
２８ゲート電極
２８ａ下地層
２８ｂＡｕ層
２２ａ、２８ｄ段差
２９、３０、３８金属層
３２配線層
３６マスク
１００、２００、３００ＦＥＴ DESCRIPTION OF SYMBOLS 10 Substrate 12 Barrier layer 14 Channel layer 16 Electron supply layer 18 Cap layer 20, 22, 34 Insulating film 24 Source electrode 26 Drain electrode 28 Gate electrode 28a Underlayer 28b Au layer 22a, 28d Step 29, 30, 38 Metal layer 32 Wiring Layer 36 Mask 100, 200, 300 FET

Claims

Forming a first gate electrode layer by a lift-off method;
Providing a first metal layer on the entire surface including the first gate electrode layer;
Forming a mask having a pattern covering the first gate electrode layer on the first metal layer, and forming the second gate electrode layer by performing etching on the first metal layer;
Providing an insulating film having a step reflecting the step formed by the second gate electrode layer on the second gate electrode layer;
And a step of providing a second metal layer at a position covering the step of the insulating film.

The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing wet etching on a surface of the second gate electrode layer.

The method for manufacturing a semiconductor device according to claim 1, wherein the etching for forming the second gate electrode layer includes at least one of wet etching and ion milling.

And forming a third metal layer on a side surface of the first gate electrode layer and a side surface of the second gate electrode layer which are not covered with the mask after forming the second gate electrode layer. A method for manufacturing a semiconductor device according to any one of claims 1 to 3.

5. The method of manufacturing a semiconductor device according to claim 1, wherein the second metal layer functions as at least one of a source wall and a field plate.