JP2014052785A

JP2014052785A - メモリシステム

Info

Publication number: JP2014052785A
Application number: JP2012196157A
Authority: JP
Inventors: Naoki Matsunaga; 直記松永
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-06
Filing date: 2012-09-06
Publication date: 2014-03-20
Also published as: US20140068146A1; TWI508095B; TW201411635A; US9390000B2; CN103678188A

Abstract

【課題】メモリコントローラからの熱の影響を受けにくいメモリシステムを提供する。
【解決手段】実施形態のメモリシステムは、複数の不揮発性メモリチップと、ファームウェアに基づいて前記不揮発性メモリチップを制御するメモリコントローラと、を備える。前記ファームウェアは、前記メモリコントローラから最も遠くに配置される前記不揮発性メモリチップに書き込まれている。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関する。

不揮発性半導体記憶装置の高速化につれて、当該装置上の部品の発熱、消費電力の増加の傾向がある。さらに当該装置の小型化に伴い、同じ熱量であっても、機器の小型化により、以前よりも部品間の距離が短くなっているので、発熱する部品があるとその熱の影響を受けやすい。当該装置のコントローラが種々のタスクを担っている分発熱が大きくなっている。そこでは熱の不揮発性半導体の信頼性への影響が無視できない。

特開２００７−１５６６８２号公報特開２０１１−９５９６１号公報

本発明の一つの実施形態は、メモリコントローラからの熱の影響を受けにくいメモリシステムを提供することを目的とする。

本発明の一つの実施形態のメモリシステムは、複数の不揮発性メモリチップと、ファームウェアに基づいて前記不揮発性メモリチップを制御するメモリコントローラと、を備える。前記ファームウェアは、前記メモリコントローラから最も遠くに配置される前記不揮発性メモリチップに書き込まれている。

図１は、実施形態のメモリシステムの構成を示す図である。図２は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図３は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図４は、実装基板をはさんでメモリコントローラと反対側の裏面に配置されたＮＡＮＤチップを示す図である。図５は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図６は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図７は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図８は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図９は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１０は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１１は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１２は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１３は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１４は、メモリコントローラとＮＡＮＤチップの配置に着目したメモリシステムの構成を示した図である。図１５は、第２の実施形態のメモリシステムの構成を示す図である。図１６は、第３の実施形態のメモリシステムの構成を示す図である。図１７は、第３の実施形態にかかるデータ保持寿命の書き換え回数依存性を示した図である。図１８は、第３の実施形態にかかる重み係数テーブルを示した図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステム１の構成を示す図である。ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）などの不揮発性半導体記憶装置であるメモリシステム１においては、一般的にメモリコントローラ２は電源回路を介し端子に近い位置に配置され、ＮＡＮＤチップ１０，１１，・・・，１６，１００は基板上の空いている位置に等価配線を維持するように配置される。ここで、複数のＮＡＮＤチップ１０，１１，・・・，１６，１００のコントローラ２からの位置はそれぞれさまざまである。

一般的に不揮発性半導体のデータ保持性能は温度の関数であり、高温であるほど保持期間が短いことが分かっている。メモリコントローラ２がメモリシステム１の基板上の部品で最も発熱することを考慮すると、複数のＮＡＮＤチップ１０，１１，・・・，１６，１００の中でもメモリコントローラ２から最も近く熱的影響を最も受け易いＮＡＮＤチップ１０が最も劣化し易く、メモリコントローラ２から最も遠く熱的影響を最も受け難いＮＡＮＤチップ１００が最も劣化し難いと考えられる。

従って、本実施形態においては、メモリシステム１の動作を規定するものであって出荷時に書き込まれるファームウェア（ＦＷ）などはメモリコントローラ２から最も遠いＮＡＮＤチップ１００に書き込まれている。メモリコントローラ２はファームウェアに基づいてＮＡＮＤチップ１０，１１，・・・，１６，１００へのデータ書き込み等の動作を制御する。また、ホストが指定する論理アドレスとＮＡＮＤチップ上での物理アドレスとの対応を示す論理物理変換テーブルやその変更ログなどの管理データもメモリコントローラ２から最も遠いＮＡＮＤチップ１００に書き込まれている。また、データ書き込み方法は、上記ファームウェアや管理データに限らずユーザデータも含めて全て３値以上の多値記録（ＭＬＣ：Ｍｕｌｔｉ−ＬｅｖｅｌＣｅｌｌ）方式であってもよいし、全て２値記録（ＳＬＣ：Ｓｉｎｇｌｅ−ＬｅｖｅｌＣｅｌｌ）方式であってもよい。また、ＮＡＮＤチップ１００において、上記ファームウェアや管理データのみ２値記録方式で、他のデータは３値以上の多値記録方式で書き込まれていてもよい。また、ＮＡＮＤチップ１００は２値記録方式で、他のＮＡＮＤチップは３値以上の多値記録方式で書き込まれていてもよい。

ここで１つのＮＡＮＤチップ１００は、複数のブロックを有している。個々のブロックはデータ消去単位である。また１つのブロックは、複数のページを有している。個々のページは、データ書き込みおよび読み出し単位である。また個々のページは、複数のメモリセルを有している。多値記録方式の場合は、１つのメモリセルに複数ビットのデータを記録することが可能である。２値記録方式の場合は、１つのメモリセルに１ビットのデータを記録することが可能である。

メモリコントローラ２とＮＡＮＤチップの配置に着目したメモリシステム１の構成としては、図１に限らず、図２〜図１４のようなバリエーションが考えられる。ここで、点線の箱は、図４に示すように、実装基板をはさんでメモリコントローラ２と反対側の裏面に配置されたＮＡＮＤチップを示している。

図２、図３、および図５〜図１４の場合においても、ファームウェアあるいは管理データは、メモリコントローラ２から最も遠いＮＡＮＤチップ１００に書き込まれている。ただし、例えば、図６などでは、物理的な距離はＮＡＮＤチップ１００がメモリコントローラ２から最も遠いとしても、実装基板の熱遮断効果を考えた場合、裏面にあるＮＡＮＤチップ５０が熱的影響を最も受け難いという場合もあり得る。この場合は、ファームウェアあるいは管理データは、ＮＡＮＤチップ５０に書き込まれていてもよい。

（第２の実施形態）
不揮発性半導体記憶装置において、一般的には３値以上の多値記録（ＭＬＣ）方式でデータが書かれるが、たとえばシステムデータ等、データによっては２値記録（ＳＬＣ）方式で書かれるものも存在する。２値記録（ＳＬＣ）方式のほうが３値以上の多値記録（ＭＬＣ）方式よりも劣化耐性に優れている。換言すれば、２値記録（ＳＬＣ）方式のほうが３値以上の多値記録（ＭＬＣ）方式よりも信頼性が高い。

そこで、図１５に示す本実施形態のメモリシステム１においては、メモリコントローラ２に近く熱的影響を受け易いＮＡＮＤチップには２値記録（ＳＬＣ）方式によりデータを書き込み、メモリコントローラ２から遠く熱的影響を受け難いＮＡＮＤチップには３値以上の多値記録（ＭＬＣ）方式としてのデータを格納する。これによって不揮発性半導体記憶装置としてのメモリシステム１の劣化特性を最適化することができる。すなわち、ホスト５からのデータ書き込み指示をホストインタフェース４を介してメモリコントローラ２が受け取ると、そのデータをどのＮＡＮＤチップに書き込むかを書き込みチップ決定部２１が決定する。

書き込みチップ決定部２１が決定したＮＡＮＤチップに依存して、書き込み方式決定部２２がメモリコントローラ２に最も近く熱的影響を受け易いＮＡＮＤチップには２値記録（ＳＬＣ）方式でデータを書き込み、メモリコントローラ２から最も遠く熱的影響を受け難いＮＡＮＤチップには３値以上の多値記録（ＭＬＣ）方式でデータを書き込む。

またあるいは、書き込み方式決定部２２は、書き込みチップ決定部２１が決定したＮＡＮＤチップのメモリコントローラ２からの距離が所定の値以下の場合は、当該ＮＡＮＤチップには２値記録（ＳＬＣ）方式でデータを書き込み、所定の値より大きい場合は、当該ＮＡＮＤチップには３値以上の多値記録（ＭＬＣ）方式でデータを書き込む。

書き込み方式決定部２２の書き込みの具体例を以下に示す。

例えば、図１の例では、メモリコントローラ２に最も近いＮＡＮＤチップ１０を含んだＮＡＮＤチップ１０〜１４においては２値記録方式でデータを書き込み、メモリコントローラ２から最も遠いＮＡＮＤチップ１００を含んだＮＡＮＤチップ１５、１６、１００においては４値記録方式でデータを書き込む。

また、図２、図３、図５の例では、メモリコントローラ２に最も近いＮＡＮＤチップ１０を含んだＮＡＮＤチップ１０〜１３においては２値記録方式でデータを書き込み、メモリコントローラ２に次に近いＮＡＮＤチップ２０〜２３においては４値記録方式でデータを書き込み、メモリコントローラ２にその次に近いＮＡＮＤチップ３０〜３３においては８値記録方式でデータを書き込み、メモリコントローラ２から最も遠いＮＡＮＤチップ１００を含んだＮＡＮＤチップ１００〜１０３においては１６値記録方式でデータを書き込む。

また、図８、図１０、図１２の例では、メモリコントローラ２に最も近いＮＡＮＤチップ１０においては２値記録方式でデータを書き込み、メモリコントローラ２に次に近いＮＡＮＤチップ２０においては４値記録方式でデータを書き込み、メモリコントローラ２にその次に近いＮＡＮＤチップ３０においては８値記録方式でデータを書き込み、メモリコントローラ２から最も遠いＮＡＮＤチップ１００においては１６値記録方式でデータを書き込む。

また、図９、図１１の例では、メモリコントローラ２に最も近いＮＡＮＤチップ１０、１１においては２値記録方式でデータを書き込み、メモリコントローラ２から最も遠いＮＡＮＤチップ１００、１０１においては４値記録方式でデータを書き込む。また、図１３、図１４の例では、メモリコントローラ２に最も近いＮＡＮＤチップ１０においては２値記録方式でデータを書き込み、メモリコントローラ２から最も遠いＮＡＮＤチップ１００においては８値記録方式でデータを書き込み、その他のＮＡＮＤチップはメモリコントローラ２からの熱的影響の度合いに応じて２値と８値の間のレベルで書き込みを実行する。

以上説明したように、メモリコントローラ２に最も近いＮＡＮＤチップは最も少ないレベルで書き込みを行い、メモリコントローラ２から最も遠いＮＡＮＤチップは最も多いレベルで書き込みを行い、その間のＮＡＮＤチップはメモリコントローラ２からの熱的影響が少なくなるほどより多値のレベルでの書き込みを実行するようにする。これにより不揮発性半導体記憶装置としてのメモリシステム１の劣化特性をＮＡＮＤチップ間の全体で最適化できる。

（第３の実施形態）
本実施形態にかかるメモリシステム１の構成を図１６に示す。ホスト５からの書き込みにおいて、ウェアレヴェリング制御部２３によって各ＮＡＮＤチップ１０、２０、３０、１００間での書き換え回数平均化であるウェアレヴェリングを実行するとメモリシステム１内におけるＮＡＮＤチップ１０、２０、３０、１００の書き換え回数はほぼ平均化される。そうするとメモリコントローラ２とＮＡＮＤチップ１０、２０、３０、１００との間の距離によらず使用頻度は平均化されてしまう。複数のＮＡＮＤチップ１０、２０、３０、１００の温度変化が位置に依存せずに同じであれば、それで問題ないが、現実的にはＮＡＮＤチップ１０、２０、３０、１００の基板上の位置により温度変化は異なり、メモリコントローラ２から近い位置のＮＡＮＤチップは熱の影響を受け高温になりやすい。

メモリコントローラ２から近い順、すなわちＮＡＮＤチップ１０、２０、３０、１００の順に高い温度から低い温度になっているとすると、各ＮＡＮＤチップの書き換え回数に対するデータ保持寿命（データ・リテンション）の例は図１７に示すようになる。即ち、最も高温になると思われるＮＡＮＤチップ１０は図１７のＡで示され、ＮＡＮＤチップ２０はＢ、ＮＡＮＤチップ３０はＣ、ＮＡＮＤチップ１００はＤで示される。最も高温のＮＡＮＤチップ１０はＡに示すように、例えば、書き換え回数５００回で残り寿命１年となるが、最も低温のＮＡＮＤチップ１００はＤに示すように、例えば、書き換え回数３０００回で残り寿命１年となる。

このことを考慮して書き換え回数平均化を実行するために、本実施形態では、メモリコントローラ２からの距離などの熱的影響の大きさに依存した各ＮＡＮＤチップごとの重み係数を格納した図１８に示す重み係数テーブルを例えばＤＲＡＭ３などの揮発性メモリに保持する。図１８の重み係数テーブルに示すように、例えば、ＮＡＮＤチップ１０には図１８のＡで示される重み係数「１０」を、ＮＡＮＤチップ２０には図１８のＢで示される重み係数「５」を、ＮＡＮＤチップ３０には図１８のＣで示される重み係数「２」を、ＮＡＮＤチップ１００には図１８のＤで示される重み係数「１」を割り当てる。メモリコントローラ２は各ＮＡＮＤチップに書き込みを実行する場合に、各ＮＡＮＤチップ１０、２０、３０、１００ごとにＤＲＡＭ３などで管理している書き換え回数カウンタにこの重み係数ずつ書き換え回数のカウントアップを行う。

即ち、メモリコントローラ２からの熱影響が最も少ないＮＡＮＤチップ１００は一回の書き込みで１カウントアップするだけだが、熱影響が最も大きいＮＡＮＤチップ１０は一回の書き込みで１０カウントアップする。ただし、ウェアレヴェリングによりどのＮＡＮＤチップに書き込むかを制御するウェアレヴェリング制御部２３は、上記書き換え回数カウンタの回数がばらつかないで平均化するように通常のウェアレヴェリングの手法によりＮＡＮＤチップを選択する。本実施形態においては、熱影響が大きいＮＡＮＤチップほど図１８に示すように大きな重み係数を割り当てることにより、通常のウェアレヴェリングの手法を行いながら、メモリコントローラ２からの熱によるＮＡＮＤチップの記憶保持特性劣化をＮＡＮＤチップ間で平均化できるので、メモリコントローラ２からの熱による記憶保持特性劣化の影響をメモリシステム１全体で、最小限にすることが出来る。

図１〜図３、および図５〜図１４の場合においても、メモリコントローラ２からの距離が近いなど熱影響が大きいほど大きな重み係数を割り当ててウェアレヴェリングを実行することにより上記同様メモリコントローラ２からの熱によるＮＡＮＤチップの記憶保持特性劣化をＮＡＮＤチップ間で平均化して、メモリコントローラ２からの熱による記憶保持特性劣化の影響をメモリシステム１全体で、最小限にすることが出来る。

なお、上記の実施形態では不揮発性メモリチップとしてＮＡＮＤ型フラッシュメモリを例として説明したが、これに限らず、他の種類の不揮発性メモリチップを採用してもよい。例えば、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ（Ferro Electric Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）などを採用してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリシステム、２メモリコントローラ、３ＤＲＡＭ、４ホストインタフェース、５ホスト、１０，１００ＮＡＮＤチップ。

Claims

複数の不揮発性メモリチップと、
ファームウェアに基づいて前記不揮発性メモリチップを制御するメモリコントローラと、
を備えたメモリシステムであって、
前記ファームウェアは、前記メモリコントローラから最も遠くに配置される前記不揮発性メモリチップに書き込まれている
ことを特徴とするメモリシステム。
ホストが指定する論理アドレスと前記不揮発性メモリチップ上での物理アドレスとの対応を示す変換テーブルを含んだ管理データも、前記メモリコントローラから最も遠くに配置される前記不揮発性メモリチップに書き込まれている
ことを特徴とする請求項１に記載のメモリシステム。
複数の不揮発性メモリチップと、
書き込みチップ決定部と書き込み方式決定部を有するメモリコントローラと、
を備えたメモリシステムであって、
前記書き込みチップ決定部が前記メモリコントローラから最も近くに配置される前記不揮発性メモリチップに書き込むことを決定した場合は、前記書き込み方式決定部は２値記録方式で書き込みを実行し、
前記書き込みチップ決定部が前記メモリコントローラから最も遠くに配置される前記不揮発性メモリチップに書き込むことを決定した場合は、前記書き込み方式決定部は３値以上の多値記録で書き込みを実行する
ことを特徴とするメモリシステム。
複数の不揮発性メモリチップと、
書き込みチップ決定部と書き込み方式決定部を有するメモリコントローラと、
を備えたメモリシステムであって、
前記書き込みチップ決定部が前記メモリコントローラからの距離が所定の値以下の前記不揮発性メモリチップに書き込むことを決定した場合は、前記書き込み方式決定部は２値記録方式で書き込みを実行し、
前記書き込みチップ決定部が前記メモリコントローラからの距離が所定の値より大きい前記不揮発性メモリチップに書き込むことを決定した場合は、前記書き込み方式決定部は３値以上の多値記録で書き込みを実行する
ことを特徴とするメモリシステム。
複数の不揮発性メモリチップと、
ウェアレヴェリング制御部を有するメモリコントローラと、
前記メモリコントローラからの距離が近い前記不揮発性メモリチップほど大きい値の重み係数を割り当てた重み係数テーブルと前記不揮発性メモリチップ毎の書き換え回数カウンタを管理するメモリと、
を備えたメモリシステムであって、
前記メモリコントローラは前記不揮発性メモリチップへの書き込みが発生すると当該不揮発性メモリチップの前記書き換え回数カウンタを当該不揮発性メモリチップに割り当てられた重み係数だけカウントアップし、前記ウェアレヴェリング制御部は前記不揮発性メモリチップ毎の書き換え回数カウンタの書き換え回数が平均化するように書き込み先の前記不揮発性メモリチップを選択する
ことを特徴とするメモリシステム。