JP2014045046A - High withstanding voltage semiconductor device - Google Patents
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Abstract
Description
本発明は、高耐圧半導体装置に関する。 The present invention relates to a high voltage semiconductor device.
従来、高電圧スイッチング素子に高電圧スイッチング素子用制御信号を供給するための高耐圧半導体装置900が知られている(例えば、特許文献1参照。)。
Conventionally, a high
図10は、従来の高耐圧半導体装置900を説明するために示す図である。
FIG. 10 is a diagram for explaining a conventional high
従来の高耐圧半導体装置900は、図10に示すように、高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路940と、高電圧回路940から突出するように形成され、高電圧回路940に供給する高電圧回路用制御信号を生成するための高耐圧MOSFET950とを備える。そして、高電圧回路940及び高耐圧MOSFET950はともに、素子分離領域960に囲まれた同一の浮遊島領域930に形成されている。高電圧回路940及び高耐圧MOSFET950の周辺部にはリサーフ領域920が形成されている。なお、図10中、符号990は接地参照制御回路を示す。また、図10中、実線は、実際に特許文献1の図3に記載されている線を示し、二点差線は、説明の都合上追加記載した線を示す。
As shown in FIG. 10, the conventional high
従来の高耐圧半導体装置900によれば、高電圧回路940及び高耐圧MOSFET950がともに同一の浮遊島領域930に形成されているため、クロスオーバ導体と厚い絶縁層を設ける必要性がなくなる。
According to the conventional high
しかしながら、従来の高耐圧半導体装置900においては、高電圧回路940と高耐圧MOSFET950との間に位置する境界領域960の部分で高電圧回路940側の高電圧領域と高耐圧MOSFET950側の低電圧領域とが混在していることから、高電圧領域と低電圧領域との境界部分に電界が集中し易く、降伏電圧を超えた電圧が印加されると素子が破壊されやすいという問題がある。
However, in the conventional high
そこで、本発明は、上記した問題を解決するためになされたもので、降伏電圧を超えた電圧が印加された場合に、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置を提供することを目的とする。 Accordingly, the present invention has been made to solve the above-described problem, and a high-voltage semiconductor device in which elements are less likely to be destroyed than a conventional high-voltage semiconductor device when a voltage exceeding a breakdown voltage is applied. The purpose is to provide.
[1]本発明の高耐圧半導体装置は、第1導電型の半導体基板と前記半導体基板の第1主面側に形成された第2導電型のエピタキシャル層とが積層された半導体基体と、前記半導体基体の第1主面側から拡散された第1導電型の表面拡散層及び当該表面拡散層が形成された領域における前記半導体基板と前記エピタキシャル層との境界面近傍に形成された第1導電型の埋込拡散層からなる素子分離領域と、高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路と、前記高電圧回路から突出するように形成され、前記高電圧回路に供給する高電圧回路用制御信号を生成するための高耐圧MOSFETと、前記高電圧回路と前記高耐圧MOSFETとの間に位置する境界領域とを備え、前記高電圧回路、前記高耐圧MOSFET及び前記境界領域がいずれも、素子分離領域に囲まれた同一の第2導電型の前記浮遊島領域に形成され、前記浮遊島領域の周辺部にはリサーフ領域が形成されている高耐圧半導体装置であって、前記境界領域においては、前記境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、前記境界領域を両側から挟む埋込拡散層間の間隔が、前記境界領域を両側から挟む表面拡散層間の間隔よりも狭いことを特徴とする。 [1] A high breakdown voltage semiconductor device according to the present invention includes a semiconductor substrate in which a first conductive type semiconductor substrate and a second conductive type epitaxial layer formed on the first main surface side of the semiconductor substrate are stacked, A first conductivity type surface diffusion layer diffused from the first main surface side of the semiconductor substrate and a first conductivity formed in the vicinity of the boundary surface between the semiconductor substrate and the epitaxial layer in the region where the surface diffusion layer is formed. An isolation region composed of a buried diffusion layer of a type, a high-voltage circuit for generating a control signal for a high-voltage switching element to be supplied to the high-voltage switching element, and formed so as to protrude from the high-voltage circuit, A high-voltage MOSFET for generating a control signal for a high-voltage circuit to be supplied to the circuit, and a boundary region located between the high-voltage circuit and the high-voltage MOSFET. The high breakdown voltage MOSFET and the boundary region are both formed in the floating island region of the same second conductivity type surrounded by the element isolation region, and a RESURF region is formed in the periphery of the floating island region. In the breakdown voltage semiconductor device, in the boundary region, in a portion where the distance between the surface diffusion layers sandwiching the boundary region from both sides is the narrowest, the interval between the buried diffusion layers sandwiching the boundary region from both sides It is characterized by being narrower than the distance between the surface diffusion layers sandwiched from both sides.
[2]本発明の高耐圧半導体装置においては、前記境界領域においては、前記表面拡散層に挟まれた領域の両端にそれぞれリサーフ領域が形成されていることが好ましい。 [2] In the high breakdown voltage semiconductor device of the present invention, it is preferable that a resurf region is formed at each end of the region sandwiched between the surface diffusion layers in the boundary region.
[3]本発明の高耐圧半導体装置においては、前記境界領域においては、前記浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成されていることが好ましい。 [3] In the high voltage semiconductor device of the present invention, in the boundary region, a RESURF region is also formed in the inner region of the peripheral portion of the floating island region and the inner region sandwiched between the peripheral portions. It is preferable.
[4]本発明の高耐圧半導体装置においては、前記境界領域においては、前記境界領域全体にリサーフ領域が形成されていることが好ましい。 [4] In the high breakdown voltage semiconductor device of the present invention, it is preferable that a resurf region is formed in the entire boundary region in the boundary region.
[5]本発明の高耐圧半導体装置においては、前記高電圧回路から前記高耐圧MOSFETに向かう方向に直交する方向に沿って前記境界領域の幅を計ったとき、前記境界領域の幅は、同じ方向に沿った前記高耐圧MOSFETの幅よりも狭いことが好ましい。 [5] In the high breakdown voltage semiconductor device of the present invention, when the width of the boundary region is measured along a direction orthogonal to the direction from the high voltage circuit toward the high breakdown voltage MOSFET, the width of the boundary region is the same. It is preferable that the width of the high voltage MOSFET along the direction is narrower.
[6]本発明の高耐圧半導体装置においては、前記半導体基板における第1主面側とは反対側の第2主面側の表面にはメタル層が形成されていることが好ましい。 [6] In the high voltage semiconductor device of the present invention, it is preferable that a metal layer is formed on the surface of the semiconductor substrate on the second main surface side opposite to the first main surface side.
[7]本発明の高耐圧半導体装置においては、前記リサーフ領域は、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の二重拡散リサーフ領域からなることが好ましい。 [7] In the high breakdown voltage semiconductor device of the present invention, the RESURF region may be a double diffusion RESURF region having a structure in which a second conductive type diffusion region is formed on the surface of the first conductive type diffusion region. preferable.
[8]本発明の高耐圧半導体装置においては、前記リサーフ領域のうち前記境界領域に形成されているリサーフ領域は、前記高電圧回路側に位置し、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の前記高電圧回路側の二重拡散リサーフ領域と、前記高耐圧MOSFET側に位置し、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の前記高耐圧MOSFET側の二重拡散リサーフ領域と、前記高電圧回路側の二重拡散リサーフ領域と前記高耐圧MOSFET側の二重拡散リサーフ領域との間に位置し、第1導電型の拡散領域のみが形成された構造の一重拡散リサーフ領域とからなることが好ましい。 [8] In the high breakdown voltage semiconductor device of the present invention, the resurf region formed in the boundary region of the resurf region is located on the high voltage circuit side, and is formed on the surface of the diffusion region of the first conductivity type. A double diffusion resurf region on the high voltage circuit side having a structure in which a two conductivity type diffusion region is formed, and a second conductivity type diffusion on the surface of the first conductivity type diffusion region, located on the high voltage MOSFET side Located between the double diffusion resurf region on the high voltage MOSFET side of the structure in which the region is formed, the double diffusion resurf region on the high voltage circuit side, and the double diffusion resurf region on the high voltage MOSFET side, It is preferable that it consists of a single diffusion resurf region having a structure in which only a diffusion region of the first conductivity type is formed.
本発明の高耐圧半導体装置によれば、素子分離領域において埋込拡散層を備え、かつ、境界領域においては、当該境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、境界領域を両側から挟む埋込拡散層間の間隔が、境界領域を両側から挟む表面拡散層間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。 According to the high breakdown voltage semiconductor device of the present invention, the element isolation region includes the buried diffusion layer, and the boundary region includes the boundary region at the narrowest portion between the surface diffusion layers sandwiching the boundary region from both sides. Since the distance between the buried diffusion layers sandwiched from both sides is narrower than the distance between the surface diffusion layers sandwiching the boundary region from both sides, the yield point can be moved from the surface of the element to the inside of the element. As a result, when a voltage exceeding the breakdown voltage is applied, it becomes possible to generate heat by dispersing in a wider range than before, and a high breakdown voltage semiconductor in which elements are less likely to be destroyed than conventional high breakdown voltage semiconductor devices. It becomes possible to set it as an apparatus.
以下、本発明の高耐圧半導体装置について、図に示す実施形態に基づいて説明する。 Hereinafter, a high voltage semiconductor device of the present invention will be described based on an embodiment shown in the drawings.
[実施形態1] [Embodiment 1]
1.実施形態1に係る高耐圧半導体装置1の構成
パワーデバイス100は、図1に示すように、パワーデバイス駆動装置110と、コンデンサC1,C2と、高電圧スイッチング素子としてのIGBT150,152とを備える。パワーデバイス100は、システムコントロール(図示せず。)から供給される高圧側制御入力HIN及び低圧側制御入力LINに応じてIGBT150,152をオン又はオフすることで負荷に対して所望の電圧を出力する。
1. As shown in FIG. 1, the
パワーデバイス駆動装置110は、IGBT150を駆動する高圧側駆動部130と、IGBT152を駆動する低圧側駆動部140と、システムコントロール(図示せず。)から供給される高圧側制御入力HIN及び低圧側制御入力LINを処理して高圧側駆動部130と低圧側駆動部140に向けて出力する制御入力処理部120とを備える。パワーデバイス駆動装置110は、システムコントロール(図示せず。)から供給される高圧側制御入力HIN及び低圧側制御入力LINに応じてIGBT150,152をオンオフするためのIGBT用制御信号(高電圧スイッチング素子用制御信号)を生成する。パワーデバイス駆動装置110は、実施形態1に係る高耐圧半導体装置1を構成する。制御入力処理部120、高圧側駆動部130及び低圧側駆動部140の具体的な構成については後述する。
Power
パワーデバイス駆動装置110は、IGBT150のエミッタ電極に接続されたVS端子と、コンデンサC1を介してIGBT150のエミッタ電極に接続されたVB端子と、IGBT150の制御電極に接続されたVH端子と、IGBT152のエミッタ電極に接続されたCOM端子と、コンデンサC2を介してIGBT152のエミッタ電極に接続されたVCC端子と、IGBT152の制御電極に接続されたVL端子と、GND端子とを備える。ここで、VSは、高圧側駆動部130の基準電位となる高圧側浮遊オフセット電位である。また、VBは、高圧側駆動部130の電源となる高圧側浮遊供給絶対電位であり、図示しない高圧側浮遊電源から供給される。VHは、高圧側駆動部130による高圧側駆動信号出力である。COMは、共通接地電位である。VCCは、低圧側駆動部140の電源となる低圧側固定供給電位であり、図示しない低圧側固定供給電源から供給される。VLは、低圧側駆動部140による低圧側駆動信号出力である。GNDは、接地電位である。
The power
コンデンサC1,C2は、高圧側駆動部130及び低圧側駆動部140に供給される電源電圧をパワーデバイス100の動作に伴う電位変動に追随させるために設けられている。
Capacitors C <b> 1 and C <b> 2 are provided to cause the power supply voltage supplied to the high-voltage
IGBT150,152は、パワーデバイス駆動装置110からの高圧側駆動信号出力VH及び低圧側駆動信号出力VLに応じて高電圧HVをスイッチングする素子である。IGBT150,152には、ダイオードD1、D2がそれぞれ設置されている。ダイオードD1,D2は、IGBT150とIGBT152との間のノードに接続された負荷による逆起電圧からIGBT150,152を保護する。
The
制御入力処理部120は、IGBT150,152が同時にオン状態になる等の好ましくない状態が引き起こされることを防ぐ処理を行う。例えば、IGBT150,152が同時にオン状態になった場合、IGBT150,152に貫通電流が流れ、負荷に電流が流れなくなる。このため、制御入力処理部120は、高圧側駆動部130又は低圧側駆動部140のいずれかがオフ状態になる信号を供給してIGBT150,152が同時にオン状態になることを防ぐ。
The control
高圧側駆動部130は、制御入力処理部120を介して供給された高圧側制御入力HINに応じてIGBT150に供給するIGBT用制御信号を生成する。高圧側駆動部130は、図2に示すように、レベルシフト回路132と、制御ロジック回路134と、CMOS136とを有する。
High-voltage-
レベルシフト回路132は、高耐圧MOSFET50及びレベルシフト抵抗Rを有する。レベルシフト抵抗Rは、CMOS136の制御電位VGを設定するためのものであり、プルアップ抵抗に相当する役割を果たす。制御ロジック回路134は、抵抗、インバータ及びインターロック等によって構成されている。
The
制御入力処理部120を介して供給された高圧側制御入力HINがオフ電位の場合には、高耐圧MOSFET50がオフ状態となり、高圧側浮遊供給絶対電位VBがCMOSの制御電位VGとして、制御ロジック回路134を介してCMOS136のpMOS及びnMOSのそれぞれのゲート電極に供給される。一方、制御入力処理部120を介して供給された高圧側制御入力HINがオン電位の場合には、高耐圧MOSFET50がオン状態となり、高耐圧MOSFET50の内部抵抗とレベルシフト抵抗Rの抵抗との比率に応じた電圧がCMOSの制御電位VGとして、制御ロジック回路134を介してCMOS136のpMOS及びnMOSのそれぞれのゲート電極に供給される。これにより、CMOS136のスイッチングを行うことが可能となる。
When the high-pressure-side control input H IN supplied via the control
CMOS136は、pMOS及びnMOSからなり、高圧側浮遊供給絶対電位VBと高圧側浮遊オフセット電位VSのいずれかの電位を高圧側駆動信号出力VHとして出力する。
The
低圧側駆動部140も、高圧側駆動部130の場合と同様に、CMOS(図示せず)を有し、低圧側固定供給電位VCCと共通接地電位COMのいずれかの電位を低圧側駆動信号出力VLとして出力する。
Similarly to the case of the high voltage
パワーデバイス駆動装置110は、高圧側駆動部130からの高圧側駆動信号出力VHをIGBT150に出力するとともに低圧側駆動部140からの低圧側駆動信号出力VLをIGBT152に出力することで、外部に接続された負荷を適切に駆動することができる。
The power
次に、パワーデバイス駆動装置110(実施形態1に係る高耐圧半導体装置1)の具体的な構成について説明する。
Next, a specific configuration of the power device driving apparatus 110 (the high
図3は、実施形態1に係る高耐圧半導体装置1を説明するために示す図である。なお、図3中、制御ロジック回路134及びCMOS136の図示は省略されている(以下、図9まで同じ。)。また、図3中、表面に形成されている抵抗やメタルなどの構成物の図示も適宜省略されている。
図4は、実施形態1に係る高耐圧半導体装置1を説明するために示す図である。図4(a)は浮遊島領域30における高耐圧半導体装置1の平面図であり、図4(b)は図4(a)のA−A断面図であり、図4(c)は図4(a)のB−B断面図である。
FIG. 3 is a diagram for explaining the high-breakdown-
FIG. 4 is a view for explaining the high
実施形態1に係る高耐圧半導体装置1は、図3及び図4に示すように、IGBT(高電圧スイッチング素子)150に供給するIGBT用制御信号(高電圧スイッチング素子用制御信号)を生成する高電圧回路40と、高電圧回路40から突出するように形成され、高電圧回路40に供給する高電圧回路用制御信号を生成するための高耐圧MOSFET50と、高電圧回路40と高耐圧MOSFET50との間に位置する境界領域60とを備える。高電圧回路40、高耐圧MOSFET50及び境界領域60はいずれも、素子分離領域20に囲まれた同一のn型(第1導電型)の浮遊島領域30に形成されており、浮遊島領域30の周辺部にはリサーフ領域70が形成されている。
The high
実施形態1に係る高耐圧半導体装置1は、図4(b)及び図4(c)に示すように、p型(第2導電型)の半導体基板12と、半導体基板12の第1主面側に位置するn型(第1導電型)のエピタキシャル層14と、エピタキシャル層14の第1主面側から選択的に拡散されたp型(第2導電型)の表面拡散層22と、表面拡散層22が形成された領域における半導体基板12とエピタキシャル層14との境界面近傍に位置するp型(第2導電型)の埋込拡散層24とを有する半導体基体10に形成されている。また、浮遊島領域30は、エピタキシャル層14における、表面拡散層22と埋込拡散層24とからなる素子分離領域20に囲まれた領域に形成されている。
As shown in FIGS. 4B and 4C, the high
エピタキシャル層14の厚さは、10μm〜30μmの範囲内(例えば20μm)にあり、エピタキシャル層14の不純物濃度は、1.5×1015cm−3〜1.5×1017cm−3の範囲内(例えば1.5×1016cm−3)にある。半導体基板12の厚さは、100μm〜500μmの範囲内(例えば、300μm)にある。半導体基板12における第1主面側とは反対側の第2主面側の表面にはメタル層(図示せず。)が形成されている。
The thickness of the
素子分離領域20は、図3に示すように、高圧側駆動部130を形成する浮遊島領域30やその他の回路を形成する別の浮遊島領域(図3中白抜きの四角形で示された領域)を除き、半導体基体10の第1主面側の全面に形成されている。素子分離領域20は、上述したように、表面拡散層22と埋込拡散層24とからなる。
As shown in FIG. 3, the
表面拡散層22は、半導体基体10の第1主面側からp型の不純物を拡散させることにより形成されるp型の領域である。埋込拡散層24は、表面拡散層22が形成された領域における半導体基板12とエピタキシャル層14との境界面近傍に形成されているp型の領域である。埋込拡散層24は、エピタキシャル層14を形成する前の半導体基板12の表面にp型不純物を拡散した後にエピタキシャル層14を形成し、その後処理することにより形成することができる。表面拡散層22の表面におけるp型不純物濃度は1.0×1016cm−3〜1.0×1018cm−3の範囲内(例えば1.0×1017cm−3)にある。また、埋込拡散層24におけるp型不純物濃度は1.0×1016cm−3〜1.0×1018cm−3の範囲内(例えば1.0×1017cm−3)にある。
The
浮遊島領域30は、エピタキシャル層14における、素子分離領域20に囲まれたn型の領域からなる。浮遊島領域30には、上述したように、高電圧回路40、高耐圧MOSFET50及び境界領域60が形成されている。浮遊島領域30の周辺部においては、上述したように、リサーフ領域70が形成されており、高電圧回路40の周辺部の表面にはリサーフ領域70を挟んで内側の領域と外側の領域にそれぞれメタル層MHV、MGNDが配設されている。
The floating
高電圧回路40は、浮遊島領域30における角が丸みを帯びた長方形の領域に形成され、高耐圧MOSFET50及び境界領域60よりも広い面積を有する。高電圧回路40は、IGBT150に供給するIGBT用制御信号を生成する。高電圧回路40は、図2に示すように、レベルシフト回路132の一部(高耐圧MOSFET50を除いた部分)、制御ロジック回路134及びCMOS136を有する。高電圧回路40の表面には、図4に示すように、レベルシフト抵抗Rが設けられており、レベルシフト抵抗Rの一方端は、メタル層M1を介して高耐圧MOSFET50のドレイン電極Dに接続され、レベルシフト抵抗Rの他方端は、メタル層M2を介してリサーフ領域70の内側の領域に配設されたメタル層MHVに接続されている。なお、図4(a)においては、図を簡略化して示すために、CMOS(pMOS及びcMOS)の図示が省略されており、図4(c)においては、同様に、CMOS(pMOS及びcMOS)の一部のみが図示されている。
The
高耐圧MOSFET50は、高電圧回路40から突出するように形成され、高電圧回路40に供給する高電圧回路用制御信号を生成する。具体的には、高耐圧MOSFET50は、接地されているソース電極Sと、ソース電極Sの下に形成されたp型ボディ領域51と、p型ボディ領域51の表面に形成されたn+型のソース領域52及びp+型のオーミック拡散領域53と、p型ボディ領域51のチャネル形成領域を覆うようにエピタキシャル層14の表面に形成されたゲート絶縁層54と、ゲート絶縁層54上に形成されたゲート電極層55と、エピタキシャル層14の表面に形成されたn+型のドレイン領域56と、ドレイン電極Dとを有する。ドレイン電極Dは、レベルシフト抵抗Rに向けて延在するメタル層M1と一体となって形成されている。p型ボディ領域51とドレイン領域56との間にはリサーフ領域70が形成されている。
The
境界領域60は、図4(a)に示すように、高電圧回路40と高耐圧MOSFET50との間に位置する。境界領域60は、高電圧回路40から高耐圧MOSFET50に向かう方向に直交する方向に沿って両側から内側にくびれた形状を有する。このため、高電圧回路40から高耐圧MOSFET50に向かう方向に直交する方向に沿って境界領域60の幅を計ったとき、境界領域60の幅は同方向に沿った高耐圧MOSFET50の幅よりも狭い。
The
境界領域60においては、図4(b)に示すように、境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分(図4中のA−A断面の部分)において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭い。すなわち、境界領域60においては、高電圧回路40から高耐圧MOSFET50に向かう方向に直交する方向に沿って埋込拡散層24が表面拡散層22よりもさらに内側にくびれた形状を有する。
In the
リサーフ領域70は、n型の拡散領域のみが形成された構造の一重拡散リサーフ領域である。リサーフ領域70の表面におけるp型不純物濃度は、1.0×10−16cm−3〜1.0×10−18cm−3の範囲内(例えば1.0×10−17cm−3)にある。リサーフ領域70の深さは、2μm〜10μmの範囲内(例えば、4μm)にある。
The
p型ボディ領域51の表面におけるp型不純物濃度は、1.0×10−16cm−3〜1.0×10−18cm−3の範囲内(例えば1.0×10−17cm−3)にある。p型ボディ領域51の深さは、2μm〜10μmの範囲内(例えば、5μm)にある。
The p-type impurity concentration on the surface of the p-
ソース領域52におけるn型不純物濃度は、1.0×10−19cm−3〜1.0×10−20cm−3の範囲内(例えば3.0×10−19cm−3)にある。ソース領域52の深さは、0.5μm〜2μmの範囲内(例えば、1μm)にある。
The n-type impurity concentration in the
オーミック拡散領域53におけるp型不純物濃度は、1.0×10−19cm−3〜1.0×10−20cm−3の範囲内(例えば3.0×10−19cm−3)にある。オーミック拡散領域53の深さは、0.5μm〜2μmの範囲内(例えば、1μm)にある。
The p-type impurity concentration in the
ドレイン領域56におけるn型不純物濃度は、1.0×10−19cm−3〜1.0×10−20cm−3の範囲内(例えば3.0×10−19cm−3)にある。ドレイン領域56の深さは、0.5μm〜2μmの範囲内(例えば、1μm)にある。
The n-type impurity concentration in the
2.実施形態1に係る高耐圧半導体装置1の動作
次に、実施形態1に係る高耐圧半導体装置1の動作を説明する。
2. Operation of High
制御入力処理部120を介して供給された高圧側制御入力HINがオフ電位の場合には、高耐圧MOSFET50がオフ状態となり、高圧側浮遊供給絶対電位VB(例えば600V)がそのままCMOSの制御電位VGとして制御ロジック回路134を介してCMOS136のpMOS及びnMOSのそれぞれのゲート電極に供給される。これにより、pMOSがオフ、nMOSがオンとなり、高圧側駆動部130における高圧側駆動信号出力VHとして高圧側浮遊オフセット電位VSがIGBT150に出力される。
When the high-pressure-side control input H IN supplied via the control
一方、制御入力処理部120を介して供給された高圧側制御入力HINがオン電位の場合には、高耐圧MOSFET50がオン状態となり、高耐圧MOSFET50の内部抵抗とレベルシフト抵抗Rの抵抗との比率に応じた電圧(例えば595V)がCMOSの制御電位VGとして制御ロジック回路134を介してCMOS136のpMOS及びnMOSのそれぞれのゲート電極に供給される。これにより、pMOSがオン、nMOSがオフとなり、高圧側駆動部130における高圧側駆動信号出力VHとして高圧側浮遊供給絶対電位VBがIGBT150に出力される。
On the other hand, high-pressure-side control input H IN supplied via the control
3.実施形態1に係る高耐圧半導体装置1の効果
図5は、比較例に係る高耐圧半導体装置800を説明するために示す図である。図5(a)は浮遊島領域30における高耐圧半導体装置800の平面図であり、図5(b)は図5(a)のA−A断面図であり、図5(c)は図5(a)のB−B断面図である。
3. Effect of High
実施形態1に係る高耐圧半導体装置1によれば、素子分離領域20において埋込拡散層24を有することから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
According to the high breakdown
比較例に係る高耐圧半導体装置800(高耐圧半導体装置800の全体図は図示せず。)は、基本的には実施形態1に係る高耐圧半導体装置1と同様の構成を有するが、境界領域における埋込拡散層の構成が実施形態1に係る高耐圧半導体装置1の場合とは異なる。
すなわち、比較例に係る高耐圧半導体装置800においては、図5に示すように、境界領域860においては、当該境界領域860を両側から挟む表面拡散層822間の間隔が最も狭い部分において、境界領域860を両側から挟む埋込拡散層824間の間隔と境界領域860を両側から挟む表面拡散層822間の間隔とほぼ同じである。
The high-voltage semiconductor device 800 according to the comparative example (the overall view of the high-voltage semiconductor device 800 is not shown) has basically the same configuration as the high-
That is, in the high breakdown voltage semiconductor device 800 according to the comparative example, as shown in FIG. 5, in the
これに対して、実施形態1に係る高耐圧半導体装置1によれば、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、より一層、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置(比較例に係る高耐圧半導体装置800(図5参照。))よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
On the other hand, according to the high
また、実施形態1に係る高耐圧半導体装置1によれば、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、境界領域60における埋込拡散層24間を通して高電圧回路40と高耐圧MOSFET50との間を漏れ電流が流れることを防ぐことが可能となる。その結果、従来よりも耐圧の高い高耐圧半導体装置を提供することが可能となる。
Further, according to the high
また、実施形態1に係る高耐圧半導体装置1によれば、境界領域60においては、表面拡散層22に挟まれた領域の両端にそれぞれリサーフ領域70が形成されているため、境界領域60における耐圧を高くすることが可能となる。
Further, according to the high breakdown
また、実施形態1に係る高耐圧半導体装置1によれば、高電圧回路40から高耐圧MOSFET50に向かう方向に直交する方向に沿って境界領域60の幅を計ったとき、境界領域60の幅は、同じ方向に沿った高耐圧MOSFET50の幅よりも狭いため、半導体基体10を通して高電圧回路40と高耐圧MOSFET50との間を流れる電流を、従来の高耐圧半導体装置と比較して少なくすることが可能となる。その結果、高耐圧半導体装置1の消費電力や発熱量を減少させることが可能となり、高い性能を有する高耐圧半導体装置とすることが可能となる。
Further, according to the high
また、実施形態1に係る高耐圧半導体装置1によれば、半導体基板12における第1主面側とは反対側の第2主面側の表面にはメタル層が形成されているため、境界領域60において、降伏電圧を超えた電圧が印加された場合に、素子の内部に移された降伏点から発生する熱を効率よく外部に放出することが可能となる。
Further, according to the high breakdown
[実施形態2]
図6は、実施形態2に係る高耐圧半導体装置2を説明するために示す図である。図6(a)は浮遊島領域30における高耐圧半導体装置2の平面図であり、図6(b)は図6(a)のA−A断面図であり、図6(c)は図6(a)のB−B断面図である。
[Embodiment 2]
FIG. 6 is a diagram for explaining the high voltage semiconductor device 2 according to the second embodiment. 6A is a plan view of the high voltage semiconductor device 2 in the floating
実施形態2に係る高耐圧半導体装置2(高耐圧半導体装置2の全体図は図示せず。)は、基本的には実施形態1に係る高耐圧半導体装置1と同様の構成を有するが、リサーフ領域の構成が実施形態1に係る高耐圧半導体装置1の場合とは異なる。すなわち、実施形態2に係る高耐圧半導体装置2においては、図6に示すように、境界領域60においては、浮遊島領域30の周辺部Apと当該周辺部Apに挟まれた内側領域Aiとのうち内側領域Aiにおいてもリサーフ領域71が形成されている。
The high withstand voltage semiconductor device 2 according to the second embodiment (the overall view of the high withstand voltage semiconductor device 2 is not shown) has basically the same configuration as the high withstand
このように、実施形態2に係る高耐圧半導体装置2は、リサーフ領域の構成が実施形態1に係る高耐圧半導体装置1の場合とは異なるが、実施形態1に係る高耐圧半導体装置1の場合と同様に、素子分離領域20において埋込拡散層24を備え、かつ、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
As described above, the high voltage semiconductor device 2 according to the second embodiment is different from the high
また、実施形態2に係る高耐圧半導体装置2によれば、境界領域60においては、浮遊島領域30の周辺部Apと当該周辺部Apに挟まれた内側領域Aiとのうち内側領域Aiにおいてもリサーフ領域71が形成されていることから、境界領域60における電界集中を緩和できるようになり、従来よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。
Further, according to the high voltage semiconductor device 2 according to the second embodiment, in the
また、実施形態2に係る高耐圧半導体装置2によれば、高電圧回路40と高耐圧MOSFET50との間に位置する境界領域60においては、浮遊島領域30の周辺部Apと当該周辺部Apに挟まれた内側領域Aiとのうち内側領域Aiにおいてもリサーフ領域71が形成されていることから、エピタキシャル層14を通して高電圧回路40と高耐圧MOSFET50との間を流れる電流を極めて低い値にすることが可能となり、設計時に上記電流を考慮する必要がなくなり、設計期間を短縮できるという効果も得られる。
Further, according to the high breakdown voltage semiconductor device 2 according to the second embodiment, in the
なお、実施形態2に係る高耐圧半導体装置2は、リサーフ領域の構成以外の点については実施形態1に係る高耐圧半導体装置1と同様の構成を有するため、実施形態1に係る高耐圧半導体装置1が有する効果のうち該当する効果を有する。
The high voltage semiconductor device 2 according to the second embodiment has the same configuration as that of the high
[実施形態3]
図7は、実施形態3に係る高耐圧半導体装置3を説明するために示す図である。図7(a)は浮遊島領域30における高耐圧半導体装置3の平面図であり、図7(b)は図7(a)のA−A断面図であり、図7(c)は図7(a)のB−B断面図である。
[Embodiment 3]
FIG. 7 is a diagram for explaining the high breakdown voltage semiconductor device 3 according to the third embodiment. 7A is a plan view of the high voltage semiconductor device 3 in the floating
実施形態3に係る高耐圧半導体装置3(高耐圧半導体装置3の全体図は図示せず。)は、基本的には実施形態2に係る高耐圧半導体装置2と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態2に係る高耐圧半導体装置2の場合とは異なる。すなわち、実施形態3に係る高耐圧半導体装置3においては、図7に示すように、リサーフ領域72は、p型(第2導電型)の拡散領域72Lの表面にn型(第1導電型)の拡散領域72Uが形成された構造の二重拡散リサーフ領域からなる。
The high withstand voltage semiconductor device 3 according to the third embodiment (the overall view of the high withstand voltage semiconductor device 3 is not shown) has basically the same configuration as that of the high withstand voltage semiconductor device 2 according to the second embodiment. The configuration of the RESURF region in the region is different from that of the high voltage semiconductor device 2 according to the second embodiment. That is, in the high voltage semiconductor device 3 according to the third embodiment, as shown in FIG. 7, the
このように、実施形態3に係る高耐圧半導体装置3は、境界領域におけるリサーフ領域の構成が実施形態2に係る高耐圧半導体装置2の場合とは異なるが、実施形態2に係る高耐圧半導体装置2の場合と同様に、素子分離領域20において埋込拡散層24を備え、かつ、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
As described above, the high voltage semiconductor device 3 according to the third embodiment is different from the high voltage semiconductor device 2 according to the second embodiment in the configuration of the RESURF region in the boundary region, but the high voltage semiconductor device according to the second embodiment. 2, the
また、実施形態3に係る高耐圧半導体装置3によれば、リサーフ領域72は、p型拡散領域(第2導電型の拡散領域)72Lの表面にn型拡散領域(第1導電型の拡散領域)72Uが形成された構造の二重拡散リサーフ領域からなることから、高耐圧MOSFET50の電流密度を高められるので、より小さなサイズの高耐圧半導体装とすることが可能となるという効果も得られる。
Further, according to the high voltage semiconductor device 3 according to the third embodiment, the
なお、実施形態3に係る高耐圧半導体装置3は、境界領域におけるリサーフ領域の構成以外の点については実施形態2に係る高耐圧半導体装置2と同様の構成を有するため、実施形態2に係る高耐圧半導体装置2が有する効果のうち該当する効果を有する。 The high voltage semiconductor device 3 according to the third embodiment has the same configuration as that of the high voltage semiconductor device 2 according to the second embodiment except for the configuration of the RESURF region in the boundary region. This has a corresponding effect among the effects of the withstand voltage semiconductor device 2.
[実施形態4]
図8は、実施形態4に係る高耐圧半導体装置4を説明するために示す図である。図8(a)は浮遊島領域30における高耐圧半導体装置4の平面図であり、図8(b)は図8(a)のA−A断面図及びB−B断面図であり、図8(c)は図8(a)のC−C断面図である。
[Embodiment 4]
FIG. 8 is a diagram for explaining the high breakdown voltage semiconductor device 4 according to the fourth embodiment. 8A is a plan view of the high voltage semiconductor device 4 in the floating
実施形態4に係る高耐圧半導体装置4(高耐圧半導体装置4の全体図は図示せず。)は、基本的には実施形態3に係る高耐圧半導体装置3と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態3に係る高耐圧半導体装置3の場合とは異なる。すなわち、実施形態4に係る高耐圧半導体装置4において、リサーフ領域のうち境界領域60に形成されているリサーフ領域73は、図8に示すように、高電圧回路40側に位置し、p型(第1導電型)の拡散領域73aLの表面にn型(第2導電型)の拡散領域73aUが形成された構造の高電圧回路40側の二重拡散リサーフ領域73aと、高耐圧MOSFET50側に位置し、p型(第1導電型)の拡散領域73bLの表面にn型(第2導電型)の拡散領域73bUが形成された構造の高耐圧MOSFET50側の二重拡散リサーフ領域73bと、高電圧回路40側の二重拡散リサーフ領域73aと高耐圧MOSFET50側の二重拡散リサーフ領域73bとの間に位置し、p型(第1導電型)の拡散領域のみが形成された構造の一重拡散リサーフ領域73cとからなる。
The high withstand voltage semiconductor device 4 according to the fourth embodiment (an overall view of the high withstand voltage semiconductor device 4 is not shown) has basically the same configuration as that of the high withstand voltage semiconductor device 3 according to the third embodiment, but has a boundary. The configuration of the RESURF region in the region is different from that of the high voltage semiconductor device 3 according to the third embodiment. That is, in the high voltage semiconductor device 4 according to the fourth embodiment, the
このように、実施形態4に係る高耐圧半導体装置4は、境界領域におけるリサーフ領域の構成が実施形態3に係る高耐圧半導体装置3の場合とは異なるが、実施形態3に係る高耐圧半導体装置3の場合と同様に、素子分離領域20において埋込拡散層24を備え、かつ、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
As described above, the high voltage semiconductor device 4 according to the fourth embodiment differs from the high voltage semiconductor device 3 according to the third embodiment in the configuration of the RESURF region in the boundary region, but the high voltage semiconductor device according to the third embodiment. 3, the
また、実施形態4に係る高耐圧半導体装置4によれば、リサーフ領域のうち境界領域60に形成されているリサーフ領域73が、高電圧回路40側の二重拡散リサーフ領域73aと、高耐圧MOSFET50側の二重拡散リサーフ領域73bと、高電圧回路40側の二重拡散リサーフ領域73aと高耐圧MOSFET50側の二重拡散リサーフ領域73bとの間に位置する一重拡散リサーフ領域73cとからなることから、境界領域60における電界集中をより一層緩和できるようになり、実施形態3に係る高耐圧半導体装置3よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。また、半導体基体を通して高電圧回路40と高耐圧MOSFET50との間を流れる電流をより一層低い値にすることが可能となるという効果も得られる。
Further, according to the high voltage semiconductor device 4 according to the fourth embodiment, the
なお、実施形態4に係る高耐圧半導体装置4は、境界領域におけるリサーフ領域の構成以外の点については実施形態3に係る高耐圧半導体装置3と同様の構成を有するため、実施形態3に係る高耐圧半導体装置3が有する効果のうち該当する効果を有する。 The high voltage semiconductor device 4 according to the fourth embodiment has the same configuration as that of the high voltage semiconductor device 3 according to the third embodiment except for the configuration of the RESURF region in the boundary region. This has a corresponding effect among the effects of the breakdown voltage semiconductor device 3.
[実施形態5]
図9は、実施形態5に係る高耐圧半導体装置5を説明するために示す図である。図9(a)は浮遊島領域30における高耐圧半導体装置5の平面図であり、図9(b)は図9(a)のA−A断面図及びB−B断面図であり、図9(c)は図9(a)のC−C断面図である。
[Embodiment 5]
FIG. 9 is a diagram for explaining the high breakdown voltage semiconductor device 5 according to the fifth embodiment. 9A is a plan view of the high breakdown voltage semiconductor device 5 in the floating
実施形態5に係る高耐圧半導体装置5(高耐圧半導体装置3の全体図は図示せず。)は、基本的には実施形態4に係る高耐圧半導体装置4と同様の構成を有するが、境界領域におけるリサーフ領域の構成が実施形態4に係る高耐圧半導体装置4の場合とは異なる。すなわち、実施形態5に係る高耐圧半導体装置5においては、図9に示すように、境界領域60においては、境界領域60全体にリサーフ領域74が形成されている。
The high withstand voltage semiconductor device 5 according to the fifth embodiment (the overall view of the high withstand voltage semiconductor device 3 is not shown) has basically the same configuration as that of the high withstand voltage semiconductor device 4 according to the fourth embodiment. The configuration of the RESURF region in the region is different from that of the high voltage semiconductor device 4 according to the fourth embodiment. That is, in the high breakdown voltage semiconductor device 5 according to the fifth embodiment, as shown in FIG. 9, the
このように、実施形態5に係る高耐圧半導体装置5は、境界領域におけるリサーフ領域の構成が実施形態4に係る高耐圧半導体装置4の場合とは異なるが、実施形態4に係る高耐圧半導体装置4の場合と同様に、素子分離領域20において埋込拡散層24を備え、かつ、境界領域60においては、当該境界領域60を両側から挟む表面拡散層22間の間隔が最も狭い部分において、境界領域60を両側から挟む埋込拡散層24間の間隔が、境界領域60を両側から挟む表面拡散層22間の間隔よりも狭いことから、降伏点を素子の表面から素子の内部に移すことが可能となる。その結果、降伏電圧を超えた電圧が印加された場合に、従来よりも広い範囲で分散して熱を発生させることが可能となり、従来の高耐圧半導体装置よりも素子が破壊され難い高耐圧半導体装置とすることが可能となる。
As described above, the high voltage semiconductor device 5 according to the fifth embodiment is different from the high voltage semiconductor device 4 according to the fourth embodiment in the configuration of the RESURF region in the boundary region, but the high voltage semiconductor device according to the fourth embodiment. 4, the
また、実施形態5に係る高耐圧半導体装置5によれば、境界領域60全体にリサーフ領域74が形成されていることから、境界領域60における電界集中をより一層緩和できるようになり、実施形態4に係る高耐圧半導体装置4よりも高い耐圧を有する高耐圧半導体装置を提供することが可能となる。また、半導体基体10を通して高電圧回路40と高耐圧MOSFET50との間を流れる電流をより一層低い値にすることが可能となるという効果も得られる。
Further, according to the high voltage semiconductor device 5 according to the fifth embodiment, since the
なお、実施形態5に係る高耐圧半導体装置5は、境界領域におけるリサーフ領域の構成以外の点については実施形態4に係る高耐圧半導体装置4と同様の構成を有するため、実施形態4に係る高耐圧半導体装置4が有する効果のうち該当する効果を有する。 The high voltage semiconductor device 5 according to the fifth embodiment has the same configuration as that of the high voltage semiconductor device 4 according to the fourth embodiment except for the configuration of the RESURF region in the boundary region. This has a corresponding effect among the effects of the breakdown voltage semiconductor device 4.
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。 As mentioned above, although this invention was demonstrated based on said embodiment, this invention is not limited to said embodiment. The present invention can be implemented in various modes without departing from the spirit thereof, and for example, the following modifications are possible.
(1)上記各実施形態においては、制御ロジック回路やCMOSが同一の浮遊島領域に形成されている場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、制御ロジック回路やCMOSが別の浮遊島領域に形成されている場合であっても本発明を適用可能である。 (1) In each of the above embodiments, the present invention has been described by taking as an example the case where the control logic circuit and the CMOS are formed in the same floating island region, but the present invention is not limited to this. For example, the present invention can be applied even when the control logic circuit or the CMOS is formed in another floating island region.
(2)上記各実施形態においては、表面拡散層22が形成された領域における半導体基板12とエピタキシャル層14との境界面近傍にp型の埋込拡散層24が形成されている半導体基体10に高耐圧半導体装置が形成されているが、本発明はこれに限定されるものではない。例えば、表面拡散層22が形成された領域における半導体基板12とエピタキシャル層14との境界面近傍にp型の埋込拡散層24が形成されていない半導体基体に高耐圧半導体装置が形成されていてもよい。
(2) In each of the above embodiments, the
1,1a,2,3,4,5…高耐圧半導体装置、10…半導体基体、12…半導体基板、14…エピタキシャル層、20…素子分離領域、22…表面拡散層、24…埋込拡散層、30…浮遊島領域、40…高電圧回路、50…高耐圧MOSFET、51…p型ボディ領域、52…ソース領域、53…拡散領域、54…ゲート絶縁膜、55…ゲート電極層、56…ドレイン電極、60…境界領域、70,71,72,73,74…リサーフ領域、72L、73aL、73bL…(p型の)拡散領域、72U、73aU、73bU…(n型の)拡散領域、80…素子形成領域、100…パワーデバイス、110…パワーデバイス駆動装置、120…制御入力処理部、130…高圧側駆動部、132…レベルシフト回路、134…制御ロジック回路、136…CMOS、140…低圧側駆動部、150,152…IGBT、Ai…内側領域、Ap…周辺部、C1,C2…コンデンサ、D…ドレイン電極、D1,D2…ダイオード、HIN…高圧側制御入力、HV…高電圧、LIN…低圧側制御入力、M1、M2、MGND、MHV…メタル層、R…レベルシフト抵抗、S…ソース電極、Repi…エピタキシャル層を介した抵抗
DESCRIPTION OF
Claims (8)
前記半導体基体の第1主面側から拡散された第1導電型の表面拡散層及び当該表面拡散層が形成された領域における前記半導体基板と前記エピタキシャル層との境界面近傍に形成された第1導電型の埋込拡散層からなる素子分離領域と、
高電圧スイッチング素子に供給する高電圧スイッチング素子用制御信号を生成する高電圧回路と、
前記高電圧回路から突出するように形成され、前記高電圧回路に供給する高電圧回路用制御信号を生成するための高耐圧MOSFETと、
前記高電圧回路と前記高耐圧MOSFETとの間に位置する境界領域とを備え、
前記高電圧回路、前記高耐圧MOSFET及び前記境界領域がいずれも、素子分離領域に囲まれた同一の第2導電型の前記浮遊島領域に形成され、
前記浮遊島領域の周辺部にはリサーフ領域が形成されている高耐圧半導体装置であって、
前記境界領域においては、前記境界領域を両側から挟む表面拡散層間の間隔が最も狭い部分において、前記境界領域を両側から挟む埋込拡散層間の間隔が、前記境界領域を両側から挟む表面拡散層間の間隔よりも狭いことを特徴とする高耐圧半導体装置。 A semiconductor substrate in which a first conductivity type semiconductor substrate and a second conductivity type epitaxial layer formed on the first main surface side of the semiconductor substrate are laminated;
A first conductivity type surface diffusion layer diffused from the first main surface side of the semiconductor substrate and a first surface formed in the vicinity of the boundary surface between the semiconductor substrate and the epitaxial layer in the region where the surface diffusion layer is formed. An element isolation region comprising a conductive type buried diffusion layer;
A high voltage circuit for generating a control signal for the high voltage switching element to be supplied to the high voltage switching element;
A high-voltage MOSFET for generating a control signal for a high-voltage circuit that is formed to protrude from the high-voltage circuit and is supplied to the high-voltage circuit;
A boundary region located between the high voltage circuit and the high voltage MOSFET,
The high voltage circuit, the high breakdown voltage MOSFET and the boundary region are all formed in the floating island region of the same second conductivity type surrounded by the element isolation region,
A high-voltage semiconductor device in which a RESURF region is formed in the periphery of the floating island region,
In the boundary region, in the portion where the distance between the surface diffusion layers sandwiching the boundary region from both sides is the narrowest, the interval between the buried diffusion layers sandwiching the boundary region from both sides is the same as the distance between the surface diffusion layers sandwiching the boundary region from both sides. A high breakdown voltage semiconductor device characterized by being narrower than the interval.
前記境界領域においては、前記表面拡散層に挟まれた領域の両端にそれぞれリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。 The high voltage semiconductor device according to claim 1,
In the boundary region, a resurf region is formed at each end of a region sandwiched between the surface diffusion layers.
前記境界領域においては、前記浮遊島領域の周辺部と当該周辺部に挟まれた内側領域とのうち内側領域においてもリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。 The high voltage semiconductor device according to claim 1,
In the boundary region, a RESURF region is also formed in an inner region of a peripheral portion of the floating island region and an inner region sandwiched between the peripheral portions.
前記境界領域においては、前記境界領域全体にリサーフ領域が形成されていることを特徴とする高耐圧半導体装置。 The high voltage semiconductor device according to claim 3,
In the boundary region, a RESURF region is formed in the entire boundary region.
前記高電圧回路から前記高耐圧MOSFETに向かう方向に直交する方向に沿って前記境界領域の幅を計ったとき、前記境界領域の幅は、同じ方向に沿った前記高耐圧MOSFETの幅よりも狭いことを特徴とする高耐圧半導体装置。 In the high voltage semiconductor device according to any one of claims 1 to 4,
When the width of the boundary region is measured along a direction orthogonal to the direction from the high voltage circuit to the high breakdown voltage MOSFET, the width of the boundary region is narrower than the width of the high breakdown voltage MOSFET along the same direction. A high voltage semiconductor device characterized by the above.
前記半導体基板における第1主面側とは反対側の第2主面側の表面にはメタル層が形成されていることを特徴とする高耐圧半導体装置。 In the high voltage semiconductor device according to any one of claims 1 to 5,
A high breakdown voltage semiconductor device, wherein a metal layer is formed on a surface of a second main surface opposite to the first main surface in the semiconductor substrate.
前記リサーフ領域は、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の二重拡散リサーフ領域からなることを特徴とする高耐圧半導体装置。 In the high voltage semiconductor device according to any one of claims 1 to 6,
The high-voltage semiconductor device according to claim 1, wherein the resurf region comprises a double diffusion resurf region having a structure in which a second conductivity type diffusion region is formed on a surface of the first conductivity type diffusion region.
前記リサーフ領域のうち前記境界領域に形成されているリサーフ領域は、
前記高電圧回路側に位置し、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の前記高電圧回路側の二重拡散リサーフ領域と、
前記高耐圧MOSFET側に位置し、第1導電型の拡散領域の表面に第2導電型の拡散領域が形成された構造の前記高耐圧MOSFET側の二重拡散リサーフ領域と、
前記高電圧回路側の二重拡散リサーフ領域と前記高耐圧MOSFET側の二重拡散リサーフ領域との間に位置し、第1導電型の拡散領域のみが形成された構造の一重拡散リサーフ領域とからなることを特徴とする高耐圧半導体装置。 The high voltage semiconductor device according to claim 7,
The RESURF region formed in the boundary region among the RESURF regions is
A double diffusion resurf region on the high voltage circuit side, which is located on the high voltage circuit side and has a structure in which a diffusion region of the second conductivity type is formed on the surface of the diffusion region of the first conductivity type;
A double diffusion RESURF region on the high breakdown voltage MOSFET side having a structure in which a second conductivity type diffusion region is formed on the surface of the first conductivity type diffusion region, located on the high breakdown voltage MOSFET side;
A single diffusion resurf region, which is located between the double diffusion resurf region on the high voltage circuit side and the double diffusion resurf region on the high voltage MOSFET side, and in which only the first conductivity type diffusion region is formed. A high withstand voltage semiconductor device characterized in that.
Priority Applications (1)
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