JP2014011768A - A/d converter and semiconductor device - Google Patents
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Abstract
Description
本発明は、A/D(Analog/Digital)変換器及びA/D変換器を備えた半導体装置に関し、例えば逐次比較方式のA/D変換器及び逐次比較型A/D変換器を備えた半導体装置に関する。 The present invention relates to a semiconductor device including an A / D (Analog / Digital) converter and an A / D converter, for example, a semiconductor including a successive approximation type A / D converter and a successive approximation type A / D converter. Relates to the device.
A/D(Analog/Digital)変換器を搭載したシステム(たとえば携帯電話、スマートフォン、オーディオ機器等)が広く用いられている。A/D変換器に対しては、変換性能の向上が求められている。例えば、A/D変換の変換精度に関する技術として、特許文献1に外部端子数を大幅に削減し、かつ高精度なA/D変換を行うA/D変換器が開示されている。
A system (for example, a mobile phone, a smartphone, an audio device, etc.) equipped with an A / D (Analog / Digital) converter is widely used. For A / D converters, improvement in conversion performance is required. For example, as a technique related to the conversion accuracy of A / D conversion,
ここで、一般的なシングルエンド入力方式の電荷再配分型逐次比較A/D変換器について検討する。当該A/D変換器は、アナログ入力信号をローカルDAC(Digital/Analog Converter)でサンプリングし、サンプリングした電圧値と、ローカルDACが逐次比較レジスタに応じて生成した電圧値との差電圧を生成する。基準電圧生成回路(CIN)は、この差電圧と比較する基準電圧を生成する。プリアンプは、差電圧と基準電圧を増幅し、コンパレータに増幅信号を供給する。コンパレータは、この入力信号に応じて比較処理を行い、比較結果を逐次比較レジスタに反映する。 Here, a general single-end input type charge redistribution successive approximation A / D converter will be considered. The A / D converter samples an analog input signal with a local DAC (Digital / Analog Converter), and generates a difference voltage between the sampled voltage value and a voltage value generated by the local DAC according to the successive approximation register. . A reference voltage generation circuit (CIN) generates a reference voltage to be compared with the difference voltage. The preamplifier amplifies the difference voltage and the reference voltage and supplies an amplified signal to the comparator. The comparator performs comparison processing according to the input signal and reflects the comparison result in the successive approximation register.
ローカルDACは、複数の容量素子(Cuとする)を有し、各容量素子をコンパレータの比較結果に応じてLo側参照電位AVRBCまたはHi側参照電位AVRTCと接続する。ここで、A/D変換器が出力するデジタル値(以下、コードとも記載する。)が大きいほど、多くの容量素子がHi側参照電位AVRTCと接続する。一方、コードが小さいほど、多くの容量素子がLo側参照電位AVRBCと接続する。よって、コードが小さい場合、Lo側参照電圧AVRBCに起因するノイズ量が大きくなる。一方、コードが大きいほどHi側参照電圧AVRTCに起因するノイズ量が大きくなる。 The local DAC has a plurality of capacitive elements (Cu), and each capacitive element is connected to the Lo-side reference potential AVRBC or the Hi-side reference potential AVRTC according to the comparison result of the comparator. Here, the larger the digital value (hereinafter also referred to as a code) output from the A / D converter, the more capacitive elements are connected to the Hi-side reference potential AVRTC. On the other hand, the smaller the code, the more capacitive elements are connected to the Lo-side reference potential AVRBC. Therefore, when the code is small, the amount of noise due to the Lo-side reference voltage AVRBC increases. On the other hand, the larger the code, the larger the amount of noise caused by the Hi-side reference voltage AVRTC.
ローカルDAC内のノイズ感度は、各容量素子の接続先に応じて定まるため、上述のノイズ量と同様の特性を持つ。すなわち、コードが小さい場合、Lo側参照電圧AVRBCに関するノイズ感度が高くなり、コードが大きいほどHi側参照電圧AVRTCに関するノイズ感度が高くなる。 Since the noise sensitivity in the local DAC is determined according to the connection destination of each capacitive element, it has the same characteristics as the noise amount described above. That is, when the code is small, the noise sensitivity related to the Lo-side reference voltage AVRBC increases, and as the code increases, the noise sensitivity related to the Hi-side reference voltage AVRTC increases.
一方、一般的に基準電圧生成回路(CIN)は、内部にLo側参照電圧AVRBCと接続する容量素子のみを有する。そのため、コードの大きさに関わらず基準電圧生成回路(CIN)内のノイズ感度は一定である。 On the other hand, the reference voltage generation circuit (CIN) generally has only a capacitive element connected to the Lo-side reference voltage AVRBC. Therefore, the noise sensitivity in the reference voltage generation circuit (CIN) is constant regardless of the size of the code.
すなわち、ローカルDAC内のノイズ感度と基準電圧生成回路(CIN)内のノイズ感度は異なる特性を持つ。一般的に基準電圧生成回路(CIN)の出力信号のノイズ量と、ローカルDACの出力信号のノイズ量と、の差がA/D変換器における誤差として現れる。そのため、コードが大きいほどA/D変換誤差が大きくなってしまうという問題が生じていた。 That is, the noise sensitivity in the local DAC and the noise sensitivity in the reference voltage generation circuit (CIN) have different characteristics. In general, the difference between the noise amount of the output signal of the reference voltage generation circuit (CIN) and the noise amount of the output signal of the local DAC appears as an error in the A / D converter. Therefore, there has been a problem that the larger the code, the larger the A / D conversion error.
なお、当該問題は、シングルエンド入力方式の電荷再配分型逐次比較A/D変換器に限った話ではなく、内部に容量素子を持つ基準電圧生成回路(CIN)を用いる逐次比較A/D変換回路に共通する問題である。 The problem is not limited to the single-ended input type charge redistribution successive approximation A / D converter, but the successive approximation A / D conversion using a reference voltage generation circuit (CIN) having a capacitive element therein. It is a problem common to circuits.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の態様によれば、半導体装置内のA/D変換器は、基準電圧生成回路内にHi側参照電圧と接続する第1容量素子と、Lo側参照電圧と接続する第2容量素子とを設ける。 According to one embodiment, the A / D converter in the semiconductor device includes a first capacitor element connected to the Hi-side reference voltage in the reference voltage generation circuit, and a second capacitor element connected to the Lo-side reference voltage. Is provided.
前記一実施の態様によれば、変換精度を向上した逐次比較型A/D変換器を提供することができる。 According to the embodiment, a successive approximation A / D converter with improved conversion accuracy can be provided.
<実施の形態1>
以下、図面を参照して本実施の形態にかかるA/D変換器の構成について説明する。はじめに、本実施の形態にかかる逐次比較A/D変換器について説明する。本実施の形態にかかる逐次比較A/D変換器の一例は、シングルエンド入力方式の電荷再配分型逐次比較A/D変換器である。
<
The configuration of the A / D converter according to this embodiment will be described below with reference to the drawings. First, the successive approximation A / D converter according to the present embodiment will be described. An example of the successive approximation A / D converter according to this embodiment is a single-ended input type charge redistribution successive approximation A / D converter.
図1は、逐次比較型A/D(Analog/Digital)変換器の全体構成を示すブロック図である。逐次比較型A/D変換器1は、DAC(Digital/Analog Converter)10と、プリアンプ20と、コンパレータ30と、SAR(Successive Approximation Register)論理部40と、基準電圧生成回路50とを備える。逐次比較型A/D変換器1には、Hi側参照電圧AVRTCとLo側参照電圧AVRBCとが供給される(図示せず)。逐次比較型A/D変換器1は、入力されるアナログ信号(Ain)をサンプリングし、サンプリング値を用いて逐次比較処理を行うことによりデジタル値を算出する。
FIG. 1 is a block diagram showing the overall configuration of a successive approximation A / D (Analog / Digital) converter. The successive approximation type A /
プリアンプ20は、2つの入力端子を有する。プリアンプ20の一方の入力端子は、DAC10の出力(DACOUTP)と接続する。プリアンプ20の他方の入力端子は、基準電圧生成回路50の出力(DACOUTN)と接続する。プリアンプ20の出力端子は、それぞれコンパレータ30の入力端子と接続する。
The
コンパレータ30は、入力された2つの電圧値を比較し、その比較結果に応じてSAR論理部40内部にある逐次比較レジスタに値を書き込む。
The
SAR論理部40は、内部に逐次比較レジスタを有する。この逐次比較レジスタは、コンパレータ30の比較結果に応じて値が書き換わる。SAR論理部40は、逐次比較レジスタの値を用いてDAC10内のスイッチ(後述するスイッチSW5)を制御する制御信号Ctrを出力する。さらに、SAR論理部40は、デジタル値(コード)の算出後に、算出したデジタル値(コード)を任意の処理部(図示せず)に供給する。プリアンプ20、コンパレータ30、及びSAR論理部40の構成は、逐次比較型A/D変換器において一般的に用いられる構成であればよい。
The
続いて、図1にかかるDAC10及び基準電圧生成回路50の内部構成について図2を参照して説明する。図2においてDAC10は、サンプリング容量Csを備える電荷再配分型DACである。DAC10には、信号源抵抗Rsigを介してアナログ信号Ainが入力される。
Next, the internal configuration of the
DAC10は、単位容量素子Cuに対してスイッチSW3、SW4、SW5をそれぞれ一つずつ持つセルを必要な(分解能に応じた)ビット数だけ備える。スイッチSW3(第3スイッチ)は、サンプリング処理中にONとなり、逐次比較処理中にOFFとなる。これにより、サンプリング処理中には全てのスイッチSW3がアナログ信号Ainに接続され、入力電圧を単位容量素子Cuに充電する。このようにして、DAC10は、サンプリング機能を実現する。
The
スイッチSW4(第2スイッチ)は、サンプリング処理中にOFFとなり、逐次比較処理中にONとなる。スイッチSW5(第1スイッチ)の各々は、SAR論理部40から供給される制御信号Ctrに応じてHi側参照電圧AVRTC、Lo側参照電圧AVRBCのいずれか一方に接続する。ここでHi側参照電圧AVRTC(またはLo側参照電圧AVRBC)と接続するスイッチSW5の数は、アナログ信号Ainをデジタル化した場合のコードの大きさに応じて定まる。詳細には、デジタル化した場合のコードが大きな値となるにつれて、Hi側参照電圧AVRTCに接続するスイッチSW5が多くなる。一方、デジタル化した場合のコードが小さな値となるにつれて、Lo側参照電圧AVRBCに接続するスイッチSW5が多くなる。スイッチSW5を制御信号Ctrに応じてHi側参照電圧AVRTC、Lo側参照電圧AVRBCに切り替えて次の逐次比較に用いる比較用電圧を生成する。そして、前述のコンパレータ30において逐次比較処理を行うことにより出力するデジタル値をMSB(Most Significant Bit)から順に決定していく。
The switch SW4 (second switch) is turned off during the sampling process and turned on during the successive approximation process. Each of the switches SW5 (first switch) is connected to either the Hi-side reference voltage AVRTC or the Lo-side reference voltage AVRBC in accordance with the control signal Ctr supplied from the
続いて基準電圧生成回路50の構成について説明する。一般的な基準電圧生成回路は、DAC10内の全ての単位容量素子Cuの合計値と略等しい容量値を有する単一の容量素子Csを備える。一方、本実施の形態にかかる基準電圧生成回路50(図2)は、2つの容量素子(以下、第1容量素子、第2容量素子とも記載する。)を持つ。第1容量素子及び第2容量素子は、DAC10内の全ての容量素子Cuの合計容量値の約1/2の容量値をそれぞれ持つ。換言すると、第1容量素子及び第2容量素子は、一般的な基準電圧生成回路50内の容量素子Csの約1/2の容量値(Cs/2)をそれぞれ持つ。さらに、基準電圧生成回路50は、スイッチSW3−1、SW3−2、SW4−1,SW4−2を有する。一方の組(スイッチSW3−1、SW4−1)が第1容量素子の一端と接続する。他方の組(スイッチSW3−2、SW4−2)が第2容量素子の一端と接続する。
Next, the configuration of the reference
さらに、基準電圧生成回路50には、信号源抵抗Rsigを模擬した抵抗が挿入されている。この抵抗Rsigは、スイッチSW3とLo側参照電圧AVRBCの間に配置されている。この抵抗Rsigにより、サンプリング処理中のノイズ耐性を向上することができる。
Further, a resistor simulating the signal source resistor Rsig is inserted in the reference
基準電圧生成回路50には、Hi側参照電圧AVRTCとLo側参照電圧AVRBCが供給される。第1容量素子の一端には、スイッチSW3−1(第4スイッチ)またはスイッチSW4−1(第6スイッチ)を介してHi側参照電圧AVRTCが供給される。詳細には、第1容量素子の一端に対し、サンプリング処置中には信号源抵抗Rsig及びスイッチSW3−1を介してHi側参照電圧AVRTCが供給され、逐次比較処理中にはスイッチSW4−1を介してHi側参照電圧AVRTCが供給される。
The reference
第2容量素子の一端には、スイッチSW3−2(第5スイッチ)またはスイッチSW4−2(第6スイッチ)を介してLo側参照電圧AVRBCが供給される。詳細には、第2容量素子の一端に対し、サンプリング処置中には信号源抵抗Rsig及びスイッチSW3−2を介してLo側参照電圧AVRBCが供給され、逐次比較処理中にはスイッチSW4−2を介してLo側参照電圧AVRBCが供給される。 The Lo-side reference voltage AVRBC is supplied to one end of the second capacitive element via the switch SW3-2 (fifth switch) or the switch SW4-2 (sixth switch). Specifically, the Lo-side reference voltage AVRBC is supplied to one end of the second capacitor element via the signal source resistor Rsig and the switch SW3-2 during the sampling procedure, and the switch SW4-2 is turned on during the successive approximation process. Through this, the Lo-side reference voltage AVRBC is supplied.
第1容量素子の他端と第2容量素子の他端は並列接続され、プリアンプ20の入力端子(DACOUTN)と接続する。第1容量素子及び第2容量素子には、図示しない電圧源(例えば1/2*VCCA)が接続される。第1容量素子及び第2容量素子は、この電圧源の出力値をサンプリングすることによりコンパレータ30に入力する基準電圧を生成する。なお、第1容量素子及び第2容量素子による上述のサンプリングの際には、DAC10にも同様の電圧源が接続される。
The other end of the first capacitive element and the other end of the second capacitive element are connected in parallel and connected to the input terminal (DACOUTN) of the
続いて、図3を参照して本実施の形態にかかる逐次比較型A/D変換器1の動作を説明する。前述したように逐次比較型A/D変換器1は、はじめにアナログ信号Ainのサンプリング処理を行い、その後に逐次比較処理を行う。サンプリング処理の際には、DAC10及び基準電圧生成回路50内のスイッチSW3(3−1、3−2)がONとなり、スイッチSW4(4−1、4−2)はOFFとなる。
Next, the operation of the successive approximation A /
サンプリング処理から逐次比較処理に移行した場合、スイッチSW3、3−1、3−2がOFFとなり、スイッチSW4、4−1、4−2がONとなる。また、DAC10内のスイッチSW5の各々は、SAR論理部40から供給される制御信号Ctrに応じてHi側参照電圧AVRTC、Lo側参照電圧AVRBCのいずれかと接続する。逐次比較型A/D変換器1の出力コードのビット幅に応じた回数だけスイッチSW5の接続先の切り替わりが生じ得る。ノイズは、図3に示すように制御信号Ctrに応じてスイッチSW5の接続先が切り替わるタイミングで発生する。
When shifting from the sampling process to the successive approximation process, the switches SW3, 3-1, 3-2 are turned off, and the switches SW4, 4-1, 4-2 are turned on. Each of the switches SW5 in the
次に、上述した実施の形態にかかる逐次比較型A/D変換器1の一部分におけるレイアウトの一例を説明する。図4は、実施の形態1にかかる逐次比較型A/D変換器1を備える半導体装置の第1のレイアウト例を示す図である。
Next, an example of a layout in a part of the successive approximation A /
図4において、上方にはDAC10がレイアウトされており、下方には基準電圧生成回路50がレイアウトされている。DAC10内では、上部にスイッチSW3、SW4、及びSW5が複数行にかけて直線状に配置されている。そしてスイッチ群の下方に単位容量素子Cuが複数行にかけて直線状に配置されている。基準電圧生成回路50内では、左側にスイッチSW3−1、3−2及びSW4−1、4−2が配置されおり、右側には第1容量素子(Cs/2)及び第2容量素子(Cs/2)が配置されている。
In FIG. 4, the
図5は、実施の形態1にかかる逐次比較型A/D変換器1を備える半導体装置の第2のレイアウト例を示す図である。DAC10内では、スイッチSW3、SW4、及びSW5の列と単位容量素子Cuの行が交互に配置されている。基準電圧生成回路50内では、左側にスイッチSW3−1、3−2、4−1及び4−2が配置されおり、右側には第1容量素子(Cs/2)及び第2容量素子(Cs/2)が配置されている。
FIG. 5 is a diagram illustrating a second layout example of the semiconductor device including the successive approximation A /
なお、図4及び図5においては、第1容量素子及び第2容量素子を縦方向(列方向)に配置したが必ずしもこれに限られず横方向(行方向)に配置しても良く、斜め方向に整列しても良い。同様にDAC10内のスイッチSW3、SW4、及びSW5、単位容量素子についても、行方向に整列させても列方向に整列させても良い。
4 and 5, the first capacitor element and the second capacitor element are arranged in the vertical direction (column direction). However, the present invention is not limited to this, and the first capacitor element and the second capacitor element may be arranged in the horizontal direction (row direction). May be aligned. Similarly, the switches SW3, SW4, and SW5 and the unit capacitance elements in the
続いて、図6及び図7を参照して、図1及び図2に示した逐次比較型A/D変換器1のノイズ伝搬について説明することにより本実施の形態の効果について言及する。なお、以下の説明では説明の明確化のため、扱うノイズはHi側参照電圧AVRTC及びLo側参照電圧AVRBCに発生するノイズのみとする。また、スイッチSW4、4−1、4−2がONの場合(すなわち逐次比較処理中)におけるノイズ伝搬を対象とする。
Next, with reference to FIGS. 6 and 7, the effects of the present embodiment will be described by describing the noise propagation of the successive approximation A /
図6(1)は、コード(逐次比較型A/D変換器1の出力デジタル値)と、各参照電圧に起因するノイズ量との関係を示す図である。Hi側参照電圧AVRTC及びLo側参照電圧AVRBCのノイズは、DAC10において発生する。コードが小さくなるにつれて、Lo側参照電圧AVRBCと接続するスイッチSW5が多くなる。そのため、コードが小さい場合、Lo側参照電圧AVRBCに起因するノイズ量が大きくなる。一方、コードが大きくなるにつれて、Hi側参照電圧AVRTCと接続するスイッチSW5が多くなる。そのため、コードが大きいほどHi側参照電圧AVRTCに起因するノイズ量が大きくなる。
FIG. 6A is a diagram illustrating a relationship between a code (an output digital value of the successive approximation A / D converter 1) and a noise amount caused by each reference voltage. Noise of the Hi-side reference voltage AVRTC and the Lo-side reference voltage AVRBC is generated in the
図6(2)は、DAC10のノイズ感度を示す。DAC10のノイズ感度は、スイッチSW5の接続先により決定する。そのため、図6(2)は、図6(1)と同様の特性を持つ。詳細にはLo側参照電圧AVRBCのノイズ感度は、コードが小さくなるにつれて高くなる。一方、Hi側参照電圧AVRTCのノイズ感度は、コードが大きくなるにつれて高くなる。
FIG. 6 (2) shows the noise sensitivity of the
図6(3)は、基準電圧生成回路50のノイズ感度を示す。なお図6(3)は、一般的な基準電圧生成回路50(内部にLo側参照電圧AVRBC'と接続する容量素子Csのみを有する構成)のノイズ感度(AVRBC')についても併せて表示(一点鎖線により表示)している。基準電圧生成回路50の内部においては、本実施の形態の構成であっても一般的な構成であってもスイッチSW5による接続先の切り替えが生じることは無い。そのため一般的な構成の基準電圧生成回路50のLo側参照電圧AVRBC'のノイズ感度は、図示するように一定となる(図中の一点鎖線)。なお一般的な構成の基準電圧生成回路50には、Hi側参照電圧AVRTCと接続する容量素子は無いため、Hi側参照電圧AVRTCによるノイズの影響は受けない。
FIG. 6 (3) shows the noise sensitivity of the reference
本実施の形態にかかる基準電圧生成回路50は、DAC10内の単位容量素子Cuの合計容量値の1/2の容量値を持つ第1容量素子及び第2容量素子を有する。そして、第1容量素子及び第2容量素子は、それぞれHi側参照電圧AVRTCとLo側参照電圧AVRBCに接続する。そのため、基準電圧生成回路50は、Hi側参照電圧AVRTCとLo側参照電圧AVRBCの双方に関するノイズ感度特性を持ち合わせる。ここで、第1容量素子及び第2容量素子は、一般的な構成における基準電圧生成回路内の容量素子Csの1/2の容量値を持つ。そのため、図6(3)に示すように、Hi側参照電圧AVRTCとLo側参照電圧AVRBCのノイズ感度は、一般的な構成のLo側参照電圧AVRBC'のノイズ感度の約1/2となる。
The reference
図7(4)は、DACOUTPに発生するノイズ量(DAC10の出力に生じるノイズ量)を示している。このノイズ量(図7(4))は、図6(1)に示すノイズ量に図6(2)に示すノイズ感度を乗算した値となる。 FIG. 7 (4) shows the amount of noise generated in DACOUTP (the amount of noise generated in the output of DAC 10). This noise amount (FIG. 7 (4)) is a value obtained by multiplying the noise amount shown in FIG. 6 (1) by the noise sensitivity shown in FIG. 6 (2).
図7(5)は、DACOUTNに発生するノイズ量(基準電圧生成回路50の出力に生じるノイズ)を示している。図7(5)は、併せて一般的な構成における基準電圧生成回路50の出力に生じるノイズ量についても表示(一点鎖線で表示)している。ノイズ量(図7(5))は、図6(1)に示すノイズ量に図6(3)に示すノイズ感度を乗算した値となる。そのため本実施の形態のLo側参照電圧AVRBCの最大ノイズ量は、一般的な構成の最大ノイズ量の1/2となる。
FIG. 7 (5) shows the amount of noise generated at DACOUTN (noise generated at the output of the reference voltage generation circuit 50). FIG. 7 (5) also displays the amount of noise generated at the output of the reference
図7(6)は、DACOUTPとDACOUTNとのノイズ量の差分(プリアンプ20への入力のノイズ差分)を示す。図7(6)は、図7(4)に示すノイズ量から図7(5)に示すノイズ量を減算したノイズ量となる。当該ノイズ量は、逐次比較型A/D変換器1全体のA/D変換誤差として現われる。図7(6)は、併せて一般的な構成におけるDACOUTPとDACOUTNとのノイズ量の差分も示す。以下の説明では前者(本実施の形態)にかかるノイズ差分をNとし、後者(一般的な構成)にかかるノイズ差分をN'とする。
FIG. 7 (6) shows the difference in noise amount between DACOUTP and DACOUTN (noise difference of the input to the preamplifier 20). 7 (6) is a noise amount obtained by subtracting the noise amount shown in FIG. 7 (5) from the noise amount shown in FIG. 7 (4). The noise amount appears as an A / D conversion error of the successive approximation type A /
一般的な構成では、Hi側参照電圧AVRTCとLo側参照電圧AVRBCによるノイズ感度が異なる。このノイズ感度の違いにより出力するコードが大きい値であるほどノイズ差分(N')は大きくなり、A/D変換誤差も大きくなってしまう。 In a general configuration, noise sensitivity differs between the Hi-side reference voltage AVRTC and the Lo-side reference voltage AVRBC. Due to the difference in noise sensitivity, the larger the code to be output, the greater the noise difference (N ′), and the greater the A / D conversion error.
本実施の形態にかかる構成では、前述のように基準電圧生成回路50は、Hi側参照電圧AVRTCとLo側参照電圧AVRBCの双方に関するノイズ感度特性を持ち合わせる。そのため、本実施の形態にかかる構成(図2)では、コードが大きい場合であっても、Hi側参照電圧AVRTCに起因するノイズ感度がDAC10と基準電圧生成回路50との間で近い特性となる。これによりコードが最大である場合のノイズ差分(N)は、一般的な構成のノイズ差分(N')の1/2となる。コードが中間値(図7(6)におけるI)である場合、Hi側参照電圧AVRTCとLo側参照電圧AVRBCのノイズ感度が一致するため、最良の特性(ノイズ量が最小)を得ることができる。コードが中間値(図7(6)におけるI)である場合のノイズ差分(N)の理想値は、図示するように0となる。
In the configuration according to the present embodiment, as described above, the reference
図7(6)に示すように、ノイズ差分(N)の最大値がノイズ差分(N')の最大値の1/2となり、かつコードが中間値に近づくにつれてノイズ量が減少する。よって本実施の形態の構成では、ノイズ総量を一般的な構成よりも少なくすることができる(図7(6)斜線部の面積が図7(6)内の一点鎖線で囲われた面積よりも小さい)。A/D変換器から出力されるノイズが小さくなることにより、A/D変換の精度を向上させることができる。A/D変換精度を向上できることにより電源ピンの共有化や変換速度の向上を図ることができる。 As shown in FIG. 7 (6), the maximum value of the noise difference (N) is ½ of the maximum value of the noise difference (N ′), and the amount of noise decreases as the code approaches the intermediate value. Therefore, in the configuration of the present embodiment, the total noise amount can be reduced as compared with the general configuration (FIG. 7 (6) the area of the hatched portion is larger than the area surrounded by the one-dot chain line in FIG. 7 (6). small). Since the noise output from the A / D converter is reduced, the accuracy of A / D conversion can be improved. By improving the A / D conversion accuracy, it is possible to share the power supply pins and improve the conversion speed.
(変形例1)
実施の形態1にかかる逐次比較型A/D変換器1の第1変形例を以下に説明する。図8は、逐次比較型A/D変換器1の第1変形例の構成を示すブロック図である。当該例にかかる逐次比較型A/D変換器1は、基準電圧生成回路50内にも単位容量素子Cuを適応した構成である。なおDAC10の構成は、図2と同様であるため詳細な図示及び説明は省略する。
(Modification 1)
A first modification of the successive approximation A /
基準電圧生成回路50は、内部にDAC10と同数の単位容量素子Cuを有する。基準電圧生成回路50は、2つのセル群(51、52)を有する。セル群51は、DAC10内の単位容量Cuの総数の1/2個の単位容量Cuから構成される。セル群51内の各単位容量Cuは、スイッチSW3またはスイッチSW4を介してHi側参照電圧AVRTCと接続する。セル群52も同様に、DAC10内の単位容量Cuの総数の1/2個の単位容量Cuから構成される。セル群52内の各単位容量Cuは、スイッチSW3またはスイッチSW4を介してLo側参照電圧AVRBCと接続する。各スイッチ(SW3、SW4、SW5)の開閉動作は、図2の同一符号を持つスイッチと同様であるため、詳細な説明は省略する。
The reference
当該構成であっても基準電圧生成回路50は、Lo側参照電圧AVRBC及びHi側参照電圧AVRTCと接続する容量素子を有する構成であるため、Hi側参照電圧AVRTCとLo側参照電圧AVRBCの双方に関するノイズ感度特性を持ち合わせる。これにより、図6及び図7に示すように一般的な構成と比べてA/D変換誤差を削減することができる。
Even in this configuration, the reference
図9は、図8に示す変形例1の第1レイアウト例を示す図である。図9において、上方にはDAC10がレイアウトされており、下方には基準電圧生成回路50がレイアウトされている。DAC10内では、上部にスイッチSW3、SW4、及びSW5が複数列にかけて直線状に配置されている。そしてスイッチ群の下方に単位容量素子Cuが複数列にかけて直線状に配置されている。基準電圧生成回路50内では、上方に単位容量素子Cuが複数列にかけて直線状に配置されている。その下方にはスイッチSW3及びSW4が複数列にかけて直線状に配置されている。
FIG. 9 is a diagram showing a first layout example of
図10は、図8に示す変形例1の第2レイアウト例を示す図である。DAC10内では、スイッチSW3、SW4、及びSW5の列と単位容量素子Cuの列が交互に配置されている。基準電圧生成回路50内でも、スイッチSW3及びSW4の列と単位容量素子Cuの列が交互に配置されている。
FIG. 10 is a diagram showing a second layout example of
次に図2に示す構成のレイアウト(図4、図5)と図8に示す構成のレイアウト(図9、図10)の比較を行う。図示するように、図8に示す構成のレイアウト(図9、図10)は、基準電圧生成回路50内に複数の単位容量素子Cu及びスイッチSW3、SW4を配置する必要がある。この際、各単位容量素子Cuやスイッチ(SW3、SW4)の間には一定の隙間を設ける必要がある。当該隙間は、有効利用することが出来ないデッドスペースとなり、チップ面積の増加を引き起こしてしまう。
Next, the layout of the configuration shown in FIG. 2 (FIGS. 4 and 5) and the layout of the configuration shown in FIG. 8 (FIGS. 9 and 10) are compared. As shown in the figure, in the layout of the configuration shown in FIG. 8 (FIGS. 9 and 10), it is necessary to arrange a plurality of unit capacitance elements Cu and switches SW3 and SW4 in the reference
一方で図2に示す構成のレイアウト(図4、図5)では、基準電圧生成回路50内に上述の第1容量素子、第2容量素子、及びこれらの容量素子と接続するスイッチSW3−1、SW3−2、SW4−1、SW4−2のみが配置される。このように少数の素子(2つの容量素子+容量素子に対応するスイッチ)を基に基準電圧生成回路50を構成するため、素子間に生じていたデッドスペースを図8に示す構成のレイアウト(図9、図10)と比べて少なくすることができ、チップ面積を最小化することができる。
On the other hand, in the layout of the configuration shown in FIG. 2 (FIGS. 4 and 5), the first capacitor element, the second capacitor element, and the switch SW3-1 connected to these capacitor elements in the reference
(変形例2)
実施の形態1にかかる逐次比較型A/D変換器1の第2変形例を以下に説明する。図11は、逐次比較型A/D変換器1の第2変形例の構成を示すブロック図である。この逐次比較型A/D変換器1は、基準電圧生成回路50と構成が略対応するサンプル&ホールド回路60を備える。この逐次比較型A/D変換器1は、サンプル&ホールド回路60にて信号源抵抗Rsigを介してアナログ信号(Ain)をサンプリングする。プリアンプ20は、サンプリングされたアナログ信号(Ain)と、制御信号Ctrによる制御により生成されたDAC10の出力電圧と、の差分を増幅する。
(Modification 2)
A second modification of the successive approximation A /
サンプル&ホールド回路60は、内部にスイッチSW3を有する。スイッチSW3の一端にはアナログ信号(Ain)が入力され、他端はプリアンプ20の入力端子と接続する(DACOUTN)。スイッチSW3は、サンプリング処理時にONとなり、逐次比較処理時にOFFとなる。これにより、サンプル&ホールド回路60は、アナログ信号(Ain)のサンプリングを行う。逐次比較処理時には、このサンプリングされた電荷を用いた比較処理が行われる。
The sample and hold
サンプル&ホールド回路60は、図2等と同様に第1容量素子及び第2容量素子を有する。第1容量素子の一端にはHi側参照電圧AVRTCが供給される。第2容量素子の一端にはLo側参照電圧AVRBCが供給される。第1容量素子の他端と第2容量素子の他端は並列接続され、プリアンプ20の入力端子と接続する。
The sample and hold
当該構成であってもサンプル&ホールド回路60では、Lo側参照電圧AVRBC及びHi側参照電圧AVRTCと容量素子とが接続される。そのためサンプル&ホールド回路60は、Hi側参照電圧AVRTCとLo側参照電圧AVRBCの双方に関するノイズ感度特性を持ち合わせる。これにより、図6及び図7に示すように一般的な構成と比べてA/D変換誤差を削減することができる。
Even in this configuration, the sample-and-
<実施の形態2>
本実施の形態にかかる逐次比較型A/D変換器1は、DAC10と基準電圧生成回路50の等価性を更に高めたことを特徴とする。以下、本実施の形態にかかる逐次比較型A/D変換器について実施の形態1と異なる点を説明する。
<
The successive approximation A /
本実施の形態にかかる逐次比較型A/D変換器1の全体構成は、図1と略同一であればよい。図12は、本実施の形態にかかるDAC10及び基準電圧生成回路50の構成を示す図である。DAC10の構成及び動作は、図2及びその説明と略同一である。
The overall configuration of the successive approximation A /
基準電圧生成回路50は、図2(実施の形態1)に示す構成に加え、スイッチSW6−1(第8スイッチ)及びSW6−2(第9スイッチ)を有する。スイッチSW6−1の一端は、Hi側参照電圧AVRTCと接続する。スイッチSW6-1の他端は、第1容量素子に接続するスイッチSW4−1(第6スイッチ)と接続する。スイッチSW6−2の一端は、Lo側参照電圧AVRBCと接続する。スイッチSW6-2の他端は、第2容量素子に接続するスイッチSW4−2(第7スイッチ)と接続する。スイッチSW6-1及びスイッチSW6-2は、逐次比較処理時にONとなる。
In addition to the configuration shown in FIG. 2 (Embodiment 1), the reference
スイッチSW6−1は、DAC10内の各スイッチSW5のtotalW値の半分程度である。すなわち、スイッチSW6−1は、DAC10内の全てのスイッチSW5のゲート幅の合計値の約1/2のゲート幅を有する。スイッチSW6−2は、DAC10内のスイッチSW5のtotalW値の半分程度である。すなわち、スイッチSW6−2は、DAC10内の全てのスイッチSW5のゲート幅の合計値の約1/2のゲート幅を有する。
The switch SW6-1 is about half of the total W value of each switch SW5 in the
第1容量素子と接続するスイッチSW3−1(第4スイッチ)は、DAC10内のスイッチSW3のtotalW値の半分程度である。すなわち、第1容量素子と接続するスイッチSW3−1は、DAC10内の全てのスイッチSW3のゲート幅の合計値の約1/2のゲート幅を有する。同様に第2容量素子と接続するスイッチSW3−2(第5スイッチ)は、DAC10内の全てのスイッチSW3のゲート幅の合計値の約1/2のゲート幅を有する。第1容量素子と接続するスイッチSW4−1は、DAC10内の全てのスイッチSW4のゲート幅の合計値の約1/2のゲート幅を有する。同様に第2容量素子と接続するスイッチSW4−2は、DAC10内の全てのスイッチSW4のゲート幅の合計値の約1/2のゲート幅を有する。各スイッチの開閉動作は、実施の形態1において同一符号を付した各スイッチと同一である。
The switch SW3-1 (fourth switch) connected to the first capacitive element is about half the total W value of the switch SW3 in the
第1容量素子は、サンプリング時には信号源抵抗Rsig及びスイッチSW3−1を介してHi側参照電圧AVRTCに接続する。DAC10内の各単位容量Cuもサンプリング時に信号源抵抗Rsig及びスイッチSW3を介してHi側参照電圧AVRTCに接続する。
The first capacitive element is connected to the Hi-side reference voltage AVRTC via the signal source resistor Rsig and the switch SW3-1 at the time of sampling. Each unit capacitor Cu in the
第1容量素子は、逐次比較処理時にはスイッチ6−1(DAC10内の全てのスイッチSW5のゲート幅の約1/2のゲート幅を持つ)及びスイッチSW4−1を介してHi側参照電圧AVRTCに接続する。DAC10内の各単位容量Cuも逐次比較時にスイッチSW5及びスイッチSW4を介してHi側参照電圧AVRTCまたはLo側参照電圧AVRBCに接続する。
The first capacitor element is connected to the Hi-side reference voltage AVRTC via the switch 6-1 (having a gate width of about ½ of the gate width of all the switches SW5 in the DAC 10) and the switch SW4-1 during the successive approximation process. Connecting. Each unit capacitor Cu in the
すなわち第1容量素子は、サンプリング時及び逐次比較処理時においてDAC10内の各単位容量素子Cuと同様の接続方式でHi側参照電圧AVRTCと接続する。たとえば、DAC10における単位容量素子も第1容量素子もサンプリング時には信号抵抗源Rsig及びスイッチSW3(SW3−1)と接続する。DAC10内の接続方式と基準電圧生成回路50内の接続方式を一致させることにより、実施の形態1と比べて、DAC10と基準電圧生成回路50の等価性をより高めることができる。等価性を高めることにより、DAC10のノイズ感度と基準電圧生成回路50のノイズ感度をより近似したものにすることができる。
That is, the first capacitor element is connected to the Hi-side reference voltage AVRTC by the same connection method as each unit capacitor element Cu in the
さらに各スイッチSW3−1、SW4−1、SW6−1はDAC10内のスイッチのゲート幅に応じて定められたゲート幅を有する。第2容量素子についても第1容量素子と全く同様である。このようにDAC10内のスイッチのゲート幅と基準電圧生成回路50内のスイッチのゲート幅を対応させることにより、両回路間の等価性をより高め、DAC10のノイズ感度と基準電圧生成回路50のノイズ感度をより近似したものにすることができる
Further, each of the switches SW3-1, SW4-1, and SW6-1 has a gate width determined according to the gate width of the switch in the
図13は、実施の形態1にかかる逐次比較型A/D変換器1の動作イメージを示すタイムチャートである。サンプリング時には、スイッチSW3、SW3−1、SW3−2がONとなり、スイッチSW4、SW4−1、SW4−2、スイッチSW5、スイッチSW6−1、及びSW6−2がOFFとなる。サンプリングが終了した場合、スイッチSW3、SW3−1、SW3−2がOFFとなり、スイッチSW4、SW4−1、SW4−2、SW6−1、及びSW6−2がONとなる。スイッチSW5は、制御信号Ctrに応じてHi側参照電圧AVRTCまたはLo側参照電圧AVRBCと接続する。制御信号Ctrに応じて各比較値を生成する際に、ノイズが発生する(図13の矢印部分)。
FIG. 13 is a time chart illustrating an operation image of the successive approximation A /
<逐次比較型A/D変換器の使用例>
図14は、実施の形態1または2に記載の逐次比較型A/D変換器1を搭載したデータ処理装置の構成を示す図である。図示するようにデータ処理装置の半導体チップIC_Chip100は、アナログコア部110と、デジタルコア部120と、を有する。当該データ処理装置は、たとえば一般的なオーディオ装置や携帯端末装置等である。
<Usage example of successive approximation type A / D converter>
FIG. 14 is a diagram illustrating a configuration of a data processing device in which the successive approximation A /
アナログコア部110は、MPX111と、A/D変換部112と、を備える。A/D変換部112は、実施の形態1または2にかかる逐次比較型A/D変換器1と、データレジスタ113と、を有する。MPX(アナログマルチプレクサ)111は、アナログ入力端子AN0〜AN7を有し、選択したアナログ信号を逐次比較型A/D変換器1に供給する。逐次比較型A/D変換器1は、前述のようにアナログ信号をデジタル信号に変換し、デジタル信号をデータレジスタ113に書き込む。
The
デジタルコア部120は、CPU(Central Processing Unit)121と、BSC(バススイッチコントローラ)122と、ROM(Read Only Memory)123と、RAM(Random Access Memory)124と、NVFlash(フラッシュ不揮発性メモリデバイス)125と、を備える。CPU121は、CPUバスCPU_Busと制御線Cntr_Linesと周辺バスPeriph_Busを介して、周辺機器Periph_Cir130およびPeriph_Cir140と接続している。
The
逐次比較型A/D変換器1が出力したデジタル信号は、周辺バスPeriph_Bus、BSC122、CPUバスCPU_Busを介してCPU121に供給され得る。CPU121は、供給されたデジタル信号を用いて複数の周辺機器Periph_Cir130および140の制御や他の演算処理等を行う。
The digital signal output from the successive approximation A /
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。 Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the configuration of the above embodiment, and can be made by those skilled in the art within the scope of the invention of the claims of the claims of the present application. It goes without saying that various modifications, corrections, and combinations are included.
たとえば、図2に示すDAC10は、同じ容量値を持つ複数の単位容量素子Cuを含む構成としたが必ずしもこれに限られない。DAC10は、例えば2のべき乗に重みづけされた容量素子を備える構成であってもよい。この場合であっても、基準電圧生成回路50は、DAC10内の全ての容量素子の合計容量値の半分の容量値を持つ第1及び第2容量素子を有すればよい。当該構成であっても、上述した効果(A/D変換精度の向上)を奏することができる。
For example, the
なお図2において、基準電圧生成回路50内の第1容量素子の容量値と、第2容量素子の容量値が等しい場合が最もノイズを減少することができる。しかしながら、図2に示す構成よりもノイズを減らすという観点では、第1容量素子の容量値と第2容量素子の容量値が厳密に同一でなくても良い。例えば第1容量素子の容量値と第2容量素子の容量値の比が6:4である場合であっても、一般的な構成と比べてノイズを減少させることができる。
In FIG. 2, noise can be reduced most when the capacitance value of the first capacitor element in the reference
1 逐次比較型A/D変換器
10 DAC
20 プリアンプ
30 コンパレータ
40 SAR論理部
50 基準電圧生成回路
51 セル群
52 セル群
60 サンプル&ホールド回路
SW3〜SW5 スイッチ
SW6−1、6−2 スイッチ
AVRTC Hi側参照電圧
AVRBC Lo側参照電圧
100 半導体装置
110 アナログコア部
111 MPX
112 A/D変換部
113 データレジスタ
120 アナログコア部
121 CPU
122 BSC
123 ROM
124 RAM
125 NV Flash
130 Perich Cir
140 Perich Cir
1 successive approximation A /
20
112 A /
122 BSC
123 ROM
124 RAM
125 NV Flash
130 Perich Cir
140 Perich Cir
Claims (14)
複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するD/A変換器と、
一端を前記ハイ側参照電圧と接続する単一の容量素子である第1容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第2容量素子とを有し、前記第1容量素子の他端と前記第2容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、
を有するA/D変換器。 A successive approximation A / D converter that performs analog signal sampling processing and successive approximation processing to convert an analog signal into a digital signal,
Having a plurality of capacitive elements, one end of each of the plurality of capacitive elements is connected to a high-side reference voltage or a low-side reference voltage based on the successive approximation process, and a comparison voltage used for the next successive comparison process is generated. A D / A converter to
A first capacitor element that is a single capacitor element having one end connected to the high-side reference voltage; and a second capacitor element that is a single capacitor element having one end connected to the low-side reference voltage; A reference voltage generation unit configured to connect the other end of the first capacitive element and the other end of the second capacitive element in parallel to output a reference voltage used for the successive approximation process;
An A / D converter.
前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第1スイッチと、
前記複数の第1スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる複数の第2スイッチと、
前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にONとなり、前記逐次比較処理時にOFFとなる複数の第3スイッチと、を有し、
前記基準電圧生成部は、
一端が前記第1容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第4スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第5スイッチと、
一端が前記第1容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第6スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第7スイッチと、
前記第6スイッチの他端と接続し、前記逐次比較処理時に前記ハイ側参照電圧と接続する第8スイッチと、
前記第7スイッチの他端と接続し、前記逐次比較処理時に前記ロウ側参照電圧と接続する第9スイッチと、を有する請求項1に記載のA/D変換器。 The D / A converter is
A plurality of first switches connected to a high-side reference voltage or a low-side reference voltage during the successive approximation process;
A plurality of second switches provided between each of the plurality of first switches and each of the corresponding plurality of capacitance elements, and turned on during the successive approximation process and turned off during the sampling process;
A plurality of third switches provided between the input of the analog signal and the plurality of capacitive elements, turned on during the sampling process, and turned off during the successive comparison process;
The reference voltage generator is
A fourth switch, one end of which is connected to the first capacitive element, turned off during the successive approximation process, and turned on during the sampling process;
A fifth switch, one end of which is connected to the second capacitive element, turned off during the successive approximation process, and turned on during the sampling process;
A sixth switch, one end of which is connected to the first capacitive element, turned on during the successive approximation process, and turned off during the sampling process;
A seventh switch, one end of which is connected to the second capacitive element, turned on during the successive approximation process, and turned off during the sampling process;
An eighth switch connected to the other end of the sixth switch and connected to the high-side reference voltage during the successive approximation process;
The A / D converter according to claim 1, further comprising: a ninth switch connected to the other end of the seventh switch and connected to the low-side reference voltage during the successive approximation process.
当該A/D変換器が出力したデジタル信号を用いた演算を行う演算器と、を備えたデータ処理装置。 An A / D converter according to any one of claims 1 to 8,
A data processing apparatus comprising: an arithmetic unit that performs an operation using a digital signal output from the A / D converter.
前記逐次比較型A/D変換器は、
複数の容量素子を有し、前記複数の容量素子の各々の一端を前記逐次比較処理に基づいてハイ側参照電圧またはロウ側参照電圧と接続し、次の逐次比較処理に用いる比較用電圧を生成するD/A変換器と、
一端を前記ハイ側参照電圧と接続する単一の容量素子である第1容量素子と、一端を前記ロウ側参照電圧と接続する単一の容量素子である第2容量素子とを有し、前記第1容量素子の他端と前記第2容量素子の他端を並列接続して前記逐次比較処理に使用する基準電圧を出力する基準電圧生成部と、を備える半導体装置。 A semiconductor device including a successive approximation A / D converter that performs analog signal sampling processing and successive approximation processing to convert an analog signal into a digital signal,
The successive approximation A / D converter is
Having a plurality of capacitive elements, one end of each of the plurality of capacitive elements is connected to a high-side reference voltage or a low-side reference voltage based on the successive approximation process, and a comparison voltage used for the next successive comparison process is generated. A D / A converter to
A first capacitor element that is a single capacitor element having one end connected to the high-side reference voltage; and a second capacitor element that is a single capacitor element having one end connected to the low-side reference voltage; A semiconductor device comprising: a reference voltage generator configured to connect the other end of the first capacitor element and the other end of the second capacitor element in parallel to output a reference voltage used for the successive approximation process.
前記逐次比較処理時にハイ側参照電圧またはロウ側参照電圧と接続する複数の第1スイッチと、
前記複数の第1スイッチの各々と、対応する前記複数の容量素子の各々と、の間に設けられ、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる複数の第2スイッチと、
前記アナログ信号の入力と前記複数の容量素子との間に設けられ、前記サンプリング処理時にONとなり、前記逐次比較処理時にOFFとなる複数の第3スイッチと、を有し、
前記基準電圧生成部は、
一端が前記第1容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第4スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にOFFとなり、前記サンプリング処理時にONとなる第5スイッチと、
一端が前記第1容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第6スイッチと、
一端が前記第2容量素子と接続し、前記逐次比較処理時にONとなり、前記サンプリング処理時にOFFとなる第7スイッチと、を有する請求項11に記載の半導体装置。 The D / A converter is
A plurality of first switches connected to a high-side reference voltage or a low-side reference voltage during the successive approximation process;
A plurality of second switches provided between each of the plurality of first switches and each of the corresponding plurality of capacitance elements, and turned on during the successive approximation process and turned off during the sampling process;
A plurality of third switches provided between the input of the analog signal and the plurality of capacitive elements, turned on during the sampling process, and turned off during the successive comparison process;
The reference voltage generator is
A fourth switch, one end of which is connected to the first capacitive element, turned off during the successive approximation process, and turned on during the sampling process;
A fifth switch, one end of which is connected to the second capacitive element, turned off during the successive approximation process, and turned on during the sampling process;
A sixth switch, one end of which is connected to the first capacitive element, turned on during the successive approximation process, and turned off during the sampling process;
12. The semiconductor device according to claim 11, further comprising: a seventh switch, one end of which is connected to the second capacitive element, and is turned on during the successive approximation process and turned off during the sampling process.
前記D/A変換器内の前記複数の容量素子及び前記複数の第1乃至第3スイッチが整列配置されるとともに、前記基準電圧生成部内の前記第1容量素子、前記第2容量素子、前記第4乃至第7スイッチが配置されたレイアウトを有する、請求項12に記載の半導体装置。 The semiconductor device includes:
The plurality of capacitive elements in the D / A converter and the plurality of first to third switches are aligned, and the first capacitive element, the second capacitive element, the first capacitive element in the reference voltage generation unit are arranged. The semiconductor device according to claim 12, wherein the semiconductor device has a layout in which fourth to seventh switches are arranged.
In the layout, the plurality of capacitor elements are arranged in a plurality of columns or rows, the plurality of first to third switches are arranged in a plurality of columns or rows, and the first capacitor element and the second capacitor element are The semiconductor device according to claim 13, wherein the semiconductor devices are arranged in one column or one row.
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JP5865791B2 (en) | 2016-02-17 |
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