JP2014011246A

JP2014011246A - Solar cell element and solar cell module

Info

Publication number: JP2014011246A
Application number: JP2012145480A
Authority: JP
Inventors: Koji Goto; 耕司後藤; Masaki Itome; 仁樹糸目
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2012-06-28
Filing date: 2012-06-28
Publication date: 2014-01-20

Abstract

PROBLEM TO BE SOLVED: To provide a solar cell element and a solar cell module with improved reliability.SOLUTION: A solar cell element has a first surface 1a and a second surface 1b corresponding to a rear surface of the first surface 1a, and includes a substrate 1 having a first semiconductor region containing silicon on the first surface 1a side; and an antireflection layer 5 provided on the first semiconductor region and containing silicon nitride. The density of the antireflection layer 5 is 2.1 g/cmor more.

Description

本発明は、太陽電池素子および太陽電池モジュールに関する。 The present invention relates to a solar cell element and a solar cell module.

シリコン基板を備えた太陽電池素子において、一般的に窒化シリコンからなる反射防止膜が設けられている。反射防止膜は、太陽電池素子に入射する太陽光を効率よく吸収するとともに、窒化シリコン膜中の水素によるパッシベーション効果を得るために設けられている（例えば、特許文献１参照）。 In a solar cell element provided with a silicon substrate, an antireflection film generally made of silicon nitride is provided. The antireflection film is provided to efficiently absorb sunlight incident on the solar cell element and to obtain a passivation effect by hydrogen in the silicon nitride film (see, for example, Patent Document 1).

特開平１０−１４４９４３号公報Japanese Patent Laid-Open No. 10-144543

一方、近年では、１メガワット以上の発電容量を有する太陽光発電システム、いわゆるメガソーラーの建設が進められている。このような太陽光発電システムは、従来の住宅用および産業用の太陽光発電システムに比べて高電圧となっている。これにより、設置環境によって太陽電池モジュールの出力特性が劣化する現象が生じ得る。このような現象は、一般的にＰＩＤ（Potential Induced Degradation）と呼ばれている。このＰＩＤを生じ
る原因の１つとしては、高電圧の影響によって、ガラス中のＮａ成分が太陽電池モジュール内部に拡散しやすくなる点が挙げられる。このようなＮａ成分は、太陽電池モジュール内における太陽電池素子に悪影響を与える可能性がある。 On the other hand, in recent years, construction of a solar power generation system having a power generation capacity of 1 megawatt or more, that is, a so-called mega solar has been advanced. Such a photovoltaic power generation system has a higher voltage than conventional residential and industrial photovoltaic power generation systems. Thereby, the phenomenon that the output characteristic of a solar cell module deteriorates by installation environment may arise. Such a phenomenon is generally called PID (Potential Induced Degradation). One of the causes of this PID is that the Na component in the glass easily diffuses into the solar cell module due to the influence of the high voltage. Such Na component may adversely affect the solar cell element in the solar cell module.

本発明の１つの目的は上記ＰＩＤの発生を低減し、信頼性の高い太陽電池素子および太陽電池モジュールを提供することにある。 One object of the present invention is to provide a highly reliable solar cell element and solar cell module that reduce the occurrence of the PID.

本発明の一形態に係る太陽電池素子は、第１面および該第１面の裏面に相当する第２面を有し、前記第１面側にシリコンを含む第１半導体領域を有する基板と、前記第１半導体領域上に設けられた、窒化シリコンを含む反射防止層とを備えている。本形態において、前記反射防止層の密度が２．１ｇ／ｃｍ^３以上である。 A solar cell element according to an aspect of the present invention has a first surface and a second surface corresponding to the back surface of the first surface, and a substrate having a first semiconductor region containing silicon on the first surface side, And an antireflection layer including silicon nitride provided on the first semiconductor region. In this embodiment, the density of the antireflection layer is 2.1 g / cm ³ or more.

本発明の一形態に係る太陽電池モジュールは、互いに電気的に接続された、複数の上記太陽電池素子と、前記複数の太陽電池素子を被覆する封止材と、前記保護材上に設けられた透光性基板とを備えている。 A solar cell module according to an embodiment of the present invention is provided on the protective material, the plurality of solar cell elements electrically connected to each other, a sealing material covering the plurality of solar cell elements, and A translucent substrate.

上記の太陽電池素子および太陽電池モジュールによれば、ＰＩＤの発生を低減できるため、信頼性が高まる。 According to said solar cell element and solar cell module, since generation | occurrence | production of PID can be reduced, reliability increases.

本発明の一形態に係る太陽電池素子の一例を第１主面側からみた平面模式図である。It is the plane schematic diagram which looked at an example of the solar cell element concerning one form of the present invention from the 1st principal surface side. 本発明の一形態に係る太陽電池素子の一例を第２主面側からみた平面模式図である。It is the plane schematic diagram which looked at an example of the solar cell element concerning one form of the present invention from the 2nd principal surface side. 本発明の一形態に係る太陽電池素子の一例を示す模式図であり、図１におけるＡ−Ａ線で切断した断面図である。It is a schematic diagram which shows an example of the solar cell element which concerns on one form of this invention, and is sectional drawing cut | disconnected by the AA line in FIG. 本発明の一形態に係る太陽電池素子の一例を第１および第２電極形成後の第２主面側からみた平面模式図である。It is the plane schematic diagram which looked at the example of the solar cell element concerning one form of the present invention from the 2nd principal surface side after the 1st and 2nd electrode formation. 本発明の一形態に係る太陽電池素子の一例であり、第２電極のみを第２主面側からみた平面模式図である。It is an example of the solar cell element which concerns on one form of this invention, and is the plane schematic diagram which looked at only the 2nd electrode from the 2nd main surface side. 本発明の一形態に係る太陽電池素子の一例を示す模式図であり、図４におけるＢ−Ｂ線で切断した断面図である。It is a schematic diagram which shows an example of the solar cell element which concerns on one form of this invention, and is sectional drawing cut | disconnected by the BB line in FIG. 本発明の一実施形態に係る太陽電池モジュールの一例を説明する模式図であり、（ａ）は太陽電池モジュールの一部断面拡大図であり、（ｂ）は太陽電池モジュールを第１主面側からみた平面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic diagram explaining an example of the solar cell module which concerns on one Embodiment of this invention, (a) is a partial cross section enlarged view of a solar cell module, (b) is a solar cell module 1st main surface side. It is the top view seen. 本発明の一実施形態に係る太陽電池モジュールを備えた太陽光発電システムの一例を説明する模式図である。It is a schematic diagram explaining an example of the solar energy power generation system provided with the solar cell module which concerns on one Embodiment of this invention.

以下、本発明の一形態に係る太陽電池素子および太陽電池モジュールについて図面を参照しつつ詳細に説明する。 Hereinafter, a solar cell element and a solar cell module according to an embodiment of the present invention will be described in detail with reference to the drawings.

＜太陽電池素子の基本構成＞
本実施形態に係る太陽電池素子１０は、図１乃至図３に示すように、光が入射する受光面（図３における上面であり、以下では第１主面という）１０ａと、この第１主面１０ａの反対側に位置する面（裏面）に相当する非受光面（図３における下面であり、以下では第２主面という）１０ｂと、側面１０ｃとを有する。太陽電池素子１０は、シリコン基板１を備えている。シリコン基板１は、第１面１ａ、第２面１ｂおよび第３面１ｃを有する。この第３面１ｃは、シリコン基板１の側面に相当するものであり、第１面１ａおよび第２面１ｂをつなぐ面である。このシリコン基板１は、図３に示すように、例えば、一導電型の第１半導体領域である第１半導体層（ｎ型半導体領域）２と、この第１半導体層２における第２主面１０ｂ側に設けられた逆導電型の第２半導体領域である第２半導体層（ｐ型半導体領域）３とを有する。さらに、太陽電池素子１０は、図３に示すように、第３半導体層４、反射防止層５、第１電極６、第２電極７および第３電極８を備えている。 <Basic configuration of solar cell element>
As shown in FIGS. 1 to 3, the solar cell element 10 according to the present embodiment includes a light receiving surface (upper surface in FIG. 3, hereinafter referred to as a first main surface) 10 a on which light is incident, and the first main surface. It has a non-light-receiving surface (a lower surface in FIG. 3, hereinafter referred to as a second main surface) 10b corresponding to a surface (back surface) located on the opposite side of the surface 10a, and a side surface 10c. The solar cell element 10 includes a silicon substrate 1. The silicon substrate 1 has a first surface 1a, a second surface 1b, and a third surface 1c. The third surface 1c corresponds to the side surface of the silicon substrate 1, and is a surface that connects the first surface 1a and the second surface 1b. As shown in FIG. 3, the silicon substrate 1 includes, for example, a first semiconductor layer (n-type semiconductor region) 2 that is a first semiconductor region of one conductivity type, and a second main surface 10 b in the first semiconductor layer 2. And a second semiconductor layer (p-type semiconductor region) 3 which is a second semiconductor region of opposite conductivity type provided on the side. Furthermore, as shown in FIG. 3, the solar cell element 10 includes a third semiconductor layer 4, an antireflection layer 5, a first electrode 6, a second electrode 7, and a third electrode 8.

シリコン基板１は、例えば、単結晶シリコン基板または多結晶シリコン基板であり、第１面１ａ側に設けられた第１半導体層２と、第２面１ｂ側に設けられた第２半導体層３とを備えている。 The silicon substrate 1 is, for example, a single crystal silicon substrate or a polycrystalline silicon substrate, and includes a first semiconductor layer 2 provided on the first surface 1a side, and a second semiconductor layer 3 provided on the second surface 1b side. It has.

第１半導体層２は、第２半導体層３上に形成されている半導体層である。第１半導体層２は、第２半導体層３に対して逆の導電型、例えば、ｎ型を呈する層であり、第２半導体層３における第１面１ａ側に設けられている。これにより、第１半導体層２は、第２半導体層３との界面でｐｎ接合を形成している。第２半導体層３がｐ型の導電型を呈するシリコン基板において、例えば、第１半導体層２はシリコン基板１の第１面１ａ側にリン等の不純物を拡散させることによって形成できる。第１半導体層２の平均厚みは、例えば、０．１〜２μｍである。 The first semiconductor layer 2 is a semiconductor layer formed on the second semiconductor layer 3. The first semiconductor layer 2 is a layer having a conductivity type opposite to that of the second semiconductor layer 3, for example, an n-type, and is provided on the first surface 1 a side of the second semiconductor layer 3. Thereby, the first semiconductor layer 2 forms a pn junction at the interface with the second semiconductor layer 3. In a silicon substrate in which the second semiconductor layer 3 exhibits p-type conductivity, for example, the first semiconductor layer 2 can be formed by diffusing impurities such as phosphorus on the first surface 1 a side of the silicon substrate 1. The average thickness of the first semiconductor layer 2 is, for example, 0.1 to 2 μm.

第２半導体層３としては、例えば、ｐ型を呈する板状の半導体を用いることができる。第２半導体層３を構成する半導体としては、例えば、多結晶シリコン基板が用いられる。第２半導体層３の平均厚みは、例えば、２５０μｍ以下、さらには１５０μｍ以下とすることができる。第２半導体層３の形状は、特に限定されるものではないが、製法上の観点から平面視で四角形状としてもよい。多結晶シリコン基板からなる第２半導体層３がｐ型を呈するようにする場合、ドーパント元素としては、例えば、ボロンあるいはガリウムを用いることができる。 As the 2nd semiconductor layer 3, the plate-shaped semiconductor which exhibits a p-type can be used, for example. As a semiconductor constituting the second semiconductor layer 3, for example, a polycrystalline silicon substrate is used. The average thickness of the second semiconductor layer 3 can be, for example, 250 μm or less, and further 150 μm or less. Although the shape of the 2nd semiconductor layer 3 is not specifically limited, From a viewpoint on a manufacturing method, it is good also as a square shape by planar view. When the second semiconductor layer 3 made of the polycrystalline silicon substrate is p-type, for example, boron or gallium can be used as the dopant element.

図３に示すように、シリコン基板１の第１面１ａ側には、凹凸形状１ｄが設けられていてもよい。凹凸形状１ｄの凸部の高さは０．１〜１０μｍ程度、凸部の幅は０．１〜２０μｍ程度である。凹凸形状１ｄは、図３に示すような凹部が略球面状に限定されるものではなく、例えば、ピラミッド形状であってもよい。 As shown in FIG. 3, an uneven shape 1 d may be provided on the first surface 1 a side of the silicon substrate 1. The height of the convex part of the uneven shape 1d is about 0.1 to 10 μm, and the width of the convex part is about 0.1 to 20 μm. The concave-convex shape 1d is not limited to a substantially spherical concave portion as shown in FIG. 3, and may be a pyramid shape, for example.

なお、上述した凸部の高さとは、例えば、図３の断面図において、凹部の底面を通る直線を基準線とし、該基準線に垂直な方向における、該基準線から凸部の頂面までの距離のことである。また、凸部の幅とは、前記基準線に平行な方向における、隣接する凸部の頂面間の距離のことである。 Note that the height of the convex portion described above is, for example, from the reference line to the top surface of the convex portion in a direction perpendicular to the reference line with a straight line passing through the bottom surface of the concave portion in the cross-sectional view of FIG. Is the distance. The width of the convex portion is the distance between the top surfaces of adjacent convex portions in the direction parallel to the reference line.

反射防止層５は、窒化シリコンを主成分として含んでいる。なお、反射防止層５には、少量の不純物が入っていてもよい。反射防止層５の厚みは、適当な入射光に対して無反射条件を実現できる厚みを採用すればよい。例えば、反射防止層５の屈折率は１．８〜２．５程度、平均厚みは２０〜１２０ｎｍ程度とすることができる。 The antireflection layer 5 contains silicon nitride as a main component. The antireflection layer 5 may contain a small amount of impurities. The thickness of the antireflection layer 5 may be a thickness that can realize a non-reflection condition with respect to appropriate incident light. For example, the antireflective layer 5 can have a refractive index of about 1.8 to 2.5 and an average thickness of about 20 to 120 nm.

第３半導体層４は、シリコン基板１の第２面１ｂ側に形成されており、第２半導体層３と同一の導電型、すなわちｐ型を呈している。そして、第３半導体層４が含有するドーパントの濃度は、第２半導体層３が含有するドーパントの濃度よりも高い。そのため、第３半導体層４中には、第２半導体層３において一導電型を呈するためにドープされるドーパント元素の濃度よりも高い濃度でドーパント元素が存在する。このような第３半導体層４は、シリコン基板１における第２面１ｂの近傍でキャリアの再結合による変換効率の低下を低減させる役割を有しており、シリコン基板１における第２面１ｂ側で内部電界を形成するものである。第３半導体層４は、例えば、シリコン基板１の第２面１ｂ側にボロンまたはアルミニウムなどのドーパント元素を拡散させることによって形成できる。このとき、第３半導体層４が含有するドーパント元素の濃度は１×１０^１８〜５×１０^２１ａｔｏｍｓ／ｃｍ^３程度とすることができる。第３半導体層４は、後述する第２電極７とシリコン基板１との接触部分に形成されるとよい。 The third semiconductor layer 4 is formed on the second surface 1 b side of the silicon substrate 1 and has the same conductivity type as the second semiconductor layer 3, that is, p-type. The concentration of the dopant contained in the third semiconductor layer 4 is higher than the concentration of the dopant contained in the second semiconductor layer 3. Therefore, the dopant element exists in the third semiconductor layer 4 at a concentration higher than the concentration of the dopant element doped to exhibit one conductivity type in the second semiconductor layer 3. The third semiconductor layer 4 has a role of reducing a decrease in conversion efficiency due to carrier recombination in the vicinity of the second surface 1b of the silicon substrate 1, and on the second surface 1b side of the silicon substrate 1. It forms an internal electric field. The third semiconductor layer 4 can be formed, for example, by diffusing a dopant element such as boron or aluminum on the second surface 1b side of the silicon substrate 1. At this time, the concentration of the dopant element contained in the third semiconductor layer 4 can be about 1 × 10 ^{18 to} 5 × 10 ²¹ atoms / cm ³ . The third semiconductor layer 4 is preferably formed at a contact portion between a second electrode 7 (described later) and the silicon substrate 1.

第１電極６は、シリコン基板１の第１面１ａ側に設けられた電極である。また、第１電極６は、図１に示すように、第１出力取出電極６ａと、複数の線状の第１集電電極６ｂとを有する。第１出力取出電極６ａの少なくとも一部は、第１集電電極６ｂと交差して電気的に接続されている。一方、第１集電電極６ｂは、線状であり、短手方向において、例えば、５０〜２００μｍ程度の幅を有している。第１出力取出電極６ａは、例えば、短手方向において、１．３〜２．５ｍｍ程度の幅を有している。そして、第１集電電極６ｂの短手方向の幅は、第１出力取出電極６ａの短手方向の幅よりも小さい。また、第１集電電極６ｂは、互いに１．５〜３ｍｍ程度の間隔を空けて複数設けられている。このような第１電極６の厚みは、１０〜４０μｍ程度である。このような第１電極６は、例えば、銀を主成分とする第１金属ペーストをスクリーン印刷等によって所望の形状に塗布した後、焼成することによって形成することができる。 The first electrode 6 is an electrode provided on the first surface 1 a side of the silicon substrate 1. As shown in FIG. 1, the first electrode 6 includes a first output extraction electrode 6a and a plurality of linear first current collecting electrodes 6b. At least a part of the first output extraction electrode 6a intersects the first current collecting electrode 6b and is electrically connected. On the other hand, the 1st current collection electrode 6b is linear, and has the width | variety of about 50-200 micrometers in a transversal direction, for example. The first output extraction electrode 6a has, for example, a width of about 1.3 to 2.5 mm in the short direction. And the width | variety of the transversal direction of the 1st current collection electrode 6b is smaller than the width | variety of the transversal direction of the 1st output extraction electrode 6a. Moreover, the 1st current collection electrode 6b is provided with two or more at intervals of about 1.5-3 mm. The thickness of the first electrode 6 is about 10 to 40 μm. Such a first electrode 6 can be formed, for example, by applying a first metal paste containing silver as a main component into a desired shape by screen printing or the like and then baking it.

第２電極７は、図２および図３に示すように、シリコン基板１の第２面１ｂ側に設けられた電極である。第２電極７の厚みは、１０〜３０μｍ程度、短手方向の幅は１．３〜７ｍｍ程度である。また、第２電極７は、銀を主成分として含んでいる。このような第２電極７は、例えば、銀を主成分とする金属ペーストをスクリーン印刷等によって所望の形状に塗布した後、焼成することによって形成することができる。なお、本実施形態おいて、主成分とは、全体の成分に対して含有される比率が５０質量％以上であることを示す。 As shown in FIGS. 2 and 3, the second electrode 7 is an electrode provided on the second surface 1 b side of the silicon substrate 1. The thickness of the 2nd electrode 7 is about 10-30 micrometers, and the width | variety of a transversal direction is about 1.3-7 mm. The second electrode 7 contains silver as a main component. Such a second electrode 7 can be formed, for example, by applying a metal paste containing silver as a main component into a desired shape by screen printing or the like and then baking it. In addition, in this embodiment, a main component shows that the ratio contained with respect to the whole component is 50 mass% or more.

第３電極８は、図３に示すように、シリコン基板１の第２面１ｂにおいて、第２電極７と電気的に接続するように設けられている電極である。このとき、第２電極７の少なくとも一部が第３電極８と接続していればよい。また、第３電極８の厚みは、１５〜５０μｍ
程度であり、シリコン基板１の第２面１ｂのうち第２電極７が形成される領域の一部を除いた略全面に形成される。また、第３電極８は、アルミニウムを主成分として含んでいる。このような第３電極８は、例えば、アルミニウムを主成分とする金属ペーストを所望の形状に塗布した後、焼成することによって形成することができる。 As shown in FIG. 3, the third electrode 8 is an electrode provided on the second surface 1 b of the silicon substrate 1 so as to be electrically connected to the second electrode 7. At this time, at least a part of the second electrode 7 may be connected to the third electrode 8. The thickness of the third electrode 8 is 15 to 50 μm.
The second surface 1b of the silicon substrate 1 is formed on substantially the entire surface excluding a part of the region where the second electrode 7 is formed. The third electrode 8 contains aluminum as a main component. Such a third electrode 8 can be formed, for example, by applying a metal paste containing aluminum as a main component in a desired shape and then baking it.

そして、本実施形態において、窒化シリコン膜を含む反射防止層５の密度は２．１ｇ／ｃｍ^３以上に設定されている。これにより、例えば、太陽電池モジュールの受光面側に配置されるガラス製の透光性基板に含有されているＮａ成分のシリコン基板１内への拡散が反射防止層５によって低減される。すなわち、高密度の反射防止層５は、Ｎａ成分の侵入を阻害する役割を担っている。その結果、ＰＩＤの発生が低減される。 In this embodiment, the density of the antireflection layer 5 including the silicon nitride film is set to 2.1 g / cm ³ or more. Thereby, for example, the diffusion of the Na component contained in the glass transparent substrate disposed on the light receiving surface side of the solar cell module into the silicon substrate 1 is reduced by the antireflection layer 5. That is, the high-density antireflection layer 5 plays a role of inhibiting the penetration of the Na component. As a result, the occurrence of PID is reduced.

反射防止層５の密度の測定方法としては、例えば、以下のようなものある。まず、表面研磨した単結晶シリコン基板に反射防止層５を形成した後、後述する電極形成工程における熱処理と同程度の温度（例えば、５００℃以上）で熱処理を行なった試料を準備する。そして、Ｘ線回析装置（ＰＡＮａｌｙｔｉｃａｌ製Ｘ’ＰｅｒｔＰＲＯ−ＭＲＤ）を用いたＸ線反射率測定法によって上記試料の密度が求められる。なお、この密度は、反射防止層５の任意の５か所で測定された値の平均値より算出される。Ｘ線回析装置の検出器には、入射側にＸ線ミラーを使用し、受光側には平板コリメータを使用した。また、Ｘ線源のターゲットには銅を用い、４５ｋＶ、４０ｍＡで作動させた。また、測定範囲０．１〜３．０°、ステップ幅０．００２°、１ステップ２秒で行なった。 Examples of the method for measuring the density of the antireflection layer 5 include the following. First, after forming the antireflection layer 5 on a single-crystal silicon substrate whose surface has been polished, a sample is prepared that has been heat-treated at a temperature (for example, 500 ° C. or higher) similar to the heat treatment in the electrode forming step described later. And the density of the said sample is calculated | required by the X-ray-reflectance measuring method using the X-ray-diffraction apparatus (X'Pert PRO-MRD made from PANalytical). This density is calculated from an average value of values measured at any five locations of the antireflection layer 5. For the detector of the X-ray diffraction apparatus, an X-ray mirror was used on the incident side, and a flat collimator was used on the light receiving side. Moreover, copper was used for the target of the X-ray source, and it was operated at 45 kV and 40 mA. The measurement range was 0.1 to 3.0 °, the step width was 0.002 °, and 1 step was 2 seconds.

また、窒化シリコンを含む反射防止層５の密度は、２．５以上３以下であってもよい。これにより、ＰＩＤの発生をより低減しつつ、初期の出力特性を高くすることができる。また、上記密度の範囲であれば、反射防止層５中に含有された水素が外部に脱離しにくくなる。 Further, the density of the antireflection layer 5 containing silicon nitride may be 2.5 or more and 3 or less. Thereby, it is possible to improve the initial output characteristics while further reducing the occurrence of PID. Moreover, if it is the said density range, the hydrogen contained in the antireflection layer 5 will become difficult to detach | desorb outside.

また、上記実施形態においては、第３電極８が第２面１ｂの略全面を覆うような形状であったが、他の形態であってもよい。第３電極８は、図４および図６に示すように、第１集電電極６ｂと同様に、複数の線状を成していてもよい。このとき、第２電極７の少なくとも一部は、第３電極８と交差して電気的に接続されている。一方、第３電極８は、線状であり、短手方向において、例えば、５０〜３００μｍ程度の幅を有している。第２電極７は、例えば、短手方向において、１．３〜３ｍｍ程度の幅を有している。そして、第３電極８の短手方向の幅は、第２電極７の短手方向の幅よりも小さい。また、第３電極８は、互いに１．５〜３ｍｍ程度の間隔を空けて複数設けられている。なお、第３電極８は第１電極６の第１集電電極６ｂに比べて、短手方向の幅を広くすることによって、第３電極８の直列抵抗を下げて、太陽電池素子１０の出力特性を向上することができる。 Moreover, in the said embodiment, although the 3rd electrode 8 was a shape which covered the substantially whole surface of the 2nd surface 1b, another form may be sufficient. As shown in FIGS. 4 and 6, the third electrode 8 may have a plurality of linear shapes, similar to the first current collecting electrode 6 b. At this time, at least a part of the second electrode 7 intersects the third electrode 8 and is electrically connected. On the other hand, the third electrode 8 is linear and has a width of, for example, about 50 to 300 μm in the short direction. For example, the second electrode 7 has a width of about 1.3 to 3 mm in the short direction. The width of the third electrode 8 in the short direction is smaller than the width of the second electrode 7 in the short direction. A plurality of third electrodes 8 are provided with an interval of about 1.5 to 3 mm. Note that the third electrode 8 has a wider width in the short direction than the first current collecting electrode 6b of the first electrode 6, thereby reducing the series resistance of the third electrode 8 and the output of the solar cell element 10. The characteristics can be improved.

また、反射防止層５の密度は、シリコン基板１の第１面１ａと反対方向に位置する表面側（太陽電池素子１０の第１主面１０ａ側）よりも第１面１ａ側（太陽電池素子１０の第２主面１０ｂ側）の方が大きくなっていてもよい。すなわち、反射防止層５は、その膜厚方向において、第１主面１０ａ側よりも第１半導体層２側の方が膜密度を大きくしてもよい。これにより、Ｎａ成分が反射防止層５の表面に拡散しやすくなるため、反射防止層５における正の固定電荷が大きくなる。その結果、第１半導体層２がｎ型の場合、内蔵電界によるパッシベーション効果が増大するため、長期間使用した際の特性劣化が低減される。加えて、第１面１ａ側に位置する高密度の反射防止層５によって、Ｎａ成分のシリコン基板１への侵入が低減される。これにより、ＰＩＤの発生が低減される。このとき、反射防止層５は、膜厚方向における中間部から第１主面１０ａ側に位置する部位Ａと、第２主面１０ｂ側に位置する部位Ｂとを有する場合、反射防止層５の部位Ｂの密度が反射防止層５の部位Ａの密度よりも０．０５〜０．３ｇ／ｃｍ^３程度大きければよい。また、このような密度が異なる部位を有する反射防止層５の密度は、例えば、部位Ａおよび部位Ｂそれぞれの膜を表面研磨した単結晶シリコン基板に形成した試料を用いて上述した方法でそれぞれ測定すればよい。 Further, the density of the antireflection layer 5 is higher on the first surface 1a side (solar cell element) than on the surface side (first main surface 10a side of the solar cell element 10) located in the opposite direction to the first surface 1a of the silicon substrate 1. 10 second main surface 10b side) may be larger. That is, the antireflection layer 5 may have a higher film density on the first semiconductor layer 2 side than on the first main surface 10a side in the film thickness direction. As a result, the Na component easily diffuses to the surface of the antireflection layer 5, and the positive fixed charge in the antireflection layer 5 increases. As a result, when the first semiconductor layer 2 is n-type, the passivation effect due to the built-in electric field is increased, so that deterioration in characteristics when used for a long time is reduced. In addition, penetration of the Na component into the silicon substrate 1 is reduced by the high-density antireflection layer 5 located on the first surface 1a side. Thereby, generation | occurrence | production of PID is reduced. At this time, when the antireflection layer 5 has a portion A located on the first main surface 10a side from a middle portion in the film thickness direction and a portion B located on the second main surface 10b side, It suffices that the density of the part B is about 0.05 to 0.3 g / cm ³ larger than the density of the part A of the antireflection layer 5. In addition, the density of the antireflection layer 5 having portions having different densities is measured by the above-described method using, for example, a sample formed on a single crystal silicon substrate whose surfaces are polished on the respective portions A and B. do it.

また、反射防止層５は、図３に示すように、シリコン基板１の第３面１ｃ上にも設けられていてもよい。これにより、シリコン基板１の第３面１ｃからのＮａ成分の侵入が低減される。その結果、ＰＩＤの発生がより低減される。加えて、シリコン基板１の第３面１ｃに入射される光の反射が低減される。これにより、光電変換効率が向上する。 The antireflection layer 5 may also be provided on the third surface 1c of the silicon substrate 1 as shown in FIG. Thereby, the penetration | invasion of Na component from the 3rd surface 1c of the silicon substrate 1 is reduced. As a result, the occurrence of PID is further reduced. In addition, reflection of light incident on the third surface 1c of the silicon substrate 1 is reduced. Thereby, photoelectric conversion efficiency improves.

また、太陽電池素子１０は、図５および図６に示すように、シリコン基板１の第２面１ｂ（第２半導体層３）上に窒化シリコンまたは酸化アルミニウムなどからなるパッシベーション層９（第１パッシベーション層９ａ）を設けてもよい。 Further, as shown in FIGS. 5 and 6, the solar cell element 10 includes a passivation layer 9 (first passivation) made of silicon nitride or aluminum oxide on the second surface 1 b (second semiconductor layer 3) of the silicon substrate 1. Layer 9a) may be provided.

パッシベーション層９は、シリコン基板１の裏面である第２面１ｂおよび第３面１ｃにおいて、キャリアの再結合を低減する役割を有するものである。パッシベーション層９としては、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）膜、アモルファスシリコン窒化（a−Ｓｉ
Ｎｘ）膜などのＳｉ系窒化膜、酸化シリコン（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）または酸化チタン（ＴｉＯ_２）などの膜が使用できる。また、パッシベーション層９は、１０〜２００ｎｍ程度の厚みであればよい。また、パッシベーション層９は、例えば、ＡＬＤ法、ＰＥＣＶＤ法、蒸着法またはスパッタリング法などを用いて形成すればよい。このようなパッシベーション層９を設けることによって、太陽電池素子１０の出力特性が向上する。 The passivation layer 9 has a role of reducing carrier recombination on the second surface 1 b and the third surface 1 c which are the back surfaces of the silicon substrate 1. As the passivation layer 9, for example, a silicon nitride (Si ₃ N ₄ ) film, an amorphous silicon nitride (a-Si)
An Si-based nitride film such as an Nx film, a silicon oxide (SiO ₂ ) film, an aluminum oxide (Al ₂ O ₃ ) film, or a titanium oxide (TiO ₂ ) film can be used. Further, the passivation layer 9 may have a thickness of about 10 to 200 nm. The passivation layer 9 may be formed using, for example, an ALD method, a PECVD method, a vapor deposition method, a sputtering method, or the like. By providing such a passivation layer 9, the output characteristics of the solar cell element 10 are improved.

また、本実施形態において、第１パッシベーション層９ａは、第２面１ｂ上の第３電極８の非形成領域に設けられている。これにより、シリコン基板１の第２面１ｂからのＮａ成分の侵入を第１パッシベーション層９ａによって低減できる。その結果、ＰＩＤの発生がより低減される。 In the present embodiment, the first passivation layer 9a is provided in a region where the third electrode 8 is not formed on the second surface 1b. Thereby, the penetration | invasion of Na component from the 2nd surface 1b of the silicon substrate 1 can be reduced with the 1st passivation layer 9a. As a result, the occurrence of PID is further reduced.

また、図６に示すように、第１半導体層２と反射防止層５との間に第２パッシベーション層９ｂを設けてもよい。これにより、ＰＩＤの発生がさらに低減される。なお、第２パッシベーション層９ｂは、第１パッシベーション層９ａと同様の材質および方法で形成すればよい。 In addition, as shown in FIG. 6, a second passivation layer 9 b may be provided between the first semiconductor layer 2 and the antireflection layer 5. Thereby, generation | occurrence | production of PID is further reduced. The second passivation layer 9b may be formed using the same material and method as the first passivation layer 9a.

なお、上述したＮａ成分は、透光性基板以外の部材にも含まれており、太陽電池素子１０の製造工程および後述する太陽電池モジュール２０の製造工程においても自然に混入する不純物である。 In addition, Na component mentioned above is contained also in members other than a translucent board | substrate, and is an impurity mixed naturally also in the manufacturing process of the solar cell element 10, and the manufacturing process of the solar cell module 20 mentioned later.

＜太陽電池素子の製造方法＞
次に、太陽電池素子１０の製造方法の各工程について、詳細に説明する。 <Method for producing solar cell element>
Next, each process of the manufacturing method of the solar cell element 10 is demonstrated in detail.

まず、第２半導体層（ｐ型の第２半導体領域）３を有するシリコン基板１の基板準備工程について説明する。シリコン基板１は、例えば、既存のＣＺ法または鋳造法などによって形成される。なお、以下では、シリコン基板１として、ｐ型を呈する多結晶シリコン基板を用いた例について説明する。 First, the substrate preparation process of the silicon substrate 1 having the second semiconductor layer (p-type second semiconductor region) 3 will be described. The silicon substrate 1 is formed by, for example, an existing CZ method or a casting method. Hereinafter, an example in which a p-type polycrystalline silicon substrate is used as the silicon substrate 1 will be described.

最初に、例えば、鋳造法によって多結晶シリコンのインゴットを作製する。次いで、そのインゴットを、例えば、２５０μｍ以下の厚みにスライスする。その後、シリコン基板１の切断面の機械的ダメージ層および汚染層を清浄するために、シリコン基板１の表面をＮａＯＨ、ＫＯＨ、フッ酸またはフッ硝酸などの水溶液でごく微量エッチングしてもよい。 First, a polycrystalline silicon ingot is produced by, for example, a casting method. Next, the ingot is sliced to a thickness of 250 μm or less, for example. Thereafter, in order to clean the mechanical damage layer and the contaminated layer on the cut surface of the silicon substrate 1, the surface of the silicon substrate 1 may be etched by a very small amount with an aqueous solution such as NaOH, KOH, hydrofluoric acid, or hydrofluoric acid.

次に、シリコン基板１の第１面１ａに凹凸形状１ｄを形成する。凹凸形状１ｄの形成方法としては、ＮａＯＨ等のアルカリ溶液またはフッ硝酸等の酸溶液を使用したウエットエッチング方法またはＲＩＥ等を使用したドライエッチング方法を用いて凹凸形状を１ｄ形成することができる。 Next, an uneven shape 1 d is formed on the first surface 1 a of the silicon substrate 1. As a method of forming the uneven shape 1d, the uneven shape 1d can be formed using a wet etching method using an alkaline solution such as NaOH or an acid solution such as hydrofluoric acid, or a dry etching method using RIE or the like.

次に、上記工程によって形成された凹凸形状１ｄを有するシリコン基板１の第１面１ａに対して、第１半導体層（ｎ型の第１半導体領域）２を形成する工程を行なう。具体的には、凹凸形状１ｄを有するシリコン基板１における第１面１ａ側の表層内にｎ型の第１半導体層２を形成する。 Next, a step of forming a first semiconductor layer (n-type first semiconductor region) 2 is performed on the first surface 1a of the silicon substrate 1 having the uneven shape 1d formed by the above steps. Specifically, the n-type first semiconductor layer 2 is formed in the surface layer on the first surface 1a side of the silicon substrate 1 having the uneven shape 1d.

このような第１半導体層２は、ペースト状にしたＰ_２Ｏ_５をシリコン基板１の表面に塗布して熱拡散させる塗布熱拡散法、ガス状にしたＰＯＣｌ_３（オキシ塩化リン）を拡散源とした気相熱拡散法などによって形成される。この第１半導体層２は０．２〜２μｍ程度の深さ、４０〜２００Ω／□程度のシート抵抗値を有するように形成される。例えば、気相熱拡散法では、ＰＯＣｌ_３等からなる拡散ガスを有する雰囲気中で６００℃〜８００℃程度の温度においてシリコン基板１を５〜３０分程度熱処理して燐ガラスをシリコン基板１の表面に形成する。その後、アルゴンや窒素等の不活性ガス雰囲気中で８００〜９００℃程度の高い温度において、シリコン基板１を１０〜４０分間程度熱処理することによって、燐ガラスからシリコン基板１にリンが拡散して、シリコン基板１の第１面１ａ側に第１半導体層２が形成される。 Such a first semiconductor layer 2 has a coating thermal diffusion method in which paste-like P ₂ O ₅ is applied to the surface of the silicon substrate 1 and thermally diffused, and gaseous POCl ₃ (phosphorus oxychloride) is a diffusion source. The gas phase thermal diffusion method is used. The first semiconductor layer 2 is formed to have a depth of about 0.2 to 2 μm and a sheet resistance value of about 40 to 200Ω / □. For example, in the vapor phase thermal diffusion method, the silicon substrate 1 is heat-treated at a temperature of about 600 ° C. to 800 ° C. for about 5 to 30 minutes in an atmosphere having a diffusion gas composed of POCl ₃ or the like, thereby converting the phosphor glass to the surface of the silicon substrate 1. To form. Then, phosphorus is diffused from phosphorus glass to the silicon substrate 1 by heat-treating the silicon substrate 1 for about 10 to 40 minutes at a high temperature of about 800 to 900 ° C. in an inert gas atmosphere such as argon or nitrogen. A first semiconductor layer 2 is formed on the first surface 1 a side of the silicon substrate 1.

次に、上記第１半導体層２の形成工程において、第２面１ｂ側にも第１半導体層２が形成された場合には、第２面１ｂ側に形成された第１半導体層２のみをエッチングして除去する。これにより、第２面１ｂ側にｐ型の導電型領域を露出させる。例えば、フッ硝酸溶液にシリコン基板１における第２面１ｂ側のみを浸して第２面１ｂ側に形成された第１半導体層２を除去する。その後に、第１半導体層２を形成する際にシリコン基板１の表面（第１面１ａ側）に付着した燐ガラスをエッチングして除去する。 Next, in the step of forming the first semiconductor layer 2, when the first semiconductor layer 2 is also formed on the second surface 1b side, only the first semiconductor layer 2 formed on the second surface 1b side is removed. Etch away. Thereby, the p-type conductivity type region is exposed on the second surface 1b side. For example, the first semiconductor layer 2 formed on the second surface 1b side is removed by immersing only the second surface 1b side of the silicon substrate 1 in a hydrofluoric acid solution. Thereafter, the phosphor glass adhering to the surface (the first surface 1a side) of the silicon substrate 1 when forming the first semiconductor layer 2 is removed by etching.

このように、第１面１ａ側に燐ガラスを残存させて第２面１ｂ側に形成された第１半導体層２を除去することによって、燐ガラスによって第１面１ａ側の第１半導体層２が除去されたり、ダメージを受けたりするのを低減することができる。また、シリコン基板１の第３面１ｃに形成された第１半導体層２も合わせて除去してもよい。 In this way, the first semiconductor layer 2 on the first surface 1a side is made of phosphorous glass by removing the first semiconductor layer 2 formed on the second surface 1b side while leaving the phosphorous glass on the first surface 1a side. Can be removed or damaged. Further, the first semiconductor layer 2 formed on the third surface 1c of the silicon substrate 1 may also be removed.

また、上記第１半導体層２の形成工程において、予め第２面１ｂ側に拡散マスクを形成しておき、気相熱拡散法等によって第１半導体層２を形成し、続いて拡散マスクを除去してもよい。このようなプロセスによっても、同様の構造を形成することが可能である。但し、このようなプロセスであれば、上記した第２面１ｂ側に第１半導体層２は形成されないため、第２面１ｂ側の第１半導体層２を除去する工程が不要となる。 Further, in the step of forming the first semiconductor layer 2, a diffusion mask is formed in advance on the second surface 1b side, the first semiconductor layer 2 is formed by vapor phase thermal diffusion or the like, and then the diffusion mask is removed. May be. A similar structure can be formed by such a process. However, in such a process, since the first semiconductor layer 2 is not formed on the second surface 1b side, the step of removing the first semiconductor layer 2 on the second surface 1b side becomes unnecessary.

以上により、第１面１ａ側にｎ型半導体層である第１半導体層２が配置され、且つ、表面に凹凸形状１ｄが形成された、ｐ型半導体層である第２半導体層３を含む多結晶シリコン基板（シリコン基板）１を準備することができる。 As described above, the first semiconductor layer 2 that is the n-type semiconductor layer is disposed on the first surface 1a side, and the second semiconductor layer 3 that is the p-type semiconductor layer having the uneven shape 1d formed on the surface is included. A crystalline silicon substrate (silicon substrate) 1 can be prepared.

次に、シリコン基板１の第１面１ａ（第１半導体層２）の上に窒化シリコンからなる反射防止層５を形成する。反射防止層５は、例えば、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）法またはスパッタリング法を用いて形成される。ＰＥＣＶＤ法で形成する場合、まず、事前にシリコン基板１を成膜中の温度よりも高い温度で予備加熱する。次いで、シラン（ＳｉＨ_４）とアンモニア（ＮＨ_３）との混合ガスを窒素（Ｎ_２）で希釈し、反応圧力を０．１〜１Ｐａ低真空にしてグロー放電分解でプラズマ化させてシリコン基板１上に膜を堆積させる。これにより、密度が２．１ｇ／ｃｍ^３以上の窒化シリコンを含む反射防止層５が形成される。このときの成膜温度は、４００〜６００℃程度とし、予備加熱する温度を成膜温度よりも５０℃程度高くする。また、グロー放電に必要な高周波電源の周波数としては１００〜５００ｋＨｚの低周波数を使用する。以上のような高温加熱、低真空および低周波数の条件によって高密度の反射防止層５を形成できる。 Next, an antireflection layer 5 made of silicon nitride is formed on the first surface 1 a (first semiconductor layer 2) of the silicon substrate 1. The antireflection layer 5 is formed using, for example, PECVD (plasma enhanced chemical vapor deposition) or sputtering. When forming by PECVD method, first, the silicon substrate 1 is preheated in advance at a temperature higher than the temperature during film formation. Next, a mixed gas of silane (SiH ₄ ) and ammonia (NH ₃ ) is diluted with nitrogen (N ₂ ), the reaction pressure is reduced to 0.1 to 1 Pa, and plasma is generated by glow discharge decomposition to form a silicon substrate 1. A film is deposited on top. Thereby, the antireflection layer 5 containing silicon nitride having a density of 2.1 g / cm ³ or more is formed. The film formation temperature at this time is about 400 to 600 ° C., and the preheating temperature is about 50 ° C. higher than the film formation temperature. Further, a low frequency of 100 to 500 kHz is used as the frequency of the high frequency power source necessary for glow discharge. The high-density antireflection layer 5 can be formed under the conditions of high temperature heating, low vacuum, and low frequency as described above.

また、反射防止層５の密度を太陽電池素子１０の第１主面１０ａ側よりも第２主面１０ｂ側で大きくする場合には、例えば、成膜初期においてシリコン基板１の加熱温度を高く、反応圧力を低くし、一方で成膜後期において成膜初期に比べてシリコン基板１の加熱温度を低く、反応圧力を高くすればよい。 When the density of the antireflection layer 5 is increased on the second main surface 10b side than on the first main surface 10a side of the solar cell element 10, for example, the heating temperature of the silicon substrate 1 is increased at the initial stage of film formation, The reaction pressure may be lowered, while the heating temperature of the silicon substrate 1 may be lower and the reaction pressure may be higher in the late stage of film formation than in the initial stage of film formation.

なお、ガス流量においては反応室の大きさによって異なり、規定することはできないが、ガスの流量としては、例えば、１５０〜６０００ｍｌ／ｍｉｎ（ｓｃｃｍ）の範囲とし、シランの流量Ａとアンモニアの流量Ｂの流量比Ｂ／Ａは０．５以上１５以下であればよい。 The gas flow rate varies depending on the size of the reaction chamber and cannot be specified. However, the gas flow rate is, for example, in the range of 150 to 6000 ml / min (sccm), the silane flow rate A and the ammonia flow rate B. The flow ratio B / A may be 0.5 or more and 15 or less.

次に、半導体基板１の第２面１ｂ側に、一導電型の半導体不純物が高濃度に拡散された第３半導体層４を形成する。第３半導体層４の形成方法としては、例えば、以下の２つの方法が挙げられる。第１の方法としては、三臭化ボロン（ＢＢｒ_３）を拡散源とした熱拡散法を用いて温度８００〜１１００℃程度で形成する方法がある。第２の方法としては、アルミニウム粉末及び有機ビヒクル等からなるアルミニウムペーストを印刷法で塗布したのち、温度６００〜８５０℃程度で熱処理（焼成）してアルミニウムを半導体基板１に拡散する方法がある。この第２の方法を用いれば、印刷面だけに所望の拡散領域を形成することができるだけではなく、第１半導体層２の形成工程で第２面１ｂ側に形成されたｎ型の逆導電型層を除去する必要もない。そのため、第２の方法を用いれば、所望の拡散領域を形成した後、第１面１ａまたは第２面１ｂの外周部のみレーザ等を用いてｐｎ分離を行えばよい。 Next, on the second surface 1b side of the semiconductor substrate 1, a third semiconductor layer 4 in which a semiconductor impurity of one conductivity type is diffused at a high concentration is formed. Examples of the method of forming the third semiconductor layer 4 include the following two methods. As a first method, there is a method of forming at a temperature of about 800 to 1100 ° C. using a thermal diffusion method using boron tribromide (BBr ₃ ) as a diffusion source. As a second method, there is a method in which an aluminum paste made of aluminum powder, an organic vehicle, or the like is applied by a printing method, and then heat treated (baked) at a temperature of about 600 to 850 ° C. to diffuse aluminum into the semiconductor substrate 1. If this second method is used, not only a desired diffusion region can be formed only on the printing surface, but also the n-type reverse conductivity type formed on the second surface 1b side in the formation process of the first semiconductor layer 2. There is no need to remove the layer. Therefore, if the second method is used, after forming a desired diffusion region, only the outer peripheral portion of the first surface 1a or the second surface 1b may be subjected to pn separation using a laser or the like.

次に、第１電極６、第２電極７および第３電極８を以下のようにして形成する。 Next, the first electrode 6, the second electrode 7, and the third electrode 8 are formed as follows.

第１電極６は、例えば主成分として銀（Ａｇ）等からなる金属粉末、有機ビヒクルおよびガラスフリットを含有する金属ペースト（以下、第１金属ペーストとする）を用いて作製される。この第１金属ペーストを、シリコン基板１の第１面１ａに塗布し、その後、最高温度６００〜８００℃で数十秒〜数十分程度焼成することによって第１電極６を形成する。塗布法としては、スクリーン印刷法などを用いることができ、塗布後、所定の温度で溶剤を蒸散させて乾燥してもよい。なお、第１電極６は、第１出力取出電極６ａと第１集電電極６ｂとを有するが、スクリーン印刷を用いることで、第１出力取出電極６ａと第１集電電極６ｂとは、１つの工程で形成することができる。 The first electrode 6 is produced using, for example, a metal paste containing silver (Ag) or the like as a main component, an organic vehicle, and glass frit (hereinafter referred to as a first metal paste). The first electrode 6 is formed by applying the first metal paste to the first surface 1a of the silicon substrate 1 and then baking it at a maximum temperature of 600 to 800 ° C. for several tens of seconds to several tens of minutes. As the coating method, a screen printing method or the like can be used, and after coating, the solvent may be evaporated and dried at a predetermined temperature. The first electrode 6 includes a first output extraction electrode 6a and a first current collection electrode 6b. However, by using screen printing, the first output extraction electrode 6a and the first current collection electrode 6b are 1 It can be formed in one process.

まず、第２電極７は、銀等を主成分とする金属粉末と、有機ビヒクルと、ガラスフリットとを含有する金属ペースト（以下、第２金属ペーストとする）を用いて作製される。第２金属ペーストの塗布法としては、例えば、スクリーン印刷法などを用いることができる。この塗布後、所定の温度で溶剤を蒸散させて乾燥させてもよい。第２金属ペーストが塗布されたシリコン基板１を焼成炉内にて最高温度が６００〜８５０℃の条件で数十秒〜数十分間程度焼成することにより、第２電極７がシリコン基板１の第２面１ｂ側に形成される。 First, the second electrode 7 is manufactured using a metal paste (hereinafter referred to as a second metal paste) containing a metal powder containing silver or the like as a main component, an organic vehicle, and glass frit. As a method for applying the second metal paste, for example, a screen printing method or the like can be used. After this application, the solvent may be evaporated and dried at a predetermined temperature. By baking the silicon substrate 1 to which the second metal paste is applied in a baking furnace at a maximum temperature of 600 to 850 ° C. for about several tens of seconds to several tens of minutes, the second electrode 7 is formed on the silicon substrate 1. It is formed on the second surface 1b side.

次に、第３電極８は、主成分としてアルミニウムを含む金属粉末、有機ビヒクルおよびガラスフリットを含有する金属ペースト（以下、第３金属ペーストとする）を用いて作製される。この第３金属ペーストを、予め塗布された第１金属ペーストの一部に接触するように第２面１ｂ上に塗布する。このとき、第２電極７が形成される部位の一部を除いて、
第２面１ｂのほぼ全面に塗布してもよい。塗布法としては、スクリーン印刷法などを用いることができる。この塗布後、所定の温度で溶剤を蒸散させて乾燥させてもよい。第３金属ペーストが塗布されたシリコン基板１を焼成炉内にて最高温度が６００〜８５０℃の条件で数十秒〜数十分間程度焼成することにより、第３電極８がシリコン基板１の第２面１ｂ側に形成される。また、第３金属ペーストを用いて第３半導体層４と第３電極８の形成を同時に行ってもよい。 Next, the third electrode 8 is produced using a metal paste containing aluminum as a main component, an organic vehicle, and a glass frit (hereinafter referred to as a third metal paste). This third metal paste is applied on the second surface 1b so as to be in contact with a part of the first metal paste previously applied. At this time, except for a part of the part where the second electrode 7 is formed,
You may apply | coat to the substantially whole surface of the 2nd surface 1b. As a coating method, a screen printing method or the like can be used. After this application, the solvent may be evaporated and dried at a predetermined temperature. By firing the silicon substrate 1 coated with the third metal paste in a firing furnace at a maximum temperature of 600 to 850 ° C. for about several tens of seconds to several tens of minutes, the third electrode 8 is formed on the silicon substrate 1. It is formed on the second surface 1b side. Alternatively, the third semiconductor layer 4 and the third electrode 8 may be simultaneously formed using the third metal paste.

以上の工程により、太陽電池素子１０を作製することができる。 Through the above steps, the solar cell element 10 can be manufactured.

また、シリコン基板１の第２面１ｂ側に第１パッシベーション層９ａを設ける場合は、第２および第３金属ペーストを塗布する前に、例えば、ＡＬＤ法、ＰＥＣＶＤ法、蒸着法またはスパッタリング法などを用いてシリコン基板１の第２面１ｂ側に形成すればよい。次いで、第３金属ペーストを第１パッシベーション層９ａの上に直接、所定領域に塗布し、最高温度が６００〜８００℃の高温の熱処理を行なうファイヤースルー法を利用すればよい。このファイヤースルー法では、塗布された第３金属ペースト成分が第１パッシベーション層９ａを突き破り、シリコン基板１の第２面１ｂ側に第３半導体層４が形成されつつ、その上に第３電極８が形成される。形成領域としては、例えば、図５に示すように第２面１ｂのうち第２電極７の一部が形成される領域内を含めて形成すればよい。また、第２電極７はシリコン基板１と直接接触する必要はなく、第２電極７とシリコン基板１との間に第１パッシベーション層９ａが存在していてもよい。 Further, when the first passivation layer 9a is provided on the second surface 1b side of the silicon substrate 1, before applying the second and third metal pastes, for example, an ALD method, a PECVD method, a vapor deposition method or a sputtering method is performed. It may be used to form on the second surface 1b side of the silicon substrate 1. Next, a fire-through method may be used in which the third metal paste is directly applied to the predetermined region on the first passivation layer 9a and subjected to high-temperature heat treatment at a maximum temperature of 600 to 800 ° C. In this fire-through method, the applied third metal paste component pierces the first passivation layer 9a, and the third semiconductor layer 4 is formed on the second surface 1b side of the silicon substrate 1, while the third electrode 8 is formed thereon. Is formed. As the formation region, for example, as shown in FIG. 5, it may be formed including the inside of the second surface 1 b where a part of the second electrode 7 is formed. Further, the second electrode 7 does not need to be in direct contact with the silicon substrate 1, and the first passivation layer 9 a may exist between the second electrode 7 and the silicon substrate 1.

また、第２電極７および第３電極８は、各々の金属ペーストを塗布したのち、同時に焼成して形成してもよい。このように形成することによって、生産性が向上するとともに、シリコン基板１にかかる熱履歴を低減して、太陽電池素子１０の出力特性を向上させることができる。 Alternatively, the second electrode 7 and the third electrode 8 may be formed by applying each metal paste and firing at the same time. By forming in this way, productivity can be improved, the thermal history applied to the silicon substrate 1 can be reduced, and the output characteristics of the solar cell element 10 can be improved.

なお、本発明は上記形態に限定されるものではなく、多くの修正および変更を加えることができる。 In addition, this invention is not limited to the said form, Many corrections and changes can be added.

例えば、パッシベーション層９を形成する前に、シリコン基板１を洗浄してもよい。洗浄工程としては、例えば、フッ酸処理、ＲＣＡ洗浄（米国ＲＣＡ社が開発した洗浄法であり、高温・高濃度の硫酸・過酸化水素水、希フッ酸（室温）、アンモニア水・過酸化水素水、または、塩酸・過酸化水素水などによる洗浄方法）および該洗浄後のフッ酸処理、またはＳＰＭ（Sulfuric Acid/Hydrogen Peroxide/Water Mixture）洗浄および該洗浄後の
フッ酸処理等による洗浄方法を用いることができる。 For example, the silicon substrate 1 may be cleaned before forming the passivation layer 9. Examples of the cleaning process include hydrofluoric acid treatment, RCA cleaning (cleaning method developed by RCA, USA, high temperature / high concentration sulfuric acid / hydrogen peroxide solution, dilute hydrofluoric acid (room temperature), ammonia water / hydrogen peroxide. Cleaning method using water or hydrochloric acid / hydrogen peroxide solution) and hydrofluoric acid treatment after the cleaning, or SPM (Sulfuric Acid / Hydrogen Peroxide / Water Mixture) cleaning and cleaning method using hydrofluoric acid treatment after the cleaning, etc. Can be used.

また、第１パッシベーション層９ａを形成する工程の後の任意の工程において、水素を含んだガスを用いてアニール処理を行なうことで、さらに、シリコン基板１における再結合速度を低下させることが可能である。 In addition, in any step after the step of forming the first passivation layer 9a, it is possible to further reduce the recombination rate in the silicon substrate 1 by performing an annealing process using a gas containing hydrogen. is there.

また、例えば、太陽電池素子１０は第１電極６の一部を第２主面１０ｂ側に設けたメタル・ラップ・スルー構造や第１電極６をすべて第２主面１０ｂ側に設けたＩＢＣ構造のバックコンタクト太陽電池素子であっても構わない。 Further, for example, the solar cell element 10 has a metal wrap-through structure in which a part of the first electrode 6 is provided on the second main surface 10b side, or an IBC structure in which all the first electrodes 6 are provided on the second main surface 10b side. The back contact solar cell element may be used.

＜太陽電池モジュール＞
本実施形態に係る太陽電池モジュール２０について、図７（ａ）および図７（ｂ）を用いて詳細に説明する。太陽電池モジュール２０は、上述した本実施形態の太陽電池素子１０を１つ以上備えている。具体的には、太陽電池モジュール２０においては、上記太陽電池素子１０が複数電気的に接続されている。 <Solar cell module>
The solar cell module 20 according to the present embodiment will be described in detail with reference to FIGS. 7 (a) and 7 (b). The solar cell module 20 includes one or more solar cell elements 10 of the present embodiment described above. Specifically, in the solar cell module 20, a plurality of the solar cell elements 10 are electrically connected.

単独の太陽電池素子１０の電気出力が小さい場合など、複数の太陽電池素子１０を直列および並列に接続することで太陽電池モジュール２０が構成される。この太陽電池モジュール２０を複数個組み合わせることによって、実用的な電気出力の取り出しが可能となる。 The solar cell module 20 is configured by connecting a plurality of solar cell elements 10 in series and in parallel, such as when the electric output of a single solar cell element 10 is small. By combining a plurality of solar cell modules 20, a practical electrical output can be taken out.

図７（ａ）に示すように、太陽電池モジュール２０は、例えば、Ｎａを含有したソーダライムガラスなどの透光性基板２２と、透明のＥＶＡまたはエチレン−α−オレフィン共重合体などからなる表側封止材２４と、複数の太陽電池素子１０と、これら複数の太陽電池素子１０を接続する配線部材２１と、ＥＶＡまたはエチレン−α−オレフィン共重合体などからなる裏側封止材２５と、ポリエチレンテレフタレート（ＰＥＴ）、ポリフッ化ビニル樹脂（ＰＶＦ）等の材料からなり、単層または積層構造の裏面保護材２３とを主として備えている。 As shown to Fig.7 (a), the solar cell module 20 is the front side which consists of translucent board | substrates 22, such as soda-lime glass containing Na, transparent EVA, or ethylene-alpha-olefin copolymer etc., for example. A sealing material 24, a plurality of solar cell elements 10, a wiring member 21 connecting the plurality of solar cell elements 10, a back side sealing material 25 made of EVA or an ethylene-α-olefin copolymer, and polyethylene. It consists of materials, such as a terephthalate (PET) and a polyvinyl fluoride resin (PVF), and mainly has the back surface protective material 23 of single layer or laminated structure.

隣接する太陽電池素子１０同士は、一方の太陽電池素子１０の第１電極６と他方の太陽電池素子１０の第２電極７とが配線部材２１によって接続されることで、互いに電気的に直列に接続されている。 Adjacent solar cell elements 10 are electrically connected in series with each other by connecting the first electrode 6 of one solar cell element 10 and the second electrode 7 of the other solar cell element 10 by a wiring member 21. It is connected.

配線部材２１としては、例えば、厚さ０．１〜０．２ｍｍ程度、幅２ｍｍ程度の銅箔の全面を半田材料によって被覆された部材が用いられる。 As the wiring member 21, for example, a member in which the entire surface of a copper foil having a thickness of about 0.1 to 0.2 mm and a width of about 2 mm is covered with a solder material is used.

また、直列接続された複数の太陽電池素子１０のうち、最初の太陽電池素子１０と最後の太陽電池素子１０の電極の一端は、各々、出力取出部である端子ボックス２７に、出力取出配線２６によって接続される。また、図７（ａ）では図示を省略しているが、図７（ｂ）に示すように、太陽電池モジュール２０は、アルミニウムなどからなる枠２８を備えていてもよい。 In addition, among the plurality of solar cell elements 10 connected in series, one end of the electrode of the first solar cell element 10 and the last solar cell element 10 is respectively connected to a terminal box 27 which is an output extraction part, and an output extraction wiring 26. Connected by. Although not shown in FIG. 7A, the solar cell module 20 may include a frame 28 made of aluminum or the like as shown in FIG. 7B.

また、太陽電池モジュール２０において、白色系の裏側封止材２５を用いることによって、高機能の裏面反射構造を実現することが可能である。 Moreover, in the solar cell module 20, by using the white back side sealing material 25, it is possible to realize a highly functional back surface reflection structure.

＜太陽電池システム＞
次に、複数の太陽電池モジュール２０を用いた太陽光発電システムの一例について説明する。太陽光発電システムは、図８に示すように、電気的に直列接続された太陽電池モジュール２０が、トランスレス方式のパワーコンディショナ３１と接続され、商用電力系統３２と並列に接続された構成である。また、各太陽電池モジュール２０は、地絡３３ａを有する。トランスレス方式のパワーコンディショナ３１は、太陽電池モジュール２０および商用系統３２側と絶縁されていないので、地絡３３ｂを有する。 <Solar cell system>
Next, an example of a solar power generation system using a plurality of solar cell modules 20 will be described. As shown in FIG. 8, the photovoltaic power generation system has a configuration in which solar cell modules 20 connected in series are connected to a transformerless power conditioner 31 and connected in parallel to a commercial power system 32. is there. Each solar cell module 20 has a ground fault 33a. Since the transformer-less power conditioner 31 is not insulated from the solar cell module 20 and the commercial system 32 side, it has a ground fault 33b.

また、パワーコンディショナ３１等の回路側における損失は、直流回路においてはＩ^２Ｒに従うことから、電流に対する電圧の比率が高いほど、小さくすることができる。そこで、理論上、太陽電池モジュール２０の直列枚数が多くして電圧を大きくするほど、損失を小さくすることができる。このため、最大システム電圧は、世界標準は１０００Ｖであり、日本標準もこれに従って高める方向にある。このように、最大システム電圧が大きくなれば、ＰＩＤの発生する可能性が高まる。 Further, the loss on the circuit side of the power conditioner 31 and the like follows I ² R in the DC circuit, and can be reduced as the voltage to current ratio increases. Therefore, theoretically, the loss can be reduced as the number of solar cell modules 20 in series is increased and the voltage is increased. For this reason, the maximum system voltage is 1000 V for the global standard, and the Japanese standard is also in a direction to increase accordingly. Thus, if the maximum system voltage increases, the possibility of occurrence of PID increases.

メガソーラーは、このような太陽光発電システムを多数集積したものである。１ＭＷ以上を有する太陽光電池システムにおいて、本実施形態に係る太陽電池モジュール２０を用いることによって、ＰＩＤの発生が低減される。 Mega Solar is a collection of many such photovoltaic power generation systems. In a solar cell system having 1 MW or more, generation of PID is reduced by using the solar cell module 20 according to the present embodiment.

以上、本発明に係るいくつかの実施形態について例示したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない限り任意のものとすることがで
きることは言うまでもない。 As mentioned above, although some embodiment which concerns on this invention was illustrated, this invention is not limited to embodiment mentioned above, It cannot be overemphasized that it can be made arbitrary, unless it deviates from the summary of this invention. .

以下に、上記実施形態のより具体的な実施例について説明する。まず、シリコン基板１として、１辺が１５６ｍｍで厚さが約２００μｍの多結晶シリコン基板を複数準備した。これらの多結晶シリコン基板は、予めｐ型の導電型を呈するようにボロンをドープしたものを用いた。 Hereinafter, more specific examples of the above embodiment will be described. First, a plurality of polycrystalline silicon substrates having a side of 156 mm and a thickness of about 200 μm were prepared as the silicon substrate 1. These polycrystalline silicon substrates were previously doped with boron so as to exhibit p-type conductivity.

準備したそれぞれの多結晶シリコン基板の第１面１ａ側に、ＲＩＥ（Reactive Ion Etching）法を用いて、図３に示すような凹凸形状１ｄを形成した。 A concavo-convex shape 1d as shown in FIG. 3 is formed on the first surface 1a side of each prepared polycrystalline silicon substrate by using the RIE (Reactive Ion Etching) method.

次に、リンを拡散させて、シート抵抗が９０Ω／□程度となるｎ型の第１半導体層２を基板１の表面に形成した。なお、第３面１ｃおよび第２面１ｂ側に形成された第１半導体層２はフッ硝酸溶液で除去し、その後、第１半導体層２上に残った燐ガラスをフッ酸溶液で除去した。 Next, phosphorus was diffused to form an n-type first semiconductor layer 2 having a sheet resistance of about 90 Ω / □ on the surface of the substrate 1. In addition, the 1st semiconductor layer 2 formed in the 3rd surface 1c and the 2nd surface 1b side was removed with the hydrofluoric acid solution, and the phosphorus glass remaining on the 1st semiconductor layer 2 was removed with the hydrofluoric acid solution after that.

次に、シリコン基板１の第１面１ａおよび第３面１ｃの上にはプラズマＣＶＤ法によって窒化シリコンからなる反射防止層５を形成した。また、反射防止層５の膜密度が異なる実施例１〜７の形成条件としては、高周波電源の周波数を２８５ｋＨｚとし、シリコン基板１の加熱温度を４５０〜６００℃とし、反応圧力を０．２５〜１Ｐａとした。 Next, an antireflection layer 5 made of silicon nitride was formed on the first surface 1a and the third surface 1c of the silicon substrate 1 by plasma CVD. The formation conditions of Examples 1 to 7 having different film densities of the antireflection layer 5 were as follows: the frequency of the high-frequency power source was 285 kHz, the heating temperature of the silicon substrate 1 was 450 to 600 ° C., and the reaction pressure was 0.25 to 0.25. 1 Pa.

また、シリコン基板１の第２面１ｂの上にはＡＬＤ（Atomic Layer Deposition）法に
よって酸化アルミニウム層からなる第１パッシベーション層９ａを形成した。 A first passivation layer 9a made of an aluminum oxide layer was formed on the second surface 1b of the silicon substrate 1 by an ALD (Atomic Layer Deposition) method.

そして、第１面１ａ側には主成分として銀を含む第１金属ペーストを図１に示すような線状パターンに塗布し、第２面１ｂ側には、主成分として銀を含む第２金属ペーストを図４に示すような第２電極７のパターンに塗布し、主成分としてアルミニウムを含む第３金属ペーストを図５に示すような第３電極１８のパターンに塗布した。その後、これらのペーストのパターンを（７５０℃）焼成することによって、図６に示すように、第３半導体層４、第１電極６、第２電極７および第３電極８を形成した。なお、第１電極６および第３電極８は、第１および第３金属ペーストをファイヤースルー法を利用することによって、それぞれシリコン基板１と接続するようにした。以上のようにして太陽電池素子１０を作製した。 A first metal paste containing silver as a main component is applied to the first surface 1a side in a linear pattern as shown in FIG. 1, and a second metal containing silver as the main component is applied to the second surface 1b side. The paste was applied to the pattern of the second electrode 7 as shown in FIG. 4, and the third metal paste containing aluminum as the main component was applied to the pattern of the third electrode 18 as shown in FIG. Thereafter, these paste patterns were fired (750 ° C.) to form the third semiconductor layer 4, the first electrode 6, the second electrode 7, and the third electrode 8 as shown in FIG. 6. In addition, the 1st electrode 6 and the 3rd electrode 8 were made to connect with the silicon substrate 1, respectively, using the 1st and 3rd metal paste using a fire through method. The solar cell element 10 was produced as described above.

また、比較例における太陽電池素子１０の反射防止層５の形成条件は、高周波電源の周波数を１３．５６ＭＨｚとし、基板加熱温度を３００℃とし、反応圧力を１００Ｐａとした。 In addition, the formation conditions of the antireflection layer 5 of the solar cell element 10 in the comparative example were as follows: the frequency of the high frequency power source was 13.56 MHz, the substrate heating temperature was 300 ° C., and the reaction pressure was 100 Pa.

このように作製した各実施例の太陽電池素子１０を４枚ずつ直列に接続した。次いで、太陽電池素子１０の第１主面側から順にソーダライムガラスからなる透光性基板２２と、透明のＥＶＡからなる表側封止材２４と、互いに接続された複数の太陽電池素子１０と、ＥＶＡからなる裏側封止材２５と、ポリエチレンテレフタレート（ＰＥＴ）からなる裏面保護材２３と、周囲にアルミニウムからなる枠２８とを備えた太陽電池モジュール２０を作製した。 Four solar cell elements 10 of each example produced in this way were connected in series. Next, a transparent substrate 22 made of soda lime glass in order from the first main surface side of the solar cell element 10, a front side sealing material 24 made of transparent EVA, and a plurality of solar cell elements 10 connected to each other, A solar cell module 20 provided with a back side sealing material 25 made of EVA, a back surface protection material 23 made of polyethylene terephthalate (PET), and a frame 28 made of aluminum around was produced.

ここで、膜密度を測定するため上記と同様な条件で表面研磨された単結晶シリコン基板上に反射防止層５と同等の窒化シリコン膜を形成し、ペーストの焼成温度と同等の７５０℃で加熱処理して試料を作製した。実施例および比較例の各試料について、Ｘ線回折装置を用いたＸ線反射率測定法によって窒化シリコン膜の膜密度を測定した。 Here, in order to measure the film density, a silicon nitride film equivalent to the antireflection layer 5 is formed on a single-crystal silicon substrate surface-polished under the same conditions as described above, and heated at 750 ° C. equivalent to the paste firing temperature. Samples were made by processing. About each sample of an Example and a comparative example, the film | membrane density of the silicon nitride film was measured by the X-ray reflectivity measuring method using the X-ray-diffraction apparatus.

また、実施例および比較例の太陽電池モジュールについて、初期の太陽電池素子出力特性（電力Ｗ）を測定した。なお、これらの特性の測定はＪＩＳＣ８９１４に基づいて、ＡＭ（Air Mass）１．５および１００ｍＷ／ｃｍ^２の照射の条件下にて測定した。そして、温度８５℃、湿度９０％の雰囲気において太陽電池モジュールの出力端子にマイナス端子を接続し、フレームにプラス単位を接続して１０００Ｖを印加し、１００時間保持し、処理後の太陽電池素子出力特性（電力Ｗ）を測定した。劣化率を（初期の電力−処理後の電力）／初期の電力×１００（％）で評価した。これらの測定結果を表１に示す。 Moreover, about the solar cell module of an Example and a comparative example, the initial stage solar cell element output characteristic (electric power W) was measured. These characteristics were measured under conditions of irradiation with AM (Air Mass) 1.5 and 100 mW / cm ² based on JIS C 8914. Then, a negative terminal is connected to the output terminal of the solar cell module in an atmosphere having a temperature of 85 ° C. and a humidity of 90%, a positive unit is connected to the frame, 1000 V is applied, and the solar cell element output after processing is maintained for 100 hours. Characteristics (power W) were measured. The deterioration rate was evaluated by (initial power−power after processing) / initial power × 100 (%). These measurement results are shown in Table 1.

実施例１〜７は比較例に比べて劣化率の低下が低いことを確認した。また、実施例３〜７は劣化率が１０％以下とさらに低いことを確認した。但し、実施例７は実施例１〜６に比べて初期の太陽電池素子出力特性が８０％程度と低くかった。これは、反射防止層５の密度が高すぎるために第１電極６のファイヤースルーが十分ではなく、第１電極６のコンタクト抵抗が高くなり出力特性が低くなったと推察される。 Examples 1-7 confirmed that the fall of the deterioration rate was low compared with the comparative example. Moreover, in Examples 3 to 7, it was confirmed that the deterioration rate was even lower at 10% or less. However, in Example 7, the initial solar cell element output characteristics were as low as about 80% compared to Examples 1-6. This is probably because the fire-through of the first electrode 6 is not sufficient because the density of the antireflection layer 5 is too high, and the contact resistance of the first electrode 6 is increased and the output characteristics are lowered.

１：シリコン基板
１ａ：第１面
１ｂ：第２面
１ｃ：第３面
２：第１半導体層（第１半導体領域）
３：第２半導体層（第２半導体領域）
４：第３半導体層
５：反射防止層
６：第１電極
６ａ：第１出力取出電極
６ｂ：第１集電電極
７：第２電極
８：第３電極
９：パッシベーション層
９ａ：第１パッシベーション層
９ｂ：第２パッシベーション層
１０：太陽電池素子
１０ａ：第１主面
１０ｂ：第２主面
１０ｃ：側面
２０：太陽電池モジュール
２１：配線部材
２２：透光性基板
２３：裏面保護材
２４：表側封止材
２５：裏側封止材
２６：出力取出配線
２７：端子ボックス
２８：枠
３１：パワーコンディショナ
３２：商用系統
３３ａ、３３ｂ：地絡 DESCRIPTION OF SYMBOLS 1: Silicon substrate 1a: 1st surface 1b: 2nd surface 1c: 3rd surface 2: 1st semiconductor layer (1st semiconductor region)
3: Second semiconductor layer (second semiconductor region)
4: 3rd semiconductor layer 5: Antireflection layer 6: 1st electrode 6a: 1st output extraction electrode 6b: 1st current collection electrode 7: 2nd electrode 8: 3rd electrode 9: Passivation layer 9a: 1st passivation layer 9b: Second passivation layer 10: Solar cell element 10a: First main surface 10b: Second main surface 10c: Side surface 20: Solar cell module 21: Wiring member 22: Translucent substrate 23: Back surface protective material 24: Front side sealing Stop material 25: Back side sealing material 26: Output extraction wiring 27: Terminal box 28: Frame 31: Power conditioner 32: Commercial system 33a, 33b: Ground fault

Claims

A substrate having a first surface and a second surface corresponding to the back surface of the first surface, and having a first semiconductor region containing silicon on the first surface side;
An antireflection layer including silicon nitride provided on the first semiconductor region;
A solar cell element, wherein the density of the antireflection layer is 2.1 g / cm ³ or more.

The solar cell element according to claim 1, wherein the density of the antireflection layer is 2.5 to ³ g / cm ³ .

3. The solar cell element according to claim 1, wherein the density of the antireflection layer is higher on the first surface side than on the surface side located in a direction opposite to the first surface.

4. The substrate according to claim 1, wherein the substrate has a third surface connecting the first surface and the second surface, and the antireflection layer is provided up to the third surface. 5. Solar cell element.

The substrate has a second semiconductor region containing silicon on the second surface side,
The solar cell element according to claim 1, further comprising a first passivation layer on the second semiconductor region.

The solar cell element according to any one of claims 1 to 5, further comprising a second passivation layer between the first semiconductor region and the antireflection layer.

A plurality of solar cell elements according to any one of claims 1 to 6, which are electrically connected to each other;
A sealing material covering the plurality of solar cell elements;
The solar cell module provided with the translucent board | substrate provided on the said sealing material.