JP2014007240A - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関し、特にアライメントマークを有する半導体装置及び半導体装置の製造方法に適用可能な技術である。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a technique applicable to a semiconductor device having an alignment mark and a method for manufacturing the semiconductor device.
半導体チップの製造プロセスは、ウェハを用いて行われる。そしてウェハをダイシングして複数の半導体チップに個片化する前に、半導体チップの検査が行われる。これによって、不良品となる半導体チップの位置が認識される。そして、ダイシング後の半導体チップをピックアップするとき、半導体チップは、良品と不良品に分別される。このとき、ウェハ内における不良品の位置は、ウェハに形成されたアライメントマークを基準に判断される。 The semiconductor chip manufacturing process is performed using a wafer. Then, the semiconductor chip is inspected before the wafer is diced into a plurality of semiconductor chips. Thereby, the position of the semiconductor chip which becomes a defective product is recognized. And when picking up the semiconductor chip after dicing, the semiconductor chip is classified into a good product and a defective product. At this time, the position of the defective product in the wafer is determined based on the alignment mark formed on the wafer.
ウェハは円形であるため、ウェハの周辺部分からは半導体チップを切り出すことはできない。このため、上記したアライメントマークは、ウェハの周辺部分に配置されることが多い。 Since the wafer is circular, semiconductor chips cannot be cut out from the peripheral portion of the wafer. For this reason, the alignment marks described above are often arranged in the peripheral portion of the wafer.
なお、特許文献１には、半導体チップを切り出すことができる有効領域と、有効領域に隣接する領域とで異なるパターンを形成することにより、有効領域を認識しやすくなる、と記載されている。 Patent Document 1 describes that an effective area can be easily recognized by forming different patterns in an effective area where a semiconductor chip can be cut out and an area adjacent to the effective area.
近年は半導体チップの微細化が進んでいるため、ウェハのうち半導体チップを切り出すことができない領域は、狭くなっている。このため、アライメントマークは小さくなり、認識されにくくなってしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 In recent years, as semiconductor chips have been miniaturized, the area of the wafer where semiconductor chips cannot be cut out has become narrower. For this reason, the alignment mark becomes small and difficult to be recognized. Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、基板は、半導体チップとなるべきチップ領域を複数有しており、また、層間絶縁膜が形成されている。層間絶縁膜の表面には電極パッドが形成されている。電極パッドは、複数のチップ領域それぞれに配置されている。層間絶縁膜の上には、保護絶縁膜が形成されている。保護絶縁膜は、電極パッドの上に第１開口を有している。また、保護絶縁膜は、少なくとも一つの前記チップ領域に第２開口を有している。第２開口は、第１開口よりも大きい。 According to one embodiment, the substrate has a plurality of chip regions to be semiconductor chips, and an interlayer insulating film is formed. Electrode pads are formed on the surface of the interlayer insulating film. The electrode pad is disposed in each of the plurality of chip regions. A protective insulating film is formed on the interlayer insulating film. The protective insulating film has a first opening on the electrode pad. The protective insulating film has a second opening in at least one of the chip regions. The second opening is larger than the first opening.
前記一実施の形態によれば、第２開口をアライメントマークとして使用することができる。第２開口は、チップ領域に形成されているため、大面積にすることができる。 According to the one embodiment, the second opening can be used as an alignment mark. Since the second opening is formed in the chip region, it can have a large area.
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、個片化される前の状態、すなわちウェハの状態にあり、複数のチップ領域ＣＡ（図２，３に図示）を有している。チップ領域ＣＡは、半導体チップとして切り出されるべき領域であり、いずれも矩形である。半導体装置ＳＤは、複数の単位領域に分けられる。各単位領域は、いずれも複数のチップ領域ＣＡを有している。同一の単位領域に含まれているチップ領域ＣＡは、後述するポリイミド膜ＰＲＩの露光工程において、同一のタイミングで露光されている。単位領域の一部は第２単位領域ＳＡ２であり、残りの単位領域は第１単位領域ＳＡ１である。第２単位領域ＳＡ２に含まれるチップ領域ＣＡの少なくとも一つには、アライメントマークＡＭ（後述）が形成されている。
(First embodiment)
FIG. 1 is a plan view showing the configuration of the semiconductor device SD according to the first embodiment. The semiconductor device SD is in a state before being singulated, that is, in a wafer state, and has a plurality of chip areas CA (shown in FIGS. 2 and 3). The chip area CA is an area to be cut out as a semiconductor chip, and is all rectangular. The semiconductor device SD is divided into a plurality of unit regions. Each unit area has a plurality of chip areas CA. The chip areas CA included in the same unit area are exposed at the same timing in the polyimide film PRI exposure process described later. A part of the unit area is the second unit area SA2, and the remaining unit area is the first unit area SA1. An alignment mark AM (described later) is formed in at least one of the chip areas CA included in the second unit area SA2.
本図に示す例において、ウェハの外周に接していない単位領域は、矩形である。第２単位領域ＳＡ２は、４つ設けられている。そして４つの第２単位領域ＳＡ２は、いずれも、矩形の単位領域のうち最外周に位置している。このため、本図に示す例では、アライメントマークＡＭは、ウェハの周辺部またはその近傍に設けられている。アライメントマークＡＭは、ウェハを半導体チップにダイシングした後、半導体チップをピックアップするときに使用される。 In the example shown in this figure, the unit area that is not in contact with the outer periphery of the wafer is rectangular. Four second unit areas SA2 are provided. All of the four second unit areas SA2 are located on the outermost periphery of the rectangular unit areas. For this reason, in the example shown in this drawing, the alignment mark AM is provided at or near the periphery of the wafer. The alignment mark AM is used when picking up a semiconductor chip after dicing the wafer into semiconductor chips.
なお、上記した単位領域は仮想的なものであるため、単位領域の境界は、半導体装置ＳＤには現れない。このため、半導体装置ＳＤ（ウェハ）を平面視した場合、互いに離れた少なくとも２つ（本図に示す例では４つ）のチップ領域ＣＡのそれぞれに、アライメントマークＡＭが設けられていることになる。そして少なくとも一つのアライメントマークＡＭは、最外周以外の場所に位置するチップ領域ＣＡに配置されている。 Note that since the unit area described above is virtual, the boundary between the unit areas does not appear in the semiconductor device SD. Therefore, when the semiconductor device SD (wafer) is viewed in plan, the alignment mark AM is provided in each of at least two (four in the example shown in the figure) chip areas CA that are separated from each other. . At least one alignment mark AM is arranged in the chip area CA located at a place other than the outermost periphery.
図２（ａ）は、第１単位領域ＳＡ１の構成を示す平面図である。第１単位領域ＳＡ１は、複数のチップ領域ＣＡを有している。複数のチップ領域ＣＡは、いずれも半導体チップとして切り出される領域であり、矩形を有している。チップ領域ＣＡは、第２開口ＯＰ２（後述）が形成されず、かつプローブ検査で合格すれば、出荷対象の半導体チップとなる。チップ領域ＣＡは、周辺部を除いて例えば絶縁膜であるポリイミド膜ＰＲＩによって覆われている。ポリイミド膜ＰＲＩには、電極パッドＰＤ（後述）を露出するための第１開口ＯＰ１（後述）が設けられている。また、ポリイミド膜ＰＲＩは、ダイシングラインには設けられていない。 FIG. 2A is a plan view showing the configuration of the first unit region SA1. The first unit area SA1 has a plurality of chip areas CA. Each of the plurality of chip areas CA is an area cut out as a semiconductor chip and has a rectangular shape. The chip area CA becomes a semiconductor chip to be shipped if the second opening OP2 (described later) is not formed and passes the probe inspection. The chip area CA is covered with, for example, a polyimide film PRI which is an insulating film except for the peripheral portion. The polyimide film PRI is provided with a first opening OP1 (described later) for exposing an electrode pad PD (described later). Further, the polyimide film PRI is not provided on the dicing line.
図２（ｂ）は、ウェハの周辺に位置する第１単位領域ＳＡ１の平面図である。第１単位領域ＳＡ１がウェハの周辺に位置する場合、ウェハの縁を含む領域は、チップ領域ＣＡよりも小さい周辺領域ＥＤＧとなる。一方、アライメントマークＡＭの面積（平面形状）は、例えば３ｍｍ×３ｍｍ以上である。このため、チップ領域ＣＡが小さくなる（例えば面積が３ｍｍ×３ｍｍ以下になると、周辺領域ＥＤＧには十分な大きさのアライメントマークＡＭを配置することができない。 FIG. 2B is a plan view of the first unit region SA1 located around the wafer. When the first unit area SA1 is located at the periphery of the wafer, the area including the edge of the wafer is a peripheral area EDG that is smaller than the chip area CA. On the other hand, the area (planar shape) of the alignment mark AM is, for example, 3 mm × 3 mm or more. For this reason, when the chip area CA becomes small (for example, when the area becomes 3 mm × 3 mm or less, alignment marks AM having a sufficiently large size cannot be arranged in the peripheral area EDG).
図３は、第２単位領域ＳＡ２の構成を示す平面図である。第２単位領域ＳＡ２も、複数のチップ領域ＣＡを有している。ただし、一部のチップ領域ＣＡの上に位置するポリイミド膜ＰＲＩには、第２開口ＯＰ２が形成されている。第２開口ＯＰ２は、後述するように、第１開口ＯＰ１よりも大きい。第２開口ＯＰ２は、第１開口ＯＰ１の例えば２００倍以上の面積である。第２開口ＯＰ２は、アライメントマークＡＭとして機能し、その面積は３ｍｍ×３ｍｍ以上である。本図に示す例において、第２開口ＯＰ２は、あるチップ領域ＣＡの全面に設けられている。すなわち、アライメントマークＡＭが形成されるチップ領域ＣＡの上には、ポリイミド膜ＰＲＩが設けられていない。このようにすると、第２開口ＯＰ２を大きくすることができる。このため、第２開口ＯＰ２をアライメントマークＡＭとして使用した場合、アライメントマークＡＭは認識されやすくなる。 FIG. 3 is a plan view showing the configuration of the second unit region SA2. The second unit area SA2 also has a plurality of chip areas CA. However, the second opening OP2 is formed in the polyimide film PRI located on a part of the chip area CA. The second opening OP2 is larger than the first opening OP1, as will be described later. The second opening OP2 has an area that is, for example, 200 times or more that of the first opening OP1. The second opening OP2 functions as the alignment mark AM, and the area thereof is 3 mm × 3 mm or more. In the example shown in this drawing, the second opening OP2 is provided on the entire surface of a certain chip area CA. That is, the polyimide film PRI is not provided on the chip area CA where the alignment mark AM is formed. If it does in this way, 2nd opening OP2 can be enlarged. For this reason, when the second opening OP2 is used as the alignment mark AM, the alignment mark AM is easily recognized.
なお、図４に示すように、第２開口ＯＰ２は、チップ領域ＣＡの一部にのみ形成されていても良い。 As shown in FIG. 4, the second opening OP2 may be formed only in a part of the chip area CA.
図５は、図３のＡ−Ａ´断面図である。半導体装置ＳＤのチップ領域ＣＡは、いずれも図５に示した構成を有している。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢには、複数のトランジスタが形成されている。これらのトランジスタは、回路を形成している。この回路は、ロジック回路でも良いし、メモリセルの制御回路でもよいし、メモリセルの読み出し／書き込み用の回路であっても良い。 FIG. 5 is a cross-sectional view taken along the line AA ′ of FIG. Each chip area CA of the semiconductor device SD has the configuration shown in FIG. The substrate SUB is a semiconductor substrate such as a silicon substrate. A plurality of transistors are formed on the substrate SUB. These transistors form a circuit. This circuit may be a logic circuit, a memory cell control circuit, or a memory cell read / write circuit.
基板ＳＵＢ上には、多層配線層ＭＴＩが形成されている。多層配線層ＭＴＩは、ダマシン構造の配線を少なくとも一層含んでいてもよい。そして、最上層の層間絶縁膜ＩＬの上には、電極パッドＰＤ及び配線ＩＮＣが形成されている。本図に示す例において、電極パッドＰＤ及び配線ＩＮＣは、Ａｌ又はＡｌ合金を用いたて形成されている。電極パッドＰＤ及び配線ＩＮＣは、下面がバリアメタル膜によって覆われており、上面が反射防止膜によって覆われている。バリアメタル膜は、例えばＴｉ及びＴｉＮの積層膜であり、反射防止膜は、例えばＴｉ及びＴｉＮの積層膜である。このように、電極パッドＰＤ及び配線ＩＮＣは、金属膜で構成されている。 A multilayer wiring layer MTI is formed on the substrate SUB. The multilayer wiring layer MTI may include at least one wiring having a damascene structure. An electrode pad PD and a wiring INC are formed on the uppermost interlayer insulating film IL. In the example shown in the figure, the electrode pad PD and the wiring INC are formed using Al or an Al alloy. The electrode pad PD and the wiring INC have a lower surface covered with a barrier metal film and an upper surface covered with an antireflection film. The barrier metal film is, for example, a laminated film of Ti and TiN, and the antireflection film is, for example, a laminated film of Ti and TiN. As described above, the electrode pad PD and the wiring INC are made of a metal film.
層間絶縁膜ＩＬ、電極パッドＰＤ、及び配線ＩＮＣは、パッシベーション膜ＰＳＦによって覆われている。パッシベーション膜ＰＳＦは、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含んでおり、多層配線層ＭＴＩ（配線ＩＮＣ及び電極パッドＰＤを含む）を保護するために設けられている。パッシベーション膜ＰＳＦは、例えば酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜をこの順に積層した積層膜で構成された絶縁膜である。パッシベーション膜ＰＳＦは、電極パッドＰＤ上に、第３開口ＯＰ３を有している。 The interlayer insulating film IL, the electrode pad PD, and the wiring INC are covered with a passivation film PSF. The passivation film PSF includes at least one of a silicon nitride film and a silicon oxide film, and is provided to protect the multilayer wiring layer MTI (including the wiring INC and the electrode pad PD). The passivation film PSF is an insulating film composed of, for example, a silicon oxide film, a silicon nitride film, or a stacked film in which a silicon oxide film and a silicon nitride film are stacked in this order. The passivation film PSF has a third opening OP3 on the electrode pad PD.
パッシベーション膜ＰＳＦ上には、ポリイミド膜ＰＲＩ（保護絶縁膜）が形成されている。ポリイミド膜ＰＲＩは、第１開口ＯＰ１を有している。第１開口ＯＰ１は、電極パッドＰＤ及びその周囲に位置するパッシベーション膜ＰＳＦを内側に含んでいる。 A polyimide film PRI (protective insulating film) is formed on the passivation film PSF. The polyimide film PRI has a first opening OP1. The first opening OP1 includes an electrode pad PD and a passivation film PSF located around the electrode pad PD.
なお、隣り合うチップ領域ＣＡの間には、スクライブラインＳＣＬが設けられている。ポリイミド膜ＰＲＩは、スクライブラインＳＣＬ上には形成されていない。 A scribe line SCL is provided between adjacent chip areas CA. The polyimide film PRI is not formed on the scribe line SCL.
また、ポリイミド膜ＰＲＩには、上記した第２開口ＯＰ２が形成されている。本図に示す例において、第２開口ＯＰ２は、スクライブラインＳＣＬ上の領域に繋がっている。 Further, the second opening OP2 is formed in the polyimide film PRI. In the example shown in the figure, the second opening OP2 is connected to a region on the scribe line SCL.
図６は、図１〜図４に示した半導体装置ＳＤの製造方法を示すフローチャートである。図７〜図９は、図６に示した半導体装置ＳＤの製造方法を説明するための断面図であり、図５に対応している。 FIG. 6 is a flowchart showing a manufacturing method of the semiconductor device SD shown in FIGS. 7 to 9 are cross-sectional views for explaining a method of manufacturing the semiconductor device SD shown in FIG. 6, and correspond to FIG.
まず、基板ＳＵＢに素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。 First, an element isolation film is formed on the substrate SUB. Thereby, the element formation region is separated. The element isolation film is formed using, for example, the STI method, but may be formed using the LOCOS method. Next, a gate insulating film and a gate electrode are formed on the substrate SUB located in the element formation region. The gate insulating film may be a silicon oxide film or a high dielectric constant film (for example, a hafnium silicate film) having a higher dielectric constant than that of the silicon oxide film. When the gate insulating film is a silicon oxide film, the gate electrode is formed of a polysilicon film. When the gate insulating film is a high dielectric constant film, the gate electrode is formed of a laminated film of a metal film (for example, TiN) and a polysilicon film. When the gate electrode is formed of polysilicon, a polysilicon resistor may be formed on the element isolation film in the step of forming the gate electrode.
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にＭＯＳトランジスタが形成される。 Next, source and drain extension regions are formed in the substrate SUB located in the element formation region. Next, sidewalls are formed on the sidewalls of the gate electrode. Next, impurity regions serving as a source and a drain are formed in the substrate SUB located in the element formation region. In this way, a MOS transistor is formed on the substrate SUB.
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層ＭＴＩを形成する（図６のステップＳ１０及び図７）。最上層の層間絶縁膜ＩＬの上には、電極パッドＰＤ及び配線ＩＮＣが形成される。 Next, a multilayer wiring layer MTI is formed on the element isolation film and the MOS transistor (step S10 in FIG. 6 and FIG. 7). An electrode pad PD and a wiring INC are formed on the uppermost interlayer insulating film IL.
次いで、層間絶縁膜ＩＬの上、電極パッドＰＤの上、及び配線ＩＮＣの上に、パッシベーション膜ＰＳＦを形成する。次いで、パッシベーション膜ＰＳＦ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてパッシベーション膜ＰＳＦをエッチングする。これにより、パッシベーション膜ＰＳＦには第３開口ＯＰ３が形成される（図６のステップＳ２０及び図７）。 Next, a passivation film PSF is formed on the interlayer insulating film IL, the electrode pad PD, and the wiring INC. Next, a resist pattern (not shown) is formed on the passivation film PSF, and the passivation film PSF is etched using this resist pattern as a mask. Thereby, the third opening OP3 is formed in the passivation film PSF (step S20 in FIG. 6 and FIG. 7).
次いで、パッシベーション膜ＰＳＦの上に、ポリイミド膜ＰＲＩを形成する（図６のステップＳ３０）。 Next, a polyimide film PRI is formed on the passivation film PSF (step S30 in FIG. 6).
次いで、ポリイミド膜ＰＲＩを、第１のレチクルＲＥＴ１を用いて露光する（図６のステップＳ４０及び図８）。第１のレチクルＲＥＴ１は、第１開口ＯＰ１に対応した開口パターンを有している。これにより、ポリイミド膜ＰＲＩのうち第１開口ＯＰ１が形成されるべき領域は、露光され、露光領域ＡＲ１となる。 Next, the polyimide film PRI is exposed using the first reticle RET1 (step S40 in FIG. 6 and FIG. 8). The first reticle RET1 has an opening pattern corresponding to the first opening OP1. Thereby, the region where the first opening OP1 is to be formed in the polyimide film PRI is exposed to become an exposure region AR1.
次いで、ポリイミド膜ＰＲＩを、第２のレチクルＲＥＴ２を用いて露光する（図６のステップＳ４０及び図９）。第２のレチクルＲＥＴ２は、第２開口ＯＰ２に対応した開口パターンを有している。これにより、ポリイミド膜ＰＲＩのうち第１開口ＯＰ１が形成されるべき領域は、露光され、露光領域ＡＲ２となる。 Next, the polyimide film PRI is exposed using the second reticle RET2 (step S40 in FIG. 6 and FIG. 9). The second reticle RET2 has an opening pattern corresponding to the second opening OP2. Thereby, the region where the first opening OP1 is to be formed in the polyimide film PRI is exposed to become an exposure region AR2.
その後、ポリイミド膜ＰＲＩを現像する。これにより、第１開口ＯＰ１及び第２開口ＯＰ２が形成される（図６のステップＳ４０）。このようにして、図１〜図５に示した半導体装置ＳＤが形成される。 Thereafter, the polyimide film PRI is developed. Thereby, the first opening OP1 and the second opening OP2 are formed (step S40 in FIG. 6). In this way, the semiconductor device SD shown in FIGS. 1 to 5 is formed.
図１０は、図１〜図５に示した半導体装置ＳＤをダイシングして半導体チップにする工程を説明するためのフローチャートである。本図に示す処理が行われる前に、半導体装置ＳＤはプローブ検査されている。そして、プローブ検査の結果、チップ領域ＣＡのうち良品の半導体チップとなる部分（以下、有効チップと記載）と不良品となる部分の位置情報が生成されている。 FIG. 10 is a flowchart for explaining a process of dicing the semiconductor device SD shown in FIGS. 1 to 5 into a semiconductor chip. Before the processing shown in this figure is performed, the semiconductor device SD is probed. As a result of the probe inspection, position information of a portion that becomes a non-defective semiconductor chip (hereinafter referred to as an effective chip) and a portion that becomes a defective product in the chip area CA is generated.
まず、ダイシング装置は、半導体装置ＳＤのアライメントマークＡＭ（第２開口ＯＰ２）の位置を認識する（ステップＳ１１０）。次いで、アライメントマークＡＭの位置を基準に、プローブ検査の結果を用いて、有効チップの位置情報、及び不良品となる部分の位置情報の少なくとも一方を認識する（ステップＳ１２０）。そして、ダイシング装置は、半導体装置ＳＤをスクライブラインＳＣＬに沿ってダイシングし、複数の半導体チップに個片化する（ステップＳ１３０）。その後、半導体チップのうち有効チップをピックアップする（ステップＳ１４０）。 First, the dicing apparatus recognizes the position of the alignment mark AM (second opening OP2) of the semiconductor device SD (step S110). Next, using the result of the probe inspection with reference to the position of the alignment mark AM, at least one of the position information of the effective chip and the position information of the portion that becomes a defective product is recognized (step S120). Then, the dicing apparatus dices the semiconductor device SD along the scribe line SCL and divides it into a plurality of semiconductor chips (step S130). Thereafter, an effective chip among the semiconductor chips is picked up (step S140).
なお、ステップＳ１２０とステップＳ１３０の順番は逆であっても良い。また、図６に示した処理と、図１０に示した処理は、異なる事業所又は事業者で行われる場合が多いが、同じ事業所又は事業者で行われても良い。 Note that the order of step S120 and step S130 may be reversed. In addition, the process illustrated in FIG. 6 and the process illustrated in FIG. 10 are often performed at different establishments or companies, but may be performed at the same establishment or company.
また、図１に示す例では、第２単位領域ＳＡ２は、４箇所設けられていた。ただし、第２単位領域ＳＡ２の配置は、図１に示す例に限定されない。例えば図１１に示すように、第２単位領域ＳＡ２は、一つの半導体装置ＳＤ（ウェハ）について一箇所にのみ設けられてもよい。また図１２に示すように、３箇所に設けられても良いし、図１３に示すように、５箇所以上に設けられても良い。図１３に示す例では、アライメントマークＡＭは、ウェハの中心側にも形成されている。 In the example shown in FIG. 1, four second unit areas SA2 are provided. However, the arrangement of the second unit region SA2 is not limited to the example shown in FIG. For example, as shown in FIG. 11, the second unit region SA2 may be provided only at one location for one semiconductor device SD (wafer). Moreover, as shown in FIG. 12, you may provide in three places and as shown in FIG. 13, you may provide in five or more places. In the example shown in FIG. 13, the alignment mark AM is also formed on the center side of the wafer.
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、アライメントマークＡＭは、第２開口ＯＰ２として形成されている。第２開口ＯＰ２は、いずれかのチップ領域ＣＡに形成されている。このため、チップ領域ＣＡが小さくなって周辺領域ＥＤＧが狭くなっても、第２開口ＯＰ２の面積を確保すること（３ｍｍ×３ｍｍ以上にすること）ができる。従って、チップ領域ＣＡが小さくなっても、アライメントマークＡＭの視認性を維持することができる。 Next, the operation and effect of this embodiment will be described. According to the present embodiment, the alignment mark AM is formed as the second opening OP2. The second opening OP2 is formed in any one of the chip areas CA. For this reason, even if the chip area CA becomes small and the peripheral area EDG becomes narrow, the area of the second opening OP2 can be secured (3 mm × 3 mm or more). Therefore, the visibility of the alignment mark AM can be maintained even when the chip area CA is reduced.
また、アライメントマークＡＭを、任意の場所（例えばウェハの中心側）に形成することができる。さらに、複数のアライメントマークＡＭを、互いに離れた場所に形成することができる。従って、チップ領域ＣＡの位置の認識が行いやすくなる。 Further, the alignment mark AM can be formed at an arbitrary location (for example, the center side of the wafer). Furthermore, the plurality of alignment marks AM can be formed at locations separated from each other. Therefore, it becomes easy to recognize the position of the chip area CA.
また本実施形態によれば、第１開口ＯＰ１は、第１のレチクルＲＥＴ１によって形成されている。そして、第２開口ＯＰ２は、第１のレチクルＲＥＴ１とは別の第２のレチクルＲＥＴ２を用いて形成されている。このため、第２のレチクルＲＥＴ２を変えるのみで、第２開口ＯＰ２の位置を変更することができる。 Further, according to the present embodiment, the first opening OP1 is formed by the first reticle RET1. The second opening OP2 is formed by using a second reticle RET2 different from the first reticle RET1. For this reason, the position of the second opening OP2 can be changed only by changing the second reticle RET2.
（第２の実施形態）
図１４及び図１５は、第２の実施形態に係る半導体装置ＳＤの製造方法を示すフローチャートである。本図に示す処理は、ポリイミド膜ＰＲＩ、第１開口ＯＰ１、及び第２開口ＯＰ２を形成する処理（ステップＳ３０，Ｓ４０）が、チップ領域ＣＡの個片化処理（ステップＳ１１０〜Ｓ１４０）と同じ事業者（または事業所）によって行われる点を除いて、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。
(Second Embodiment)
14 and 15 are flowcharts showing a method for manufacturing the semiconductor device SD according to the second embodiment. The process shown in this figure is the same as the process of forming the chip area CA (steps S110 to S140) in the process of forming the polyimide film PRI, the first opening OP1, and the second opening OP2 (steps S30 and S40). The method is the same as that of the method for manufacturing the semiconductor device SD according to the first embodiment, except that it is performed by a person (or business).
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。 Also according to this embodiment, the same effect as that of the first embodiment can be obtained.
（第３の実施形態）
図１６は、第３の実施形態に係る第２単位領域ＳＡ２の構成を示す平面図である。本実施形態に係る半導体装置ＳＤの製造方法は、第２単位領域ＳＡ２の構成を除いて、第１又は第２の実施形態に係る半導体装置ＳＤの構成と同様である。
(Third embodiment)
FIG. 16 is a plan view showing the configuration of the second unit region SA2 according to the third embodiment. The manufacturing method of the semiconductor device SD according to the present embodiment is the same as the configuration of the semiconductor device SD according to the first or second embodiment, except for the configuration of the second unit region SA2.
本図に示す例において、第２単位領域ＳＡ２は、アライメントマークＡＭ（第２開口ＯＰ２）が隣り合う少なくとも２つのチップ領域ＣＡに跨って形成されている点を除いて、第１の実施形態に係る第２単位領域ＳＡ２と同様である。本図に示す例では、第２開口ＯＰ２は、隣り合う２つのチップ領域ＣＡに跨って形成されている。詳細には、第２開口ＯＰ２は、隣り合う２つのチップ領域ＣＡの全面を、内側に含んでいる。 In the example shown in the drawing, the second unit region SA2 is the same as that of the first embodiment except that the alignment mark AM (second opening OP2) is formed across at least two adjacent chip regions CA. This is the same as the second unit area SA2. In the example shown in the drawing, the second opening OP2 is formed across two adjacent chip areas CA. Specifically, the second opening OP2 includes the entire surfaces of two adjacent chip areas CA inside.
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、第２開口ＯＰ２は、隣り合う少なくとも２つのチップ領域ＣＡに跨って形成されている。このため、第１又は第２の実施形態と比較して、第２開口ＯＰ２（アライメントマークＡＭ）を大きくすることができる。 According to this embodiment, the same effect as that of the first or second embodiment can be obtained. The second opening OP2 is formed across at least two adjacent chip areas CA. For this reason, the second opening OP2 (alignment mark AM) can be enlarged as compared with the first or second embodiment.
（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本図は、第１の実施形態における図１に対応している。本実施形態における半導体装置ＳＤは、ウェハの全面が第２単位領域ＳＡ２になっている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
(Fourth embodiment)
FIG. 17 is a plan view showing a configuration of a semiconductor device SD according to the fourth embodiment. This figure corresponds to FIG. 1 in the first embodiment. The semiconductor device SD according to this embodiment has the same configuration as that of any of the first to third embodiments except that the entire surface of the wafer is the second unit region SA2.
図１８は、図１７に示した半導体装置ＳＤの製造方法を示す断面図である。本実施形態に係る半導体装置ＳＤの製造方法は、露光領域ＡＲ１と露光領域ＡＲ２が、同一のレチクルＲＥＴ３を用いて形成される点を除いて、第１〜第３の実施形態に係る半導体装置ＳＤの製造方法と同様である。 18 is a cross-sectional view showing a method of manufacturing the semiconductor device SD shown in FIG. The manufacturing method of the semiconductor device SD according to the present embodiment is the same as that of the semiconductor device SD according to the first to third embodiments except that the exposure area AR1 and the exposure area AR2 are formed using the same reticle RET3. This is the same as the manufacturing method.
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、露光回数が１回でよいため、半導体装置ＳＤの製造工程数を少なくすることができる。 Also according to the present embodiment, the same effects as those of the first to third embodiments can be obtained. Moreover, since the number of exposures may be one, the number of manufacturing steps of the semiconductor device SD can be reduced.
（第５の実施形態）
図１９は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図５に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第４の実施形態のいずれかと同様の構成である。
(Fifth embodiment)
FIG. 19 is a cross-sectional view showing the configuration of the semiconductor device SD according to the fifth embodiment, and corresponds to FIG. 5 in the first embodiment. The semiconductor device SD according to this embodiment has the same configuration as that of any of the first to fourth embodiments except for the following points.
まず、半導体装置ＳＤは、ポリイミド膜ＰＲＩを有していない。そして、アライメントマークＡＭは、パッシベーション膜ＰＳＦ（保護絶縁膜）に形成された開口ＯＰ４（第２開口）である。開口ＯＰ４の平面形状及びレイアウトは、第１〜第４の実施形態に示した第２開口ＯＰ２の平面形状及びレイアウトと同様である。 First, the semiconductor device SD does not have the polyimide film PRI. The alignment mark AM is an opening OP4 (second opening) formed in the passivation film PSF (protective insulating film). The planar shape and layout of the opening OP4 are the same as the planar shape and layout of the second opening OP2 shown in the first to fourth embodiments.
図２０及び図２１は、図１９に示した半導体装置ＳＤの製造方法を示す断面図である。図２０に示すように、パッシベーション膜ＰＳＦを形成するまでの工程は、第１〜第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。 20 and 21 are cross-sectional views showing a method for manufacturing the semiconductor device SD shown in FIG. As shown in FIG. 20, the process until the passivation film PSF is formed is the same as the method for manufacturing the semiconductor device SD according to the first to fourth embodiments.
次いで図２１に示すように、パッシベーション膜ＰＳＦ上にレジスト膜ＰＲを形成する。次いで、レジスト膜ＰＲを露光及び現像する。これにより、レジスト膜ＰＲには、第３開口ＯＰ３に対応する開口と、開口ＯＰ４に対応する開口が形成される。なお、レジスト膜ＰＲの露光工程は、第１〜第３の実施形態に示したように第１のレチクルＲＥＴ１及び第２のレチクルＲＥＴ２を用いて行われても良いし、第４の実施形態に示したようにレチクルＲＥＴ３を用いて行われても良い。 Next, as shown in FIG. 21, a resist film PR is formed on the passivation film PSF. Next, the resist film PR is exposed and developed. Thereby, an opening corresponding to the third opening OP3 and an opening corresponding to the opening OP4 are formed in the resist film PR. Note that the exposure process of the resist film PR may be performed using the first reticle RET1 and the second reticle RET2 as shown in the first to third embodiments, or in the fourth embodiment. As shown, reticle RET3 may be used.
その後、レジスト膜ＰＲをマスクとして、パッシベーション膜ＰＳＦをエッチングする。これにより、パッシベーション膜ＰＳＦには、第３開口ＯＰ３及び開口ＯＰ４が形成される。 Thereafter, the passivation film PSF is etched using the resist film PR as a mask. Thereby, the third opening OP3 and the opening OP4 are formed in the passivation film PSF.
本実施形態によれば、ポリイミド膜ＰＲＩが形成されない半導体装置ＳＤにおいても、第１〜第４の実施形態と同様の効果を得ることができる。 According to this embodiment, even in the semiconductor device SD in which the polyimide film PRI is not formed, the same effect as in the first to fourth embodiments can be obtained.
（第６の実施形態）
図２２は、第６の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、再配線ＲＩＣを備える点を除いて、第１〜第４の実施形態のいずれかと同様の構成である。
(Sixth embodiment)
FIG. 22 is a cross-sectional view showing a configuration of a semiconductor device SD according to the sixth embodiment. The semiconductor device SD according to the present embodiment has the same configuration as that of any of the first to fourth embodiments, except that a rewiring RIC is provided.
詳細には、パッシベーション膜ＰＳＦ上には、第１ポリイミド膜ＰＲＩ１が形成されている。第１ポリイミド膜ＰＲＩ１は、電極パッドＰＤ上に開口ＯＰ５を有している。再配線ＲＩＣは、第１ポリイミド膜ＰＲＩ１上に形成されており、開口ＯＰ５において電極パッドＰＤに接続している。そして、第１ポリイミド膜ＰＲＩ１上及び再配線ＲＩＣ上には、第２ポリイミド膜ＰＲＩ２が形成されている。第２ポリイミド膜ＰＲＩ２は、パッシベーション膜ＰＳＦの第３開口ＯＰ３とは異なる位置に、開口ＯＰ６を有している。第１開口ＯＰ１は、再配線ＲＩＣに形成された電極パッド上に位置している。 Specifically, a first polyimide film PRI1 is formed on the passivation film PSF. The first polyimide film PRI1 has an opening OP5 on the electrode pad PD. The rewiring RIC is formed on the first polyimide film PRI1 and is connected to the electrode pad PD at the opening OP5. A second polyimide film PRI2 is formed on the first polyimide film PRI1 and the rewiring RIC. The second polyimide film PRI2 has an opening OP6 at a position different from the third opening OP3 of the passivation film PSF. The first opening OP1 is located on the electrode pad formed in the rewiring RIC.
また、第１ポリイミド膜ＰＲＩ１及び第２ポリイミド膜ＰＲＩ２は、いずれもアライメントマークＡＭとなるべき部分には形成されていない。すなわち第１ポリイミド膜ＰＲＩ１及び第２ポリイミド膜ＰＲＩ２は、いずれも第２開口ＯＰ２を有している。第２開口ＯＰ２の平面形状及びレイアウトは、第１〜第４の実施形態のいずれかと同様である。 Further, neither the first polyimide film PRI1 nor the second polyimide film PRI2 is formed in a portion to be the alignment mark AM. That is, the first polyimide film PRI1 and the second polyimide film PRI2 both have the second opening OP2. The planar shape and layout of the second opening OP2 are the same as those in any of the first to fourth embodiments.
図２３及び図２４は、図２２に示した半導体装置ＳＤの製造方法を示す断面図である。図２３に示すように、パッシベーション膜ＰＳＦ及び第３開口ＯＰ３を形成するまでの工程は、第１〜第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。次いで、パッシベーション膜ＰＳＦ上及び第３開口ＯＰ３内に、第１ポリイミド膜ＰＲＩ１を形成する。次いで、第１ポリイミド膜ＰＲＩ１を露光及び現像する。これにより、開口ＯＰ５、及び第１ポリイミド膜ＰＲＩ１の第２開口ＯＰ２が形成される。なお、開口ＯＰ５を形成するための露光工程及び第２開口ＯＰ２を形成するための露光工程は、別々のレチクルを用いて行われても良いし、一枚のレチクルで同時に行われても良い。 23 and 24 are cross-sectional views showing a method for manufacturing the semiconductor device SD shown in FIG. As shown in FIG. 23, the steps until the passivation film PSF and the third opening OP3 are formed are the same as those in the method for manufacturing the semiconductor device SD according to the first to fourth embodiments. Next, a first polyimide film PRI1 is formed on the passivation film PSF and in the third opening OP3. Next, the first polyimide film PRI1 is exposed and developed. Thereby, the opening OP5 and the second opening OP2 of the first polyimide film PRI1 are formed. Note that the exposure process for forming the opening OP5 and the exposure process for forming the second opening OP2 may be performed using separate reticles, or may be performed simultaneously using a single reticle.
次いで、図２４に示すように、再配線ＲＩＣを、例えばめっき法により形成する。 Next, as shown in FIG. 24, the rewiring RIC is formed by, for example, a plating method.
その後、第１ポリイミド膜ＰＲＩ１上及び再配線ＲＩＣ上に、第２ポリイミド膜ＰＲＩ２を形成する。次いで、第２ポリイミド膜ＰＲＩ２を露光及び現像する。これにより、開口ＯＰ６、及び第２ポリイミド膜ＰＲＩ２の第２開口ＯＰ２が形成される。なお、開口ＯＰ６を形成するための露光工程及び第２開口ＯＰ２を形成するための露光工程は、別々のレチクルを用いて行われても良いし、一枚のレチクルで同時に行われても良い。このようにして、図２２に示した半導体装置ＳＤが形成される。 Thereafter, a second polyimide film PRI2 is formed on the first polyimide film PRI1 and the rewiring RIC. Next, the second polyimide film PRI2 is exposed and developed. Thereby, the opening OP6 and the second opening OP2 of the second polyimide film PRI2 are formed. Note that the exposure process for forming the opening OP6 and the exposure process for forming the second opening OP2 may be performed using separate reticles, or may be performed simultaneously by a single reticle. In this way, the semiconductor device SD shown in FIG. 22 is formed.
本実施形態によれば、再配線ＲＩＣが形成される半導体装置ＳＤにおいても、第１〜第４の実施形態と同様の効果を得ることができる。 According to the present embodiment, the same effects as those of the first to fourth embodiments can be obtained also in the semiconductor device SD in which the rewiring RIC is formed.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＡＭ アライメントマーク
ＡＲ１ 露光領域
ＡＲ２ 露光領域
ＣＡ チップ領域
ＥＤＧ 周辺領域
ＩＬ 層間絶縁膜
ＩＮＣ 配線
ＭＴＩ 多層配線層
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＯＰ３ 第３開口
ＯＰ４ 開口
ＯＰ５ 開口
ＯＰ６ 開口
ＰＤ 電極パッド
ＰＲ レジスト膜
ＰＲＩ ポリイミド膜
ＰＲＩ１ 第１ポリイミド膜
ＰＲＩ２ 第２ポリイミド膜
ＰＳＦ パッシベーション膜
ＲＥＴ１ 第1のレチクル
ＲＥＴ２ 第２のレチクル
ＲＥＴ３ レチクル
ＲＩＣ 再配線
ＳＡ１ 第１単位領域
ＳＡ２ 第２単位領域
ＳＣＬ スクライブライン
ＳＤ 半導体装置
ＳＵＢ 基板
AM alignment mark AR1 exposure area AR2 exposure area CA chip area EDG peripheral area IL interlayer insulating film INC wiring MTI multilayer wiring layer OP1 first opening OP2 second opening OP3 third opening OP4 opening OP5 opening OP6 opening PD electrode pad PR resist film PRI Polyimide film PRI1 First polyimide film PRI2 Second polyimide film PSF Passivation film RET1 First reticle RET2 Second reticle RET3 Reticle RIC Rewiring SA1 First unit area SA2 Second unit area SCL Scribe line SD Semiconductor device SUB Substrate
Claims (15)
前記基板に形成された層間絶縁膜と、
前記層間絶縁膜の表面に形成され、前記複数のチップ領域それぞれに配置された複数の電極パッドと、
前記層間絶縁膜上に形成され、前記複数の電極パッドそれぞれの上に第１開口を有する保護絶縁膜と、
前記保護絶縁膜に形成され、少なくとも一つの前記チップ領域に位置しており、前記第１開口よりも大きい第２開口と、
を備える半導体装置。 A substrate having a plurality of chip regions to be semiconductor chips;
An interlayer insulating film formed on the substrate;
A plurality of electrode pads formed on the surface of the interlayer insulating film and disposed in each of the plurality of chip regions;
A protective insulating film formed on the interlayer insulating film and having a first opening on each of the plurality of electrode pads;
A second opening formed in the protective insulating film, located in at least one of the chip regions, and larger than the first opening;
A semiconductor device comprising:
前記第２開口は、互いに隣り合う少なくとも２つの前記チップ領域に跨って形成されている半導体装置。 The semiconductor device according to claim 1,
The second opening is a semiconductor device formed across at least two chip regions adjacent to each other.
前記第２開口は、互いに離れた少なくとも２つの前記チップ領域それぞれに設けられている半導体装置。 The semiconductor device according to claim 1,
The second opening is a semiconductor device provided in each of at least two chip regions separated from each other.
少なくとも一つの前記第２開口は、最外周以外の場所に位置する前記チップ領域の上に位置している半導体装置。 The semiconductor device according to claim 3.
At least one of the second openings is a semiconductor device located on the chip region located at a place other than the outermost periphery.
前記第２開口の平面形状は、３ｍｍ×３ｍｍ以上である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the planar shape of the second opening is 3 mm × 3 mm or more.
前記保護絶縁膜は、ポリイミド膜である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the protective insulating film is a polyimide film.
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the protective insulating film includes at least one of a silicon nitride film and a silicon oxide film.
前記層間絶縁膜の表面に、前記複数のチップ領域それぞれに配置された複数の電極パッドを形成する工程と、
前記層間絶縁膜上に保護絶縁膜を形成する工程と、
前記保護絶縁膜に、前記複数の電極パッドそれぞれの上に第１開口を形成し、かつ少なくとも一つの前記チップ領域に位置していて前記第１開口よりも大きい第２開口を形成する工程と、
を備える半導体装置の製造方法。 Forming an interlayer insulating film on a substrate having a plurality of chip regions to be semiconductor chips;
Forming a plurality of electrode pads disposed in each of the plurality of chip regions on the surface of the interlayer insulating film;
Forming a protective insulating film on the interlayer insulating film;
Forming a first opening on each of the plurality of electrode pads in the protective insulating film, and forming a second opening located in at least one of the chip regions and larger than the first opening;
A method for manufacturing a semiconductor device comprising:
前記第１開口及び前記第２開口を形成する工程は、
第１のレチクルを用いることにより、前記第１開口を形成する工程と、
第２のレチクルを用いることにより、前記第２開口を形成する工程と、
を備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
The step of forming the first opening and the second opening includes
Forming the first opening by using a first reticle;
Forming the second opening by using a second reticle;
A method for manufacturing a semiconductor device comprising:
前記保護絶縁膜は、ポリイミド膜である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
The method for manufacturing a semiconductor device, wherein the protective insulating film is a polyimide film.
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 8,
The method for manufacturing a semiconductor device, wherein the protective insulating film includes at least one of a silicon nitride film and a silicon oxide film.
前記アライメントマークの位置を検出し、当該位置を基準にして前記複数のチップ領域のうち有効となるチップ領域を認識する工程と、
を備え、
前記基板は、
層間絶縁膜と、
前記層間絶縁膜の表面に形成され、前記複数のチップ領域それぞれに配置された複数の電極パッドと、
前記層間絶縁膜上に形成され、前記複数の電極パッドそれぞれの上に第１開口を有する保護絶縁膜と、
前記保護絶縁膜に形成され、少なくとも一つの前記チップ領域に位置しており、前記第１開口よりも大きい第２開口と、
を備え、
前記アライメントマークは、前記第２開口である半導体装置の製造方法。 Preparing a plurality of chip regions each to be a semiconductor chip and a substrate having alignment marks;
Detecting a position of the alignment mark and recognizing an effective chip area among the plurality of chip areas with reference to the position;
With
The substrate is
An interlayer insulating film;
A plurality of electrode pads formed on the surface of the interlayer insulating film and disposed in each of the plurality of chip regions;
A protective insulating film formed on the interlayer insulating film and having a first opening on each of the plurality of electrode pads;
A second opening formed in the protective insulating film, located in at least one of the chip regions, and larger than the first opening;
With
The method for manufacturing a semiconductor device, wherein the alignment mark is the second opening.
前記基板を準備する工程は、
前記層間絶縁膜、前記複数の電極パッドを有していて前記保護絶縁膜を有していない前記基板を準備する工程と、
前記保護絶縁膜を形成する工程と、
前記保護絶縁膜に前記第１開口及び前記第２開口を形成する工程と、
を有する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The step of preparing the substrate includes
Preparing the interlayer insulating film, the substrate having the plurality of electrode pads and not having the protective insulating film;
Forming the protective insulating film;
Forming the first opening and the second opening in the protective insulating film;
A method for manufacturing a semiconductor device comprising:
前記保護絶縁膜は、ポリイミド膜である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the protective insulating film is a polyimide film.
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method for manufacturing a semiconductor device, wherein the protective insulating film includes at least one of a silicon nitride film and a silicon oxide film.
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