JP2014003580A - Td変換器及びad変換器 - Google Patents
Td変換器及びad変換器 Download PDFInfo
- Publication number
- JP2014003580A JP2014003580A JP2012203662A JP2012203662A JP2014003580A JP 2014003580 A JP2014003580 A JP 2014003580A JP 2012203662 A JP2012203662 A JP 2012203662A JP 2012203662 A JP2012203662 A JP 2012203662A JP 2014003580 A JP2014003580 A JP 2014003580A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- circuit unit
- time domain
- domain data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
- G04F10/005—Time-to-digital converters [TDC]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】時間領域データを入力する発振回路部1と、時間領域データが “High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタ回路部3及び時間領域データが “Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタ回路部4と、Highカウンタ回路部3とLowカウンタ回路部4の出力カウント値から出力信号を生成する出力信号生成部5と、発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路2とを備える。
【選択図】図1
Description
Digital)変換器に関する技術である。
しかし、オペアンプやスイッチトキャパシタなどのアナログ回路では、ダイナミックレンジや非線形性の問題から微細化が困難になりつつある。特に、先端プロセスにおける低電源電圧な環境下では、ダイナミックレンジが狭くなり、直線性が劣化し、利得確保が困難となる。
既に発明者らは、リング発振器を利用したGated-Ring-Oscillator TDC(以下、“GRO TDC”と称する)が1次のノイズシェイピングしか得られないこと(非特許文献1を参照)に鑑みて、Δ−Σ変調の1次ノイズシェイピング特性を生かしながら時間領域の量子化誤差を伝播し、高次ノイズシェイピングが可能となるオペアンプレス・キャパシタレスAD変換器及びTD変換器を提案している(特許文献1、非特許文献2を参照)。
TDCが有する1次Δ−Σ型のノイズシェイピング特性に着目し、2次のノイズシェイピングが可能となるオペアンプレス・キャパシタレスAD変換器を提案した(図20を参照)。提案したAD変換器は、Δ−Σ変調器にGRO
TDC、量子化器にカウンタ、量子化誤差を伝播する回路にDフリップフロップをそれぞれ用いることで2次のΔ−Σ変調器を実現するものである。図20に示すAD変換器は、VT変換回路部14と、時間領域データを入力する2段のGRO11と、前段のGRO11と後段のGRO11の間に挿入され、前段のGRO11の量子化誤差を含んだ遅延情報の伝搬回路として動作するDフリップフロップ12と、GRO11の出力発振波形(GROout1、GROout2)の波数を計測するカウンタ13と、各カウンタ回路部13の出力カウント値(Dout1、Dout2)から出力信号を生成する出力信号生成部として動作するDSP(Digital Signal Processor)15と、Dフリップフロップ12及び2つのカウンタ回路部13をサンプリングクロック(CK)でリセットするリセット部17と、DSP15によるデシメーションフィルタ処理後に非線形性補正を行うキャリブレーション回路16から構成される。
本発明者らは、GRO TDCの回路動作の解析の結果から、GRO11は、微細プロセスにおいてリーク電流の影響により保持した量子化誤差のデータが劣化するために、GRO11の停止時の位相情報が完全には保持できていないという問題点を見出した。
また、本発明者らは、GRO
TDCの回路動作の解析の結果から、量子化誤差を伝搬する回路として、Dフリップフロップ12単体を用いた回路では量子化誤差は非線形となる問題点があることが分った。
さらに、各段のGRO11の周波数ミスマッチにより、ノイズシェイピング効果が弱まるという問題点があることが分った。
これらの問題点は、TD変換器やAD変換器の高分解能化の妨げとなる。
TDC、すなわち量子化誤差を伝搬して高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスTD変換器では、GROのゲーティング動作に影響を受けやすく、リーク電流の影響によりGROの停止時の位相情報が完全には保持できず、また量子化誤差を伝搬する回路が非線形であるという問題点がある。
また、本発明は、位相情報を発振器の停止という手段により静的に保持する必要をなくすることで、リーク電流の影響を受けにくくし、高分解能なオペアンプレス・キャパシタレスのTD変換器を提供することを第2の目的とする。
また、本発明は、量子化誤差を伝搬する回路の線形性を向上させることで、量子化誤差を伝搬して高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスの高次TD変換器を提供することを第3の目的とする。
さらに、本発明は、各段の発振器の周波数ミスマッチをアダプティブフィルタにより補正することで、高次ノイズシェイピングが可能なオペアンプレス・キャパシタレスの高次TD変換器を提供することを第4の目的とする。
1)時間領域データを入力する発振回路部
2)時間領域データが第1の状態の間の発振回路部の出力発振波形の波数を計測する第1状態カウンタ回路部及び時間領域データが第2の状態の間の発振回路部の出力発振波形の波数を計測する第2状態カウンタ回路部
3)第1状態カウンタ回路部と第2状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部
また、上記の出力信号生成部は、各段の第1状態カウンタ回路部と各段の第2状態カウンタ回路部の出力カウント値を演算処理して出力信号を生成するもので、DSP(Digital Signal Processor)などで処理される。
ダイナミック型のDフリップフロップ回路を少なくとも2段連結させた回路で発振回路部の間を接続することにより、ダイナミック型のDフリップフロップ回路で発生する誤動作(Meta stable)の影響を完全に抑えることができ、正確な時間領域データの伝達が可能である。
LMSフィルタを用いることにより、各段の第1状態カウント値及び各段の第2状態カウンタ値から発振回路部の間の発振周波数比を推定し、周波数の不一致を検知し動的に補正することができる。これは、高次ノイズシェイピング回路へ発展させる際に問題となる発振回路部の周波数ミスマッチをデジタル領域にて補正を行うものである。
上述のTD変換器の応用範囲として、デジタルPLLやVT変換器を追加してAD変換器として利用可能である。AD変換器として用いる場合、デジタル親和性の高いアーキテクチャであるため微細プロセスにおけるアナログ・デジタル混載チップに対して非常に有効であり、面積が大きいオペアンプやキャパシタを排除できるので低コストで実装が可能である。
ここで、上記のVT変換回路部は、消費電力の大きなオペアンプを用いず、電圧値を遅延(時間)値に変換して演算すべく、電圧(Voltage)領域から時間(Time)領域にデータをVT(Voltage to Time)変換させる回路である。
本発明のTD変換器やAD変換器によれば、発振回路及びロジック回路で構成されることから、小面積、低消費電力で、かつ、微細プロセスに適した構成が可能となる。
以下の実施例の1次TD変換器では、時間領域データにおける第1の状態を“High”とし、第2の状態を“Low”とする。また、第1状態カウンタ回路部としてHighカウンタ回路部、第2状態カウンタ回路部としてLowカウンタ回路部を備える。ここで、時間領域データにおける“High”状態とは論理値の“真”に相当し、時間領域データにおける“Low”状態とは論理値の“偽”に相当するものである。
他の実施例として、1つの信号の時間領域データをHigh=“オン”/Low=“オフ”で入力するのでなく、2つの信号線の一方の立ち上がりエッジから他方の立ち上がりエッジまでの時間を“オン”、その他を“オフ”としてもよい。
実施例1の1次TD変換器は、時間領域データ(Tin)を入力する1段の発振回路部と、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける時間領域データが“High”の間の波数を記憶しておくHighレジスタを含むHighカウンタ回路部及び、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける時間領域データが“Low”の間の波数を記憶しておくLowレジスタを含むLowカウンタ回路部及び、Highレジスタ値とLowレジスタ値を加算する加算器と、発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
実施例1の1次TD変換器は、時間領域データ(Tin)を入力する1段の発振回路部と、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタ回路部と、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタ回路部と、Highカウンタ回路部とLowカウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
Highカウンタ回路部は、具体的には、時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける時間領域データが“High”の間の波数を記憶しておくHighレジスタから構成される。また、Lowカウンタ回路部は、時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける時間領域データが“Low”の間の波数を記憶しておくLowレジスタから構成される。そして、Highレジスタ値とLowレジスタ値を加算する加算器がデジタル出力信号を生成する。
周波数制御回路は、図2に示すように、2つの電流源が並列にリング発振回路に接続され、一方の電流源は常時接続され、他方の電流源は時間領域データの入力の間(具体的にはTin=Lowの間)接続されるものである。図2に示す周波数制御回路によって、リング発振回路部を常時発振させることができ、かつ、発振周波数を2モードに制御することができる。また、GROと違って周波数制御時に変化する電流量を小さくすることができる。GROでは高速発振と零発振を繰り返すことになるが、FSOでは高速発振と中速発振を繰り返すので、変化する電流量が小さく、電源のスイッチングノイズを低減させることができる。
実施例1の1次TD変換器では、GROと異なり、位相を静的に保持する必要が無い。
図3は、1次TD変換器の動作時の発振器回路の波形の模式図である。図3中の記号Tinは入力時間領域データ、TCKはサンプリング周期、TIN1[N]はNサンプリング目における入力時間領域データのパルス幅、TS1は入力時間領域データが“High”の間の発振器の発振周期、TF1は入力時間領域データが“Low”の間の発振器の発振周期、Δt1[N]はNサンプリング目における入力時間領域データの立ち上がりから発振回路部の最初の立ち上がりまでの時間、Δt2[N]はNサンプリング目における入力時間領域データが“High”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち下がりまでの時間、ξ1[N]はNサンプリング目における入力時間領域データの立ち下がりから発振回路部の最初の立ち上がりまでの時間、TQN1[N]はNサンプリング目における入力時間領域データが“Low”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち上がりまでの時間、DS1[N]はNサンプリング目における入力時間領域データが“High”の間の発振回路部のカウント値(Highカウント値)、DF1[N]はNサンプリング目における入力時間領域データが“Low”の間の発振回路部のカウント値(Lowカウント値)をそれぞれ表す。図3より、式(1)〜(4)を導く。
TDCを用いた場合と実施例1の1次FRO TDCを用いた場合における電源ラインにのるノイズの影響を図4に示す。GRO TDCは、図19の回路で、実施例1の1次FRO TDCは図1に表される回路構成である。発振器の電源ラインには、1pFのデカップル容量があるものとし、その容量の両端に現れる波形をプロットしている。
実施例2の2次TD変換器は、時間領域データ(TinとTin2)を入力する2段の発振回路部と、前段の発振回路部と後段の発振回路部の間に挿入され、前段の発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段の発振回路部へ後段の時間領域データ(Tin2)として伝搬する誤差伝搬回路部と、各段の時間領域データが“High”の間の発振回路部の出力発振波形の波数を計測するHighカウンタと前回サンプリングにおける各段の時間領域データが“High”の間の波数を記憶しておくHighレジスタを含むHighカウンタ回路部及び、各段の時間領域データが“Low”の間の発振回路部の出力発振波形の波数を計測するLowカウンタと前回サンプリングにおける各段の時間領域データが“Low”の間の波数を記憶しておくLowレジスタを含むLowカウンタ回路部及び、各段のHighレジスタ値とLowレジスタ値を演算処理する信号出力生成部と、各段の発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路を備える。
図6は、2次TD変換器の動作時の発振器回路の波形の模式図である。図6中の記号Tinは入力時間領域データ、TCKはサンプリング周期、TINi[N](i=1、2)はi段目のNサンプリング目における時間領域データのパルス幅、TSiはi段目の時間領域データが“High”の間の発振器の発振周期、TFiはi段目の時間領域データが“Low”の間の発振器の発振周期、Δt1[N]はNサンプリング目における入力時間領域データの立ち上がりから発振回路部の最初の立ち上がりまでの時間、Δt2[N]はNサンプリング目における入力時間領域データが“High”の間の発振回路部の最後の立ち上がりから入力時間領域データの立ち下がりまでの時間、ξi[N]はi段目のNサンプリング目における時間領域データの立ち下がりから発振回路部の最初の立ち上がりまでの時間、TQNi[N]はi段目のNサンプリング目における時間領域データが“Low”の間の発振回路部の最後の立ち上がりから時間領域データの立ち上がりまでの時間、DSi[N]はi段目のNサンプリング目における時間領域データが“High”の間の発振回路部のカウント値(Highカウント値)、DFi[N]はi段目のNサンプリング目における時間領域データが“Low”の間の発振回路部のカウント値(Lowカウント値)をそれぞれ表す。
TIN2=−(DF1−1)/B1−TQN1+TCK となり、これを上記式(10)に代入して、下記式(11)を得る。下記式(11)においてC5は定数である。
でもあることから、これを上記式(10)に代入して、下記式(12)を得る。
TIN1 >> TQNi
TIN1 >> ξi
とすると、推定する係数比は、w1 = − A2 / B1である。
order)と実施例2の2次TD変換器(2nd order)の出力スペクトラムを図9に示す。2次ノイズシェイピング効果を確認できる。ここで、入力信号周波数は1(MHz)、信号振幅は1.9(ns)、サンプリングレートは65(MHz)とした。この時の1次ノイズシェイピングした出力のSNRは44.9(dB)であり,2次ノイズシェイピングした出力のSNRは51.2(dB)である。
図12は、3次TD変換器の動作時の発振器回路の波形の模式図である。記号はi=1、2、3となる以外は、実施例2と同様に、w2=−A3/B2を推定することで、下記式(15)、式(16)のように、量子化誤差成分が3次ノイズシェイピングされたデジタル出力DOUT3を得ることができる。なお、より高次に拡張することも可能である。下記式(15),式(16)において、C8とC9は定数である。
量子化誤差を伝搬して高次ノイズシェイピングを行うために、初段のリング発振回路の出力波形から量子化誤差を取得し、後段のリング発振回路へ伝達する必要がある。誤差伝搬回路部として、通常使われているマスタースレーブ型のDフリップフロップ回路を1つだけ用いて構成して場合、時間領域において、誤動作(Meta stable)を起因とするジッタが発生してしまうという問題がある。これは、図13に示されるように、Dフリップフロップ回路において、Reset入力に入るTinの立ち下がりタイミングと、Clock入力に入るFSOOUT1の立ち上がりタイミングが近接してしまうと誤動作(Meta stable)が発生する。誤動作(Meta stable)が発生した場合、Dフリップフロップ回路の出力が安定するためにある程度の時間を要してしまい、ジッタとなってしまうことから、Dフリップフロップ回路を1つだけ用いて構成した誤差伝搬回路部は、高次TDC回路に適さないということになる。
stable)を防ぐために、図14に示されるダイナミック型のDフリップフロップ回路を用いる。ダイナミック型のDフリップフロップ回路は、誤差伝搬回路部に用いられるDフリップフロップ回路のデータ入力が常にHigh固定であることから、6個のトランジスタで構成できる。ダイナミック型のDフリップフロップ回路はダイナミックロジックであり、マスタースレーブ型のDフリップフロップ回路よりも高速に動作し、誤動作(Meta stable)を起こしにくいフリップフロップである。
stable)が発生してしまうことになる。図15から、通常発生する遅延はマスタースレーブ型のDフリップフロップ回路で129(ps)、ダイナミック型のDフリップフロップ回路では36.8(ps)となり、4倍程度、ダイナミック型のDフリップフロップ回路の方が高速であることが分る。しかし、どちらのDフリップフロップ回路も、誤動作(Meta
stable)が発生してしまう領域が存在する。マスタースレーブ型のDフリップフロップ回路の場合76.6(ps)、ダイナミック型のDフリップフロップ回路の場合14.6(ps)となり、ダイナミック型のDフリップフロップ回路の場合が短く、誤動作(Meta
stable)が発生する確率が低い。
stable)の領域を完全に回避するために、ダイナミック型のDフリップフロップ回路を2段構成にする。2段構成のダイナミック型のDフリップフロップ回路を図16に示す。図16に示される2段構成のダイナミック型のDフリップフロップ回路では、ダイナミック型のDフリップフロップ回路を2つ、ORロジックを1つ使用している。2段構成のダイナミック型のDフリップフロップ回路で構成される誤差伝搬回路のタイミングダイアグラムを図17に示す。
stable)が発生してしまうが、この遅延は高々324(ps)であり(図15を参照)、FSOOUT1の発振周期未満(900MHzで発振していることを想定)で収束する。これにより、DDFF2OUTには、誤動作(Meta
stable)の影響が伝わらず、正確に量子化誤差成分を後段の発振回路へ伝達することが可能となる。
また、本発明のAD変換器は、デジタル親和性の高いアーキテクチャであるため微細プロセスにおけるアナログ・デジタル混載チップに対して非常に有効であり、低コストで実装が可能である。そのためユビキタス社会を担うセンサーネットワークなどへの適用が期待できる。
2 周波数制御回路
3 Highカウンタ回路部
4 Lowカウンタ回路部
5 出力信号生成部
6 誤差伝搬回路部
7 LMSフィルタ回路
11 GRO
12 Dフリップフロップ
13 カウンタ回路部
14 VT変換回路部
15 デジタルシグナルプロセッサ(DSP)
16 キャリブレーション回路部
17 クロック回路部
Claims (8)
- 時間領域データを入力する発振回路部と、
時間領域データが第1の状態の間の前記発振回路部の出力発振波形の波数を計測する第1状態カウンタ回路部及び時間領域データが第2の状態の間の前記発振回路部の出力発振波形の波数を計測する第2状態カウンタ回路部と、
第1状態カウンタ回路部と第2状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、
前記発振回路部を常時発振させ、該発振周波数を制御し得る周波数制御回路と、を備えた、
遅延時間値をデジタル変換するTD変換器。 - 請求項1のTD変換器をM段(Mは複数)連結するTD変換器であって、
前段の発振回路部と後段の発振回路部の間に挿入され、前段の発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段の発振回路部へ後段の時間領域データとして伝搬する誤差伝搬回路部と、
各段の第1状態カウンタ回路部と各段の第2状態カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、を備えた、
遅延時間値をデジタル変換するTD変換器。 - 上記の時間領域データにおいて、第1の状態とはデータがHigh状態であり、第2の状態とはデータがLow状態であることを特徴とする請求項1又は2に記載のTD変換器。
- 前記周波数制御回路は、発振器の周波数を2モードで制御するものであることを特徴とする請求項1又は2に記載のTD変換器。
- 前記発振回路部は、リング発振回路で構成され、
前記周波数制御回路は、2つの電流源が並列に該リング発振回路に接続され、一方の電流源は常時接続され、他方の電流源は時間領域データの入力の間接続されるものであることを特徴とする請求項1又は2に記載のTD変換器。 - 前記誤差伝搬回路部は、ダイナミック型のDフリップフロップ回路を少なくとも2段連結させた回路構成であることを特徴とする請求項2に記載のTD変換器。
- 前記出力信号生成部は、前記各段の前記第1状態カウンタ回路部と前記各段の第2状態カウンタ回路部の出力カウント値から前記各段の発振回路部の間の発振周波数比を推定するLMS(Least Mean Square)フィルタ回路を搭載することを特徴とする請求項2に記載のTD変換器。
- アナログ入力電圧とサンプリングクロック(CK)を入力して、前記アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するVT変換回路部と、
該VT変換回路部から出力された時間領域データを入力とする請求項1〜7の何れかのTD変換器と、
を備えたことを特徴とするAD変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012203662A JP5552514B2 (ja) | 2012-05-19 | 2012-09-14 | Td変換器及びad変換器 |
US13/874,531 US8941524B2 (en) | 2012-05-19 | 2013-05-01 | TD converter and AD converter with no operational amplifier and no switched capacitor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012115133 | 2012-05-19 | ||
JP2012115133 | 2012-05-19 | ||
JP2012203662A JP5552514B2 (ja) | 2012-05-19 | 2012-09-14 | Td変換器及びad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014003580A true JP2014003580A (ja) | 2014-01-09 |
JP5552514B2 JP5552514B2 (ja) | 2014-07-16 |
Family
ID=49580876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012203662A Expired - Fee Related JP5552514B2 (ja) | 2012-05-19 | 2012-09-14 | Td変換器及びad変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8941524B2 (ja) |
JP (1) | JP5552514B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104184473B (zh) * | 2013-12-27 | 2015-07-01 | 上海联影医疗科技有限公司 | 对tdc进行非线性校正的方法和装置 |
US9696439B2 (en) | 2015-08-10 | 2017-07-04 | Shanghai United Imaging Healthcare Co., Ltd. | Apparatus and method for PET detector |
CN106725560B (zh) | 2015-11-19 | 2021-01-12 | 上海联影医疗科技股份有限公司 | 光传感器的性能检测方法和医学成像设备 |
US10447294B2 (en) * | 2017-05-30 | 2019-10-15 | Infineon Technologies Austria Ag | System and method for an oversampled data converter |
JP7003652B2 (ja) * | 2017-12-27 | 2022-01-20 | セイコーエプソン株式会社 | 発振器、クロック信号生成装置、電子機器及び移動体 |
US10826514B1 (en) | 2019-10-15 | 2020-11-03 | Ciena Corporation | Noise-shaping enhanced gated ring oscillator based analog-to-digital converters |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01170221A (ja) * | 1987-12-25 | 1989-07-05 | Mitsubishi Electric Corp | アナログデイジタル変換装置 |
JPH0537378A (ja) * | 1991-07-30 | 1993-02-12 | Nippondenso Co Ltd | 時間a/d変換回路 |
JP2012244199A (ja) * | 2011-05-14 | 2012-12-10 | Handotai Rikougaku Kenkyu Center:Kk | オペアンプレス・キャパシタレスad変換器およびtd変換器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6754613B2 (en) * | 2000-03-17 | 2004-06-22 | Vector 12 Corporation | High resolution time-to-digital converter |
CA2562200A1 (en) * | 2006-09-18 | 2008-03-18 | Abdel-Fattah S. Yousif | Time-to-digital converter |
TWI361279B (en) * | 2008-02-01 | 2012-04-01 | Realtek Semiconductor Corp | Time to digital converting circuit and related method thereof |
JP2011108910A (ja) | 2009-11-19 | 2011-06-02 | Sumitomo Electric Ind Ltd | 光半導体装置 |
US8669794B2 (en) * | 2012-02-21 | 2014-03-11 | Qualcomm Incorporated | Circuit for detecting a voltage change using a time-to-digital converter |
-
2012
- 2012-09-14 JP JP2012203662A patent/JP5552514B2/ja not_active Expired - Fee Related
-
2013
- 2013-05-01 US US13/874,531 patent/US8941524B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01170221A (ja) * | 1987-12-25 | 1989-07-05 | Mitsubishi Electric Corp | アナログデイジタル変換装置 |
JPH0537378A (ja) * | 1991-07-30 | 1993-02-12 | Nippondenso Co Ltd | 時間a/d変換回路 |
JP2012244199A (ja) * | 2011-05-14 | 2012-12-10 | Handotai Rikougaku Kenkyu Center:Kk | オペアンプレス・キャパシタレスad変換器およびtd変換器 |
Non-Patent Citations (2)
Title |
---|
JPN6012066568; Y.Cao, P.Leroux, W.D.Cock, M.Steyaert: '"A 1.7mW 11b 1-1-1 MASH DeltaSigma Time-to-Digital Converter"' Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2011 IEEE International , 20110223, P.480 - 482 * |
JPN6014002261; F.Brandonisio, M.P.Kennedy, F.Maloberti: 'Observations on the resolution and tones in First Order Noise Shaping Time-to-Digital Converters' Ph.D. Research in Microelectronics and Electronics (PRIME), 2011 7th Conference on , 2011, P.17-20, IEEE * |
Also Published As
Publication number | Publication date |
---|---|
JP5552514B2 (ja) | 2014-07-16 |
US20130307713A1 (en) | 2013-11-21 |
US8941524B2 (en) | 2015-01-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5552514B2 (ja) | Td変換器及びad変換器 | |
US8519880B2 (en) | Ad converter and TD converter configured without operational amplifier and capacitor | |
US7688242B2 (en) | Analog-to-digital (AD) converter and analog-to-digital conversion method | |
Elshazly et al. | A noise-shaping time-to-digital converter using switched-ring oscillators—Analysis, design, and measurement techniques | |
CN109143832B (zh) | 一种高精度多通道的时间数字转换器 | |
Homulle et al. | A cryogenic 1 GSa/s, soft-core FPGA ADC for quantum computing applications | |
US10101709B2 (en) | Time register | |
US20140240157A1 (en) | Analogue to digital converter | |
Konishi et al. | A 61-dB SNDR 700 µm 2 second-order all-digital TDC with low-jitter frequency shift oscillators and dynamic flipflops | |
Ziabakhsh et al. | A Second-Order Bandpass $\Delta\Sigma $ Time-to-Digital Converter With Negative Time-Mode Feedback | |
JP2012175598A (ja) | 時間デジタル変換装置 | |
Caragiulo et al. | A 2✖ Time-Interleaved 28-GS/s 8-Bit 0.03-mm 2 Switched-Capacitor DAC in 16-nm FinFET CMOS | |
Park et al. | All-digital ΔΣ TDC with differential bi-directional gated-delay-line time integrator | |
Naraghi | Time-based analog to digital converters | |
JP5390627B2 (ja) | ノイズシェーピング時間測定回路 | |
Macpherson et al. | A 2.5 GS/s 3-bit time-based ADC in 90nm CMOS | |
Wang et al. | Performance analysis and IP core implementation of two high performance time-to-digital converters on Xilinx 7-series FPGA | |
Konishi et al. | A 51-dB SNDR DCO-based TDC using two-stage second-order noise shaping | |
Jamali-Zavareh et al. | Jitter suppression techniques for high-speed sample-and-hold circuits | |
Uemori et al. | Multi-bit sigma-delta TDC architecture with self-calibration | |
Hassan et al. | A 200 MS/s 8-bit Time-based Analog-to-Digital Converter with inherit sample and hold | |
Daniels et al. | A 350-MHz combined TDC-DTC With 61 ps resolution for asynchronous ΔΣ ADC applications | |
Dehghani et al. | Time‐to‐digital convertor based on resolution control | |
JP2019092073A (ja) | 時間デジタル変換回路 | |
Qazi et al. | A high-resolution reconfigurable sigma-delta Digital-to-Analog Converter for RF pulse transmission in MRI scanners |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140328 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140513 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140526 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5552514 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |