JP2013511106A - 画素速度での画像処理のための方法および装置 - Google Patents
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Abstract
Description
本願は、同時係属の米国特許出願第12/619,825号(2009年11月17日出願)の優先権および利益を主張し、この出願は、その全体が参照することによって本明細書に援用される。
本発明は、概して、デジタル信号処理およびコンピュータグラフィックスに関し、より具体的には、画素速度での画像処理に関する。
Claims (13)
- 複数の画素を有する1つ以上の画像を処理するための方法であって、該方法は、
画像の第1のエッジと第2のエッジとの間の連続する画素ブロックをラスタモードで処理することと、
各単一クロックユニットの間に、処理されるべき次の画素ブロックが該第2のエッジを越えて延在しない場合には、
記憶デバイスから、該次の画素ブロックの1つの新しいベクトルをフェッチすることと、
各単一クロックユニットの間に、該処理されるべき次の画素ブロックが該第2のエッジを越えて延在する場合には、
該第2のエッジを越えて位置する該次の画素ブロックの中の新しいベクトルを所定の画素値によって充填することと、
該記憶デバイスから、画素の次のラインまたはフレーム上の第1の画素ブロックの1つの新しいベクトルをフェッチすることと、
該各単一クロックユニットにおいて、1つの出力画素値を出力し、それによって、メモリフェッチおよび画素出力の一定速度を維持することと
を含む、方法。 - 前記連続する画素ブロックの処理は、n×mのカーネルマトリクスを該連続する画素ブロックに適用することを含み、nおよびmは、奇数の整数である、請求項1に記載の方法。
- 前記連続する画素ブロックの処理は、2次元畳み込み演算を含む、請求項1に記載の方法。
- 前記連続する画素ブロックの処理は、2次元相関演算を含む、請求項1に記載の方法。
- 前記所定の画素値は、ゼロである、請求項1に記載の方法。
- 前記所定の画素値は、前記第2のエッジの対応する部分の画素値である、請求項1に記載の方法。
- 複数の画素を有する1つ以上の画像を処理するための装置であって、該装置は、
画像の第1のエッジと第2のエッジとの間の連続する画素ブロックをラスタモードで処理するための手段と、
各単一クロックユニットの間に、処理されるべき次の画素ブロックが該第2のエッジを越えて延在しない場合には、
記憶デバイスから、該次の画素ブロックの1つの新しいベクトルをフェッチする手段と、
各単一クロックユニットの間に、該処理されるべき次の画素ブロックが該第2のエッジを越えて延在する場合には、
該第2のエッジを越えて位置する該次の画素ブロックの中の新しいベクトルを所定の画素値によって充填する手段と、
該記憶デバイスから、画素の次のラインまたはフレーム上の第1の画素ブロックの1つの新しいベクトルをフェッチする手段と、
該各単一クロックユニットにおいて、1つの出力画素値を出力し、それによって、メモリフェッチおよび画素出力の一定速度を維持する手段と
を備える、装置。 - 前記連続する画素ブロックを処理するための手段は、n×mのカーネルマトリクスを前記連続する画素ブロックに適用する手段をさらに備え、nおよびmは、奇数の整数である、請求項7に記載の装置。
- 前記連続する画素ブロックを処理するための手段は、2次元畳み込み演算のための手段をさらに備える、請求項7に記載の装置。
- 前記連続する画素ブロックを処理するための手段は、2次元相関演算のための手段をさらに備える、請求項7に記載の装置。
- 前記所定の画素値は、ゼロである、請求項7に記載の装置。
- 前記所定の画素値は、前記第2のエッジの対応する部分の画素値である、請求項7に記載の装置。
- 画像の第1のエッジと第2のエッジとの間の連続する画素ブロックをラスタモードで処理するための装置であって、該装置は、
該画像の画素値の少なくとも1つの入力ストリームを受信するために1つ以上の記憶デバイスと連結される入力データインターフェースと、
画素処理セルのアレイであって、各セルは、
2次元画像処理の間に、該画像に適用されるべきカーネルの係数値を記憶する係数記憶ユニットと、
該画像の画素値を記憶する画素記憶ユニットであって、該画素記憶ユニットは、隣接するセルの別の画素記憶ユニットまたは該入力データインターフェースのいずれかに連結され、それによって、該画素値が、最初に該入力データインターフェースを介して受信され、続いて該アレイにわたって1つのベクトルから隣接するベクトルまで伝搬されることを可能にする、画素記憶ユニットと、
該各セルが該アレイの中心ベクトルの中にない場合に、入力を該画素記憶ユニット、該アレイの同一ライン上の中心ベクトル画素記憶ユニット、および該中心ベクトルと該各セルとの間に位置する任意の画素記憶ユニットに連結されるマルチプレクサユニットと、
1つ以上のセル内演算ユニットと
を含む、アレイと、
該画素処理セルのアレイからの出力を処理して、出力画素値を生成するセル間演算ユニットと、
該入力データインターフェース、該画素処理セルのアレイ、および該セル間演算ユニットの演算を調整するタイミング制御モジュールであって、
各単一クロックユニットの間に、処理されるべき次の画素ブロックが該第2のエッジを越えて延在しない場合には、該タイミング制御モジュールは、該次の画素ブロックの1つの新しいベクトルが該1つ以上の記憶デバイスからフェッチされるようにさせ、
各単一クロックユニットの間に、該処理されるべき次の画素ブロックが該第2のエッジを越えて延在する場合には、該タイミング制御モジュールは、該第2のエッジを越えて位置する該次の画素ブロックの中の新しいベクトルが所定の画素値によって充填されるようにさせる一方、画素の次のラインまたはフレーム上の第1の画素ブロックの1つの新しいベクトルが該1つ以上の記憶デバイスからフェッチされるようにさせ、それによって、メモリフェッチおよび画素出力の一定速度を維持する、モジュールと
を備える、装置。
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