JP2013229726A - 信号処理装置、及び、信号処理方法 - Google Patents

Abstract

【課題】回路に、グリッジが生じたクロック信号が供給されることを防止する。
【解決手段】発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号がラッチ部に出力される。ラッチ部は、前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する。本技術は、例えば、回路に供給するクロック信号を生成する信号処理システム等に適用できる。
【選択図】図２

Description

本技術は、信号処理装置、及び、信号処理方法に関し、特に、例えば、発振器が出力する信号を、クロック信号として動作する回路に、グリッジが生じたクロック信号が供給されることを防止することができるようにする信号処理装置、及び、信号処理方法に関する。

発振器が出力する信号を、クロック信号として動作する回路に、グリッジが生じたクロック信号が供給されることを防止するグリッジ防止方法としては、発振器が出力するクロック信号に、グリッジが生じる可能性がある場合に、発振器の出力を、回路に供給することに代えて、別途設けられているクロック生成部が出力するクロック信号を、回路に供給する方法がある（特許文献１）。

しかしながら、発振器の出力を、回路に供給することに代えて、別途設けられているクロック生成部が出力するクロック信号を、回路に供給する方法は、発振器の他に、クロック生成部が別途設けられていない場合には、採用することが困難である。

その他のグリッジ防止方法としては、クロック信号のレベル変化（クロック信号の出力）を停止させる停止信号を生成し、その停止信号に従って、クロック信号のレベル変化を停止させる方法がある（特許文献２）。

しかしながら、停止信号に従って、クロック信号のレベル変化を停止させる方法では、複雑な電源構成により、停止信号を生成する制御回路と、発振器とが、別個の電源により動作する場合において、制御回路の電源が落ちてしまったときに、グリッジが生じたクロック信号が供給されることを防止することが困難となる。

特開2003-347931号公報 特開2002-091604号公報

ところで、発振器が出力する信号の発振周波数を制御する周波数制御回路が出力する、発振周波数を制御する周波数制御信号に従い、発振周波数を切り替えることが可能な発振器（以下、可変発振器ともいう）では、周波数制御信号に従って、発振周波数を切り替えるときに、可変発振器が出力する信号にグリッジが生じることがある。

可変発振器において発振周波数の切り替え時に生じるグリッジを含む信号が、回路に供給されることを防止する方法としては、例えば、周波数制御回路において、周波数制御信号による発振周波数の切り替え時に、停止信号を、可変発振器に出力し、可変発振器の出力を停止させる（可変発振器が出力する信号のレベル変化を停止させる）方法がある。

しかしながら、周波数制御回路と、可変発振器とが、別個の電源により動作する場合には、周波数制御回路の電源が落ちてしまったときに、停止信号を出力することができず、グリッジが生じたクロック信号が供給されることを防止することが困難となる。

本技術は、このような状況に鑑みてなされたものであり、周波数制御回路の電源が落ちた場合であっても、発振器が出力する信号を、クロック信号として動作する回路に、グリッジが生じたクロック信号が供給されることを防止することができるようにするものである。

本技術の一側面の信号処理装置は、発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力するセット信号出力部と、前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する１以上のラッチ部とを備える信号処理装置である。

本技術の一側面の信号処理方法は、発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力し、前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する信号処理方法である。

本技術の一側面においては、発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号が出力される。そして、前記セット信号に従って、前記周波数制御信号がラッチされ、前記発振器に供給される。

本技術の一側面によれば、発振器が出力する信号を、クロック信号として動作する回路に、グリッジが生じたクロック信号が供給されることを防止することができる

本技術を適用した信号処理システムの一実施の形態の構成例を示すブロック図である。 グリッジ防止回路１２の構成例を示すブロック（回路）図である。 グリッジ防止回路１２の動作を説明するタイミングチャートである。 グリッジ防止回路１２の他の構成例を示すブロック図である。 グリッジ防止回路１２の動作を説明するタイミングチャートである。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。

［本技術を適用した信号処理システムの一実施の形態］

図１は、本技術を適用した信号処理システムの一実施の形態の構成例を示すブロック図である。

図１において、信号処理システムは、周波数制御回路１１、グリッジ防止回路１２、及び、発振器１３を有し、図示せぬ回路等に供給されるクロック信号を生成する。

周波数制御回路１１は、ユーザの操作等に従って、発振器１３が出力する信号の発振周波数を制御する周波数制御信号を出力する。周波数制御回路１１が出力する周波数制御信号は、グリッジ防止回路１２に供給される。

ここで、図１において、周波数制御信号は、N（Nは、1以上の整数）ビットの信号であり、以下、Nビットの周波数制御信号の最下位ビットからnビット目を、周波数制御信号[n]とも記載する。また、1ビット目の周波数制御信号[1]からNビット目の周波数制御信号[N]のすべてを、以下、周波数制御信号[N:1]とも記載する。

グリッジ防止回路１２は、周波数制御回路１１からの周波数制御信号を受信し、必要に応じて、発振器１３に供給する。

ここで、グリッジ防止回路１２が発振器１３に供給する周波数制御信号[n]を、周波数制御信号DATA[n]とも記載する。

グリッジ防止回路１２は、周波数制御信号DATA[n]を、発振器１３に供給する他、信号の出力の停止を指示するクリア信号CLRを、必要に応じて、発振器１３に供給する。

発振器１３は、グリッジ防止回路１３から供給される周波数制御信号DATA[n]に従った発振周波数の信号を、発振によって生成し、クロック信号CLKOUTとして、グリッジ防止回路１２の他、図示せぬ回路に供給する。

なお、信号処理システムを構成する周波数制御回路１１、グリッジ防止回路１２、及び、発振器１３のうちの、少なくとも、グリッジ防止回路１２、及び、発振器１３は、同一の電源（系）から電力の供給を受けていることとする。

この場合、グリッジ防止回路１２が、電源のトラブルによって動作しないとき、発振器１３も動作しない（クロック信号CLKOUTは出力されない）。

以上のように構成される信号処理システムは、例えば、ディジタル（ビデオ）カメラ等の電子機器に内蔵され、その電子機器としての、例えば、ディジタルカメラを構成するCMOS(Complementary Metal Oxide Semiconductor)イメージャその他の必要なブロックに、クロック信号CLKOUTを供給する。

すなわち、周波数制御回路１１は、ユーザの操作等に従って、周波数制御信号[n]を出力し、グリッジ防止回路１２は、周波数制御回路１１からの周波数制御信号[n]を受信して、周波数制御信号DATA[n]として、発振器１３に供給する。

発振器１３は、グリッジ防止回路１３から供給される周波数制御信号DATA[n]に従った発振周波数の信号を生成し、クロック信号CLKOUTとして、グリッジ防止回路１２の他、図示せぬ電子機器の各ブロックに供給する。

なお、グリッジ防止回路１２は、周波数制御信号DATA[n]を、発振器１３に供給するときに（発振器１３に供給する周波数制御信号が変更されるときに）、クリア信号CLRを発振器１３に供給する。

発振器１３は、グリッジ防止回路１２からクリア信号CLRが供給されると、クロック信号CLKOUTの出力を一時停止し（クロック信号CLKOUTのレベルを、一時的に、L(Low)及びH(High)レベルのうちの、例えば、そのときのレベルに固定し）、クロック信号CLKOUTの発振周波数を、グリッジ防止回路１２からの周波数制御信号DATA[n]に従った周波数に切り替える。

そして、発振器１３は、発振周波数の切り替え後に、その切り替え後のクロック信号CLKOUTの出力を開始する。

以上のように、発振器１３は、グリッジ防止回路１２からの周波数制御信号DATA[n]に従って、クロック信号CLKOUTの発振周波数を切り替えるときに、一時的に、クロック信号CLKOUTの出力を停止するので、クロック信号CLKOUTの発振周波数の切り替え時に生じるグリッジを含むクロック信号CLKOUTが、図示せぬ回路に供給されることを防止することができる。

なお、周波数制御回路１１が、クロックのレベル変化を停止させる停止信号を出力する機能を有する場合には、周波数制御回路１１において、クロック信号CLKOUTの発振周波数の切り替え時に、停止信号を、発振器１３に出力することができる。

周波数制御回路１１において、クロック信号CLKOUTの発振周波数の切り替え時に、停止信号を、発振器１３に出力する場合も、グリッジ防止回路１２が出力するクリア信号CLRと同様に、クロック信号CLKOUTの発振周波数の切り替え時のグリッジを防止すること、すなわち、クロック信号CLKOUTの発振周波数の切り替え時に、グリッジが生じたクロック信号CLKOUTが、図示せぬ回路に供給されることを防止することができる。

但し、周波数制御回路１１が出力する停止信号だけでは、周波数制御回路１１と発振器１３（及びグリッジ防止回路１２）とが、別個の電源から電力の供給を受けている場合において、周波数制御回路１１の電源にトラブルがあったときに、周波数制御回路１１が、停止信号を出力することができないため、グリッジを防止することが困難なことがある。

図１では、発振器１３と同一の電源から電力の供給を受けているグリッジ防止回路１２が、信号の出力の停止を指示するクリア信号CLRを出力するので、グリッジ防止回路１２及び発振器１３とは別個の電源から電力の供給を受けている周波数制御回路１１の電源が落ちても（トラブルがあっても）、グリッジ防止回路１２が出力するクリア信号CLRによって、グリッジを防止することができる。

ここで、周波数制御回路１１の電源が落ちたときに、周波数制御回路１１が出力する周波数制御信号[n]が、H及びLレベルのうちのLレベルになることとすると、周波数制御回路１１と、グリッジ防止回路１２及び発振器１３とが、別個の電源から電力の供給を受けている場合に、周波数制御回路１１の電源が落ちると、グリッジ防止回路１２が、周波数制御回路１１から受信する周波数制御信号[n]（のすべてのビット）は、Lレベルになる。

この場合、グリッジ防止回路１２において、周波数制御回路１１からの、すべてのビットがLレベルになっている周波数制御信号[n]を、周波数制御信号DATA[n]として、発振器１３に供給したのでは、意図しない発振周波数の切り替えが行われる。

そこで、グリッジ防止回路１２は、周波数制御回路１１の電源が落ちたときには、周波数制御回路１１からの周波数制御信号[n]を、周波数制御信号DATA[n]として、発振器１３に供給することを防止する供給防止機能を有する。

なお、発振器１３が出力するクロック信号CLKOUTの発振周波数の切り替えは、例えば、工場等において、図１の信号処理システムを搭載した電子機器を検査するとき等に行われる。

［グリッジ防止回路１２の構成例］

図２は、本技術を適用した信号処理装置としての、図１のグリッジ防止回路１２の構成例を示すブロック図である。

図２において、グリッジ防止回路１２は、周波数制御信号[N:1]のビット数Nに等しいN(>0)個のラッチ部２１₁ないし２１_N、及び、制御信号出力部２２を有する。

ラッチ部２１_nには、周波数制御回路１１が出力するnビット目の周波数制御信号[n]が供給される。

ラッチ部２１_nは、制御信号出力部２２から供給される、後述するセット信号SETに従って、周波数制御回路１１からの周波数制御信号[n]をラッチし、周波数制御信号DATA[n]として、発振器１３に供給する。

すなわち、ラッチ部２１_nは、ラッチ回路３１_n、NOT回路３２_n、及び、AND回路３３_nを有する。

ラッチ回路３１_nには、周波数制御回路１１からの周波数制御信号[n]が入力（供給）される。また、ラッチ回路３１_nには、制御信号出力部２２からセット信号SETが供給される。

ラッチ回路３１は、制御信号出力部２２からのセット信号SETに従い、例えば、そのセット信号SETの立ち上がりエッジのタイミングで、そこに入力される周波数制御信号[n]をラッチし、周波数制御信号DATA[n]として、発振器１３、及び、NOT回路３２_nに供給する。

NOT回路３２_nには、ラッチ回路３１_nの出力、すなわち、ラッチ回路３１_nでラッチされている周波数制御信号DATA[n]が入力される。

NOT回路３２_nは、そこに入力されるラッチ回路３１_nの出力（周波数制御信号DATA[n]）を反転し、AND回路３３_nに供給する。

AND回路３３_nには、周波数制御回路１１からの周波数制御信号[n]と、NOT回路３２_nの出力とが入力される。

AND回路３３_nは、そこに入力される周波数制御信号[n]と、NOT回路３２_nの出力との論理積を演算し、制御信号出力部２２を構成する、後述するOR回路４１に供給する。

制御信号出力部２２は、周波数制御回路１１からの周波数制御信号[n]の、HレベルからLレベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方である、例えば、LレベルからHレベルへのレベル変化があった場合に、入力のラッチを指示するHレベルのセット信号SETを、ラッチ部２１_nのラッチ回路３１_nに出力するセット信号出力部として機能する。

また、制御信号出力部２２は、ラッチ部２１_nが周波数制御信号[n]をラッチするタイミングを含む所定の期間、発振器１３の出力の停止を指示するHレベルのクリア信号CLRを出力するクリア信号出力部としても機能する。

すなわち、制御信号出力部２２は、OR回路４１、フリップフロップ４２、遅延部４３を有する。

OR回路４１には、ラッチ部２１_nのAND回路３３_nの出力が入力される。

OR回路４１は、AND回路３３₁ないし３３_Nの出力の論理和を演算し、その論理和を、周波数制御信号[n]のLレベルからHレベルへのレベル変化があったことを表すフラグ信号FLGとして、フリップフロップ４２に供給する。

フリップフロップ４２は、OR回路４１の出力、すなわち、フラグ信号FLGを、発振器１３が出力するクロック信号CLKOUTに同期してラッチし、遅延部４３に供給する。

遅延部４３は、フリップフロップ４２がラッチしているフラグ信号FLGを遅延することにより、セット信号SET、及び、クリア信号CLRを生成する。

遅延部４３は、セット信号SETを、ラッチ回路３１_nに供給し、クリア信号CLRを、発振器１３に供給する。

ここで、遅延部４３は、遅延回路(Delay)５１及び５２、NOT回路５３、遅延回路５４、並びに、AND回路５５及び５６を有する。

遅延回路５１には、フリップフロップ４２の出力CP1が供給される。遅延回路５１は、フリップフロップ４２の出力CP1を、時間D1だけ遅延し、遅延回路５２、及び、AND回路５６に供給する。

遅延回路５２は、遅延回路５１の出力CP2を、時間D2だけ遅延し、NOT回路５３に供給する。

NOT回路５３は、遅延回路５２の出力を反転し、遅延回路５４、及び、AND回路５６に供給する。

遅延回路５４は、NOT回路５３の出力CP3、すなわち、遅延回路５２の出力を反転した反転信号CP3を、時間D3だけ遅延し、AND回路５５に供給する。

AND回路５５には、フリップフロップ４２の出力CP1、及び、遅延回路５４の出力CP4が入力される。

AND回路５５は、フリップフロップ４２の出力CP1、及び、遅延回路５４の出力CP4の論理積を演算し、その論理積を、クリア信号CLRとして、発振器１３に供給する。

AND回路５６には、遅延回路５１の出力CP2、及び、NOT回路５３の出力（遅延回路５２の出力を反転した反転信号）CP3が入力される。

AND回路５６は、遅延回路１５の出力CP2、及び、NOT回路５３の出力（反転信号）CP3の論理積を演算し、その論理積を、セット信号SETとして、ラッチ回路３１_nに供給する。

図３は、図２のグリッジ防止回路１２の動作（処理）を説明するタイミングチャートである。

ここで、電源がオンにされたとき等の、ラッチ回路３１_nの初期値は、例えば、Lレベルであり、周波数制御回路１１が出力する周波数制御信号[n]の初期値も、例えば、Lレベルであることとする。

この場合、電源がオンにされた直後は、ラッチ回路３１_nは、初期値であるLレベルの周波数制御信号DATA[n]を出力する。

その後、ある時刻t1において、例えば、ユーザの操作等に従い、周波数制御回路１１の1ビット以上の周波数制御信号[n]が、LレベルからHレベルにレベル変化すると、そのHレベルの周波数制御信号[n]は、ラッチ回路３１_nとAND回路３３_nに入力される。

ここで、いまの場合、NOT回路３２_nには、ラッチ回路３１_nでラッチされている初期値であるLベルが供給されているので、NOT回路３２_nの出力は、Hレベルになる。

したがって、周波数制御信号[1]ないし[n]それぞれ、及び、NOT回路３２₁ないし３２_Nの出力それぞれが入力されるAND回路３３₁ないし３３_Nのうちの、Hレベルの周波数制御信号[n]が入力されるAND回路３３_nの出力は、Hレベルとなる。

AND回路３３₁ないし３３_Nのうちの１以上のAND回路３３_nの出力がHレベルになると、OR回路４１の出力であるフラグ信号FLGもHレベルとなる。

いま、OR回路４１の出力であるフラグ信号FLGが入力されるフリップフロップ４２の初期値が、例えば、Lレベルであるとすると、フリップフロップ４２は、時刻t1の直後の、クロック信号CLKOUTの、例えば、立ち上がりエッジ（又は立ち下がりエッジ）のタイミングで、Hレベルになったフラグ信号FLGをラッチし、その結果、フリップフロップ４２の出力CP1は、初期値のLレベルからHレベルになる。

ここで、図３では、時刻t1にHレベルになったフラグ信号FLGに応じて、時刻t2に、フリップフロップ４２の出力CP1が、Hレベルになっている。

フリップフロップ４２の出力CP1は、遅延回路５１において、時間D1だけ遅延され、遅延回路５１の出力CP2として出力される。

さらに、遅延回路５１の出力CP2は、遅延回路５２において、時間D2だけ遅延され、その後、NOT回路５３で反転されて、反転信号CP3となる。反転信号CP3は、フリップフロップ４２の出力CP1を、時間D1+D2だけ遅延し、かつ、レベルが反転した信号になる。

反転信号CP3は、遅延回路５４において、時間D4だけ遅延され、遅延回路５４の出力CP4として出力される。遅延回路５４の出力CP4は、フリップフロップ４２の出力CP1を、時間D1+D2+D3だけ遅延し、かつ、レベルが反転した信号になる。

AND回路５５には、フリップフロップ４２の出力CP1と、遅延回路５４の出力CP4とが入力されるため、クリア信号CLRとしてのAND回路５５の出力は、フリップフロップ４２の出力CP1がHレベルになる時刻t2から、遅延回路５４の出力CP4の出力がLレベルになる時刻t2+D1+D2+D3までの期間D1+D2+D3だけ、LレベルからHレベルになる。

また、AND回路５６には、遅延回路５１の出力CP2と、反転信号CP3とが入力されるため、セット信号SETとしてのAND回路５６の出力は、遅延回路５１の出力CP2がHレベルになる時刻t2+D1から、反転信号CP3がLレベルになる時刻t2+D1+D2までの期間D2だけ、LレベルからHレベルになる。

したがって、セット信号SETがHレベルになる期間（生成される期間）である時刻t2+D1から時刻t2+D1+D2までの期間は、クリア信号CLRがHレベルになる期間（生成される期間）である時刻t2から時刻t2+D1+D2+D3に含まれる。

クリア信号CLRがHレベルになっている間、発振器１３は、クロック信号CLKOUTの出力を一時停止する（クロック信号CLKOUTのレベルを、一時的に、L及びHレベルのうちの、例えば、そのときのレベルに固定する）。

また、ラッチ回路３１_nは、セット信号SETの、例えば、立ち上がりエッジのタイミングで、そこに入力される周波数制御信号[n]をラッチし、周波数制御信号DATA[n]として、発振器１３に供給する。

発振器１３は、ラッチ回路３１₁ないし３１_Nから供給される周波数制御信号DATA[1]ないしDATA[N]に従って発振周波数を切り替える。そして、発振器１３は、切り替え後の発振周波数の信号の発振を開始し、クリア信号CLRが、時刻t2+D1+D2+D3において、HレベルからLレベルになった後、切り替え後の発振周波数の信号を、クロック信号CLKOUTとして出力する。

上述したように、セット信号SETがHレベルになっている期間は、クリア信号CLRがHレベルになっている期間に含まれるので、クロック信号CLKOUTの発振周波数の切り替え時、すなわち、ラッチ回路３１_nが新たな周波数制御信号[n]をラッチし、周波数制御信号DATA[n]として、発振器１３に供給するときにおいては、クロック信号CLKOUTの出力が停止される。したがって、クロック信号CLKOUTの発振周波数の切り替え時のグリッジを防止することができる。

ラッチ回路３１_nがHレベルの周波数制御信号[n]をラッチし、周波数制御信号DATA[n]として、Hレベルを出力すると、そのHレベルの周波数制御信号DATA[n]が入力されるNOT回路３２_nの出力は、Lレベルになる。その結果、NOT回路３２_nの出力と、周波数制御信号[n]とが入力されるAND回路３３_nの出力は、周波数制御信号[n]のレベルにかかわらず、Lレベルになる。

すなわち、ラッチ部２１_nでは、ラッチ回路３１_nがHレベルの周波数制御信号[n]をラッチした場合、AND回路３３_nの出力は、周波数制御信号[n]のレベルにかかわらず、Lレベルに固定される。

ここで、上述したように、周波数制御信号[n]がLレベルからHレベルにレベル変化した場合、そのレベル変化後のHレベルの周波数制御信号[n]によって、AND回路３３_nの出力がHレベルになり、その結果、OR回路４１の出力であるフラグ信号FLGもHレベルとなる。

そして、フラグ信号FLGがHレベルになることによって得られるセット信号SETに従って、ラッチ回路３１_nがHレベルの周波数制御信号[n]を、周波数制御信号DATA[n]としてラッチすると、AND回路３３_nの出力は、周波数制御信号[n]のレベルにかかわらず、Lレベルに固定され、その結果、OR回路４１の出力であるフラグ信号FLGもLレベルとなる。

したがって、その後、周波数制御信号[n]がHレベルからLレベルにレベル変化しても、そのレベル変化によっては、AND回路３３_nの出力は、Lレベルのまま変化せず、フラグ信号FLGもLレベルのままで、Hレベルにはならない。

フラグ信号FLGがHレベルにならないと、クリア信号CLRは勿論、セット信号SETはHレベルにならないため、ラッチ回路３１_nでは、周波数制御信号[n]がHレベルからLレベルにレベル変化したことに起因しては、そのレベル変化後のLレベルの周波数制御信号[n]は、ラッチされない。

以上のように、ラッチ回路３１_nでは、周波数制御信号[n]がLレベルからHレベルにレベル変化した場合には、そのレベル変化後のHレベルの周波数制御信号[n]がラッチされるが、その後、周波数制御信号[n]がHレベルからLレベルにレベル変化しても、そのレベル変化後のLレベルの周波数制御信号[n]はラッチされない。

したがって、例えば、周波数制御回路１１と、グリッジ防止回路１２及び発振器１３とが、別個の電源から電力の供給を受けている場合に、発振器１３の発振周波数の切り替えが行われた後、周波数制御回路１１の電源が落ち、周波数制御信号[n]（のすべてのビット）が、Lレベルになったときに、そのLレベルになった周波数制御信号[n]が、ラッチ回路３１_nでラッチされ、発振器１３に供給されることにより、意図しない発振周波数の切り替えが行われることを防止することができる。

以上のように、周波数制御回路１１の電源が落ちても、発振周波数の切り替えが行われないので、発振周波数の切り替え時に生じるグリッジも生じない。

［グリッジ防止回路１２の他の構成例］

図４は、図１のグリッジ防止回路１２の他の構成例を示すブロック図である。

なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

すなわち、図４のグリッジ防止回路１２は、N個のラッチ部２１₁ないし２１_N、及び、制御信号出力部２２を有する点で、図２の場合と共通する。

但し、図４のグリッジ防止回路１２は、イネーブル部７１が新たに設けられている点で、図２の場合と相違する。

図２では、上述したように、ラッチ回路３１_nがHレベルの周波数制御信号[n]を、周波数制御信号DATA[n]としてラッチした場合には、そのラッチ回路３１_nがラッチしているHレベルの周波数制御信号[n]によって、AND回路３３_nの出力が、Lレベルに固定されるので、その後に、周波数制御信号[n]を、どのようにレベル変化させても、そのレベル変化によって、フラグ信号FLGをHレベルにすることはできない。

そして、フラグ信号FLGを、Hレベルにすることができない場合には、セット信号SETがHレベルにならないため、ラッチ回路３１_nでは、周波数制御信号[n]がレベル変化しても、そのレベル変化に起因して、レベル変化後の周波数制御信号[n]はラッチされない。

図２において、ラッチ回路３１_nがHレベルの周波数制御信号[n]を、周波数制御信号DATA[n]としてラッチした後、周波数制御信号[n]がレベル変化した場合に、そのレベル変化後の周波数制御信号[n]が、ラッチ回路３１_nでラッチされるようにするには、すなわち、発振器１３の発振周波数を切り替えた後、再び、その発振周波数を切り替えるには、例えば、少なくとも、ラッチ回路３１₁ないし３１_Nがラッチしている値を、初期値に戻し、フラグ信号FLGを、Hレベルにすることができる状態にする必要がある。

ここで、ラッチ回路３１₁ないし３１_Nがラッチしている値を、初期値に戻す方法としては、例えば、電源を一旦オフにし、再び、オンにする方法があるが、発振器１３の発振周波数を切り替えようとするたびに、電源をオフ、オンするのは、面倒である。

図４では、外部から、ラッチ部２１_nのラッチを許可するイネーブル信号を与え、そのイネーブル信号に従い、フラグ信号FLGを、いわば、強制的にHレベルにすることができるようになっている。

図４のグリッジ防止回路１２において、イネーブル部７１には、外部からイネーブル信号ENが供給される。

イネーブル部７１は、イネーブル信号ENに従って、制御信号出力部２２に、（Hレベルの）セット信号SETを生成するように、制御信号出力部２２を制御する。

すなわち、イネーブル部７１は、フリップフロップ８１、NOT回路８２、及び、AND回路８３を有する。

フリップフロップ８１は、例えば、ユーザの操作等に従って、外部から入力されるイネーブル信号ENを、発振器１３が出力するクロック信号CLKOUTに同期してラッチし、NOT回路８２に供給する。

NOT回路８２には、フリップフロップ８１の出力（フリップフロップ８１がラッチしているイネーブル信号EN）が入力される。

NOT回路８２は、フリップフロップ８１の出力を反転し、AND回路８３に供給する。

AND回路８３には、外部からのイネーブル信号EN、及び、NOT回路８２の出力が入力される。

AND回路８３は、イネーブル信号EN、及び、NOT回路８２の出力の論理積を演算し、OR回路４１に供給する。

図５は、図４のグリッジ防止回路１２の動作を説明するタイミングチャートである。

フリップフロップ８１の初期値が、例えば、Lレベルあるとすると、NOT回路８２の出力は、Hレベルとなる。

したがって、イネーブル信号ENがLレベルからHレベルになった場合には、AND回路８３の入力であるイネーブル信号EN、及び、NOT回路８２の出力は、いずれも、Hレベルとなり、AND回路８３の出力も、Hレベルとなる。

AND回路８３の出力が、Hレベルとなると、そのAND回路８３の出力が入力されるOR回路４１の出力、すなわち、フラグ信号FLGが、Hレベルとなる。

フラグ信号FLGがHレベルになると、図３で説明したように、制御信号出力部２２では、Hレベルのセット信号SET及びクリア信号CLRが生成される。

なお、イネーブル信号ENがLレベルからHレベルになった後、そのHレベルのイネーブル信号ENが、フリップフロップ８１で、クロック信号CLKOUTに同期して、そのクロック信号CLKOUTの立ち上がりエッジ等のタイミングでラッチされると、フリップフロップ８１の出力は、LレベルからHレベルになり、NOT回路８２の出力は、Lレベルとなる。

その結果、AND回路８３の出力は、Lレベルとなり、そのAND回路８３の出力が入力されるOR回路４１の出力、すなわち、フラグ信号FLGは、Lレベルとなる。

なお、本実施の形態では、周波数制御回路１１を動作させる電源が落ちた場合に、その周波数制御回路１１が出力する周波数制御信号[n]がLレベルになることとしたが、周波数制御回路１１を動作させる電源が落ちた場合に、その周波数制御回路１１が出力する周波数制御信号[n]がHレベルになるときには、グリッジ防止回路１２は、周波数制御信号のLレベルからHレベルへのレベル変化ではなく、HレベルからLレベルへのレベル変化があった場合に、制御信号出力部２２がHレベルのセット信号を出力するように構成される。

［本技術を適用したコンピュータの説明］

次に、上述した信号処理システムは、コンピュータ上でシミュレーションすることができる。

信号処理システムを、コンピュータ上でシミュレーションする場合には、コンピュータを、信号処理システム、すなわち、周波数制御回路１１、グリッジ防止回路１２、及び、発振回路１３として機能させるためのシミュレーション用のプログラムが、コンピュータにインストールされる。

そこで、図６は、上述したシミュレーション用のプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。

プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク１０５やROM１０３に予め記録しておくことができる。

あるいはまた、プログラムは、リムーバブル記録媒体１１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体１１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体１１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。

なお、プログラムは、上述したようなリムーバブル記録媒体１１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク１０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。

コンピュータは、CPU(Central Processing Unit)１０２を内蔵しており、CPU１０２には、バス１０１を介して、入出力インタフェース１１０が接続されている。

CPU１０２は、入出力インタフェース１１０を介して、ユーザによって、入力部１０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)１０３に格納されているプログラムを実行する。あるいは、CPU１０２は、ハードディスク１０５に格納されたプログラムを、RAM(Random Access Memory)１０４にロードして実行する。

これにより、CPU１０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU１０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース１１０を介して、出力部１０６から出力、あるいは、通信部１０８から送信、さらには、ハードディスク１０５に記録等させる。

なお、入力部１０７は、キーボードや、マウス、マイク等で構成される。また、出力部１０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。

ここで、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。

さらに、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

なお、本技術は、以下のような構成をとることができる。

［１］
発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力するセット信号出力部と、
前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する１以上のラッチ部と
を備える信号処理装置。
［２］
前記ラッチ部のラッチを許可するイネーブル信号に従って、前記セット信号を出力するように、前記セット信号出力部を制御するイネーブル部をさらに備え、
前記セット信号出力部は、前記イネーブル部の制御にも従って、前記セット信号を出力する
［１］に記載の信号処理装置。
［３］
前記ラッチ部が前記周波数制御信号をラッチするタイミングを含む所定の期間、前記発振器の出力の停止を指示するクリア信号を出力するクリア信号出力部をさらに備え、
前記発振器は、前記クリア信号に従って、出力を停止する
［１］又は［２］に記載の信号処理装置。
［４］
前記セット信号出力部は、前記周波数制御信号の、LレベルからHレベルへのレベル変化があった場合に、前記セット信号を出力する
［２］に記載の信号処理装置。
［５］
前記ラッチ部は、
前記セット信号に従って入力をラッチする、前記周波数制御信号が入力されるラッチ回路と、
前記ラッチ回路の出力が入力される第１のNOT回路と、
前記周波数制御信号、及び、前記第１のNOT回路の出力が入力される第１のAND回路と
を有し、
前記セット信号出力部は、
前記第１のAND回路の出力が入力されるOR回路と、
前記OR回路の出力を、前記発振器が出力する信号に同期してラッチする第１のフリップフロップと、
前記第１のフリップフロップがラッチしている信号を遅延することにより、前記セット信号を生成する遅延部と
を有する
［４］に記載の信号処理装置。
［６］
前記遅延部は、前記第１のフリップフロップがラッチしている信号を遅延することにより、前記ラッチ部が前記周波数制御信号をラッチするタイミングを含む所定の期間、前記発振器の出力の停止を指示するクリア信号を、さらに生成し、
前記セット信号が生成される期間は、前記クリア信号が生成される前記所定の期間に含まれる
［５］に記載の信号処理装置。
［７］
前記遅延部は、
前記第１のフリップフロップがラッチしている信号を遅延する第１の遅延回路と、
前記第１の遅延回路の出力を遅延する第２の遅延回路と、
前記第２の遅延回路の出力を反転した信号を遅延する第３の遅延回路と、
前記第１のフリップフロップがラッチしている信号、及び、前記第３の遅延回路の出力が入力されるAND回路であるクリア信号用AND回路と、
前記第１の遅延回路の出力、及び、前記第２の遅延回路の出力を反転した信号が入力されるAND回路であるセット信号用AND回路と
を有し、
前記クリア信号用AND回路の出力を、前記クリア信号として出力し、
前記セット信号用AND回路の出力を、前記セット信号として出力する
［６］に記載の信号処理装置。
［８］
前記イネーブル部は、
前記イネーブル信号を、前記発振器が出力する信号に同期してラッチする第２のフリップフロップと、
前記第２のフリップフロップがラッチしている信号が入力される第２のNOT回路と、
前記イネーブル信号、及び、前記第２のNOT回路の出力が入力される第２のAND回路と
を有し、
前記OR回路には、前記第１のAND回路の出力、及び、前記第２のAND回路の出力が入力される
［５］ないし［７］のいずれかに記載の信号処理装置。
［９］
前記発振器と同一の電源により動作する
［１］ないし［８］のいずれかに記載の信号処理装置。
［１０］
発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力し、
前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する
信号処理方法。

１１ 周波数制御回路， １２ グリッジ防止回路， １３ 発振器， ２１₁ないし２１_N ラッチ部， ２２ 制御信号出力部， ３１₁ないし３１_N ラッチ回路， ３２₁ないし３２_N NOT回路， ３３₁ないし３３_N AND回路， ４１ OR回路， ４２ フリップフロップ， ４３ 遅延部， ５１，５２ 遅延回路， ５３ NOT回路， ５４ 遅延回路， ５５，５６ AND回路， ７１ イネーブル部， ８１ フリップフロップ， ８２ NOT回路， ８３ AND回路， １０１ バス， １０２ CPU， １０３ ROM， １０４ RAM， １０５ ハードディスク， １０６ 出力部， １０７ 入力部， １０８ 通信部， １０９ ドライブ， １１０ 入出力インタフェース， １１１ リムーバブル記録媒体

Claims (10)

1. 発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力するセット信号出力部と、
   前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する１以上のラッチ部と
   を備える信号処理装置。
2. 前記ラッチ部のラッチを許可するイネーブル信号に従って、前記セット信号を出力するように、前記セット信号出力部を制御するイネーブル部をさらに備え、
   前記セット信号出力部は、前記イネーブル部の制御にも従って、前記セット信号を出力する
   請求項１に記載の信号処理装置。
3. 前記ラッチ部が前記周波数制御信号をラッチするタイミングを含む所定の期間、前記発振器の出力の停止を指示するクリア信号を出力するクリア信号出力部をさらに備え、
   前記発振器は、前記クリア信号に従って、出力を停止する
   請求項２に記載の信号処理装置。
4. 前記セット信号出力部は、前記周波数制御信号の、LレベルからHレベルへのレベル変化があった場合に、前記セット信号を出力する
   請求項２に記載の信号処理装置。
5. 前記ラッチ部は、
   前記セット信号に従って入力をラッチする、前記周波数制御信号が入力されるラッチ回路と、
   前記ラッチ回路の出力が入力される第１のNOT回路と、
   前記周波数制御信号、及び、前記第１のNOT回路の出力が入力される第１のAND回路と
   を有し、
   前記セット信号出力部は、
   前記第１のAND回路の出力が入力されるOR回路と、
   前記OR回路の出力を、前記発振器が出力する信号に同期してラッチする第１のフリップフロップと、
   前記第１のフリップフロップがラッチしている信号を遅延することにより、前記セット信号を生成する遅延部と
   を有する
   請求項４に記載の信号処理装置。
6. 前記遅延部は、前記第１のフリップフロップがラッチしている信号を遅延することにより、前記ラッチ部が前記周波数制御信号をラッチするタイミングを含む所定の期間、前記発振器の出力の停止を指示するクリア信号を、さらに生成し、
   前記セット信号が生成される期間は、前記クリア信号が生成される前記所定の期間に含まれる
   請求項５に記載の信号処理装置。
7. 前記遅延部は、
   前記第１のフリップフロップがラッチしている信号を遅延する第１の遅延回路と、
   前記第１の遅延回路の出力を遅延する第２の遅延回路と、
   前記第２の遅延回路の出力を反転した信号を遅延する第３の遅延回路と、
   前記第１のフリップフロップがラッチしている信号、及び、前記第３の遅延回路の出力が入力されるAND回路であるクリア信号用AND回路と、
   前記第１の遅延回路の出力、及び、前記第２の遅延回路の出力を反転した信号が入力されるAND回路であるセット信号用AND回路と
   を有し、
   前記クリア信号用AND回路の出力を、前記クリア信号として出力し、
   前記セット信号用AND回路の出力を、前記セット信号として出力する
   請求項６に記載の信号処理装置。
8. 前記イネーブル部は、
   前記イネーブル信号を、前記発振器が出力する信号に同期してラッチする第２のフリップフロップと、
   前記第２のフリップフロップがラッチしている信号が入力される第２のNOT回路と、
   前記イネーブル信号、及び、前記第２のNOT回路の出力が入力される第２のAND回路と
   を有し、
   前記OR回路には、前記第１のAND回路の出力、及び、前記第２のAND回路の出力が入力される
   請求項５に記載の信号処理装置。
9. 前記発振器と同一の電源により動作する
   請求項２に記載の信号処理装置。
10. 発振器が出力する信号の発振周波数を制御する周波数制御信号の、H(High)レベルからL(Low)レベルへのレベル変化、及び、LレベルからHレベルへのレベル変化のうちの一方のレベル変化があった場合に、入力のラッチを指示するセット信号を出力し、
    前記セット信号に従って、前記周波数制御信号をラッチし、前記発振器に供給する
    信号処理方法。

Images