JP2013229647A - 半導体スイッチ回路 - Google Patents
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Abstract
【課題】電源遮断直後に全ポートをオフに設定する。
【解決手段】一つの実施形態によれば、半導体スイッチ回路は、電圧生成回路、ドライブ回路、及びスイッチ部が設けられる。電圧生成回路は、第一の正電圧及び第一の負電圧を生成する。ドライブ回路は、第一の高電位側電源、第一の正電圧、及び第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び第一の差動出力信号の反転信号である第二の差動出力信号を生成する。スイッチ部は、第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替える。半導体スイッチ回路は、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定される。
【選択図】 図1
【解決手段】一つの実施形態によれば、半導体スイッチ回路は、電圧生成回路、ドライブ回路、及びスイッチ部が設けられる。電圧生成回路は、第一の正電圧及び第一の負電圧を生成する。ドライブ回路は、第一の高電位側電源、第一の正電圧、及び第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び第一の差動出力信号の反転信号である第二の差動出力信号を生成する。スイッチ部は、第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替える。半導体スイッチ回路は、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定される。
【選択図】 図1
Description
本発明の実施形態は、半導体スイッチ回路に関する。
近年、通信の受信回路や送信回路に使用される半導体スイッチ回路では、高性能化及び高機能化が急速に進展している。また、半導体スイッチ回路では、低コスト化、小型化、及び高集積度化が強く要求されている。この要求に対応するために、従来使用されてきたHEMT(High Electron Mobility Transistor)などの化合物半導体デバイスに代わって、シリコン基板上に形成されたMOS(Metal Oxide Semiconductor)トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるSOI(Silicon On Insulator)型MOSトランジスタを適用した半導体スイッチ回路が多数開発されている。SOI基板上に形成されるSOI型MOSトランジスタは、複数の回路を同一基板上(1チップ上)に容易に形成することができる。例えば、1チップ半導体スイッチ回路には、デコーダ、電圧生成回路、ドライブ回路、スイッチ部などが搭載される。
複数の回路が搭載された半導体スイッチ回路では、半導体スイッチの機能として、電源が遮断された直後にスイッチ部の全ての出力ポートをオフに設定できることが要求される。ところが、電源を遮断した直後では、直前の状態が保持されるという問題点がある。直前の状態を保持すると、電源再投入での特性の不安定を解消することができない。
本発明は、電源遮断直後に全ての出力ポートをオフに設定できる半導体スイッチ回路を提供することにある。
一つの実施形態によれば、半導体スイッチ回路は、電圧生成回路、ドライブ回路、及びスイッチ部が設けられる。電圧生成回路は、第一の正電圧及び第一の負電圧を生成する。ドライブ回路は、第一の高電位側電源、第一の正電圧、及び第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び第一の差動出力信号の反転信号である第二の差動出力信号を生成する。スイッチ部は、第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替える。半導体スイッチ回路は、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定される。
以下本発明の実施形態について図面を参照しながら説明する。
(第一の実施形態)
まず、本発明の第一の実施形態に係る半導体スイッチ回路について、図面を参照して説明する。図1は半導体スイッチ回路の構成を示すブロック図である。図2はドライブ回路の構成を示す回路図である。図3はインバータの構成を示す回路図である。図4はインバータを構成するMOSトランジスタの模式断面図である。図5はスイッチ回路の構成を示す図である。本実施形態では、ドライブ回路に遅延回路、バックゲートがフローティングのインバータ、及びPch MOSトランジスタを設けて、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
まず、本発明の第一の実施形態に係る半導体スイッチ回路について、図面を参照して説明する。図1は半導体スイッチ回路の構成を示すブロック図である。図2はドライブ回路の構成を示す回路図である。図3はインバータの構成を示す回路図である。図4はインバータを構成するMOSトランジスタの模式断面図である。図5はスイッチ回路の構成を示す図である。本実施形態では、ドライブ回路に遅延回路、バックゲートがフローティングのインバータ、及びPch MOSトランジスタを設けて、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
図1に示すように、半導体スイッチ回路90には、デコーダ1、ドライブ回路2、スイッチ部3、降圧回路4、電圧生成回路5、端子Pin、端子Prf1乃至Prfn、端子Prfcom、及び端子Pvddが設けられる。半導体スイッチ回路90は、同一基板(1チップ)上に形成され、SOI(Silicon On Insulator)基板上に形成されるSOI型MOS(Metal Oxide Semiconductor)トランジスタから構成される高周波半導体スイッチ回路である。半導体スイッチ回路90は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
端子Pinは、スイッチ部3の出力ポートの切り替えを制御する制御信号Sc1乃至Scn(Nビット入力)が入力される入力端子である。端子Pvddは、高電位側電源Vddが入力される電源端子である。Prfcomは、アンテナ6を介して共通高周波信号RFCOMが入力されるRF共通信号端子である。端子Prf1乃至Prfnは、高周波信号RF1乃至RFnをそれぞれ出力するRF信号端子である。
降圧回路4は、高電位側電源Vdd(第二の高電位側電源)が入力され、高電位側電源Vddを降圧した高電位側電源Vdd1(第一の高電位側電源)を生成する。
電圧生成回路5は、高電位側電源Vddが入力され、高電位側電源Vddに基づいて正電圧Vp(第一の正電圧)及び負電圧Vn(第一の負電圧)を生成する。ここでは、高電位側電源Vdd電圧を3V、高電位側電源Vdd1電圧を1.7V、正電圧Vpを3.5V、負電圧Vnを−1.5Vに設定している。
デコーダ1は、制御信号Sc1乃至Scnが入力され、制御信号Sc1乃至Scnに基づいてデコード信号Dec1a乃至Decna(第一のデコード信号)を生成する。
ドライブ回路2は、高電位側電源Vdd1、正電圧Vp、及び負電圧Vnが供給され、デコード信号Dec1a乃至Decnaが入力される。ドライブ回路2は、デコード信号Dec1a乃至Decnaに基づいて差動出力con1a乃至conna(第一の差動出力信号)と差動出力con1a乃至connaを反転した差動出力con1b乃至connb(第二の差動出力信号)を生成する。電源が遮断され高電位側電源Vdd1がオフしたとき、ドライブ回路2は差動出力con1a乃至connaの信号レベルを同一レベルに設定し、差動出力con1b乃至connbの信号レベルを同一レベルに設定してスイッチ部3の全ての出力ポートをオフしている。この結果、ドライブ回路2は電源再投入での特性の不安定を解消している(詳細は後述)。
スイッチ部3は、ポート数Nを有するSPNT(Single-Pole N-Throw)高周波スイッチ回路である。スイッチ部3は、差動出力con1a乃至connaと差動出力con1b乃至connbが入力される。スイッチ部3は、差動出力con1a乃至connaと差動出力con1b乃至connbに基づいて、端子Prf1乃至Prfnのいずれか1つと端子Prfcomの間を選択接続し、アンテナ6を介して入力される共通高周波信号RFCOMを高周波信号RF1、RF2、・・・、RFnのいずれか1つとして選択出力する。例えば、選択出力された高周波信号は受信回路のRF部(例えば、LNA)に入力される。
図2に示すように、ドライブ回路2には、遅延回路11、レベルシフタ121乃至12n、インバータINV1乃至INVn、及びPch MOSトランジスタPMT1乃至PMTnが設けられる。
遅延回路11は、抵抗R1及びコンデンサC1が設けられるRC時定数回路である。遅延回路11は、電源が遮断され高電位側電源Vdd1がオフしたとき、高電位側電源Vdd1よりも電圧の低下が遅い高電位側電源Vdd1x(第三の高電位側電源)を生成する。遅延回路11は、電源が遮断され、高電位側電源Vdd1がオフした後、所定期間、所定の以上の電位を保持する電位保持回路として機能する(詳細は後述)。
抵抗R1は、一端が高電位側電源Vdd1(ノードN1)に接続され、他端がノードN2に接続される。コンデンサC1は、一端が抵抗R1の他端(ノードN2)に接続され、他端が低電位側電源(接地電位)Vssに接続される。
インバータINV1乃至INVnは、バックゲートがフローティングであるPch MOSトランジスタを用いたインバータである。インバータINV1乃至INVnは、電源が遮断され高電位側電源Vdd1がオフすると、出力側がフローティング状態(High インピーダンス状態)となる。
図3に示すように、インバータINV1乃至INVnは、Pch MOSトランジスタPMTF1とNch MOSトランジスタNMT1から構成される。
Pch MOSトランジスタPMTF1は、ソース(第一の端子)が高電位側電源Vdd1に接続され、ゲート(制御端子)にデコード信号Dec1a乃至Decnaのいずれか1つが入力され、バックゲートがフローティングである。Nch MOSトランジスタNMT1は、ドレイン(第一の端子)がPch MOSトランジスタPMTF1のドレイン(第二の端子)に接続され、ゲート(制御端子)にデコード信号Dec1a乃至Decnaのいずれか1つが入力され、ソース(第二の端子)が低電位側電源(接地電位)Vss及びバックゲートに接続される。
図4に示すように、Pch MOSトランジスタPMTF1とNch MOSトランジスタNMT1は、SOI基板23に形成された完全空乏型のSOI型MOSトランジスタである。
Pch MOSトランジスタPMTF1では、積層形成される基板21及びBOX層(埋め込み酸化膜)22上に、ソース層であるP+層26、バックゲートであるN層24、及びドレイン層であるP+層26が設けられる。P+層26及びN層24の周囲にはSTI(シャロートレンチアイソレーション)25が設けられる。Pch MOSトランジスタPMTF1は、STI(シャロートレンチアイソレーション)25により周囲と絶縁分離される。N層24上には、ソース層及びドレイン層とオーバーラップするようにゲート絶縁膜31及びゲート電極32が積層形成される。バックゲートであるN層24は、ソースに接続されずフローティング状態に設定される(所定の電位に設定されない)。
Nch MOSトランジスタNMT1では、積層形成される基板21及びBOX層(埋め込み酸化膜)22上に、ソース層であるN+層30、バックゲートであるP層28、ドレイン層であるN+層29、及びP+層27が設けられる。N+層30、P層28、N+層29、及びP+層27の周囲にはSTI(シャロートレンチアイソレーション)25が設けられる。Nch MOSトランジスタNMT1は、STI(シャロートレンチアイソレーション)25により周囲と絶縁分離される。P層28上には、ソース層及びドレイン層とオーバーラップするようにゲート絶縁膜31及びゲート電極32が積層形成される。バックゲートであるP層28は、P+層27を介してソースに接続される(バックゲートがソース接地される)。
インバータINV1は、高電位側電源Vdd1と低電位側電源(接地電位)Vssが供給され、デコード信号Dec1aが入力される。インバータINV1は、デコード信号Dec1aを反転したデコード信号Dec1b(第二のデコード信号)を生成する。
インバータINV2は、高電位側電源Vdd1と低電位側電源(接地電位)Vssが供給され、デコード信号Dec2aが入力される。インバータINV2は、デコード信号Dec2aを反転したデコード信号Dec2b(第二のデコード信号)を生成する。
インバータINVnは、高電位側電源Vdd1と低電位側電源(接地電位)Vssが供給され、デコード信号Decnaが入力される。インバータINVnは、デコード信号Decnaを反転したデコード信号Decnb(第二のデコード信号)を生成する。
Pch MOSトランジスタPMT1は、ソース(第一の端子)が高電位側電源Vdd1x(ノードN2)及びバックゲートに接続され、ゲート(制御端子)が高電位側電源Vdd1に接続され、ドレイン(第二の端子)がインバータINV1の出力側(ノードN3)に接続される。
Pch MOSトランジスタPMT2は、ソース(第一の端子)が高電位側電源Vdd1x(ノードN2)及びバックゲートに接続され、ゲート(制御端子)が高電位側電源Vdd1に接続され、ドレイン(第二の端子)がインバータINV2の出力側(ノードN4)に接続される。
Pch MOSトランジスタPMTnは、ソース(第一の端子)が高電位側電源Vdd1x(ノードN2)及びバックゲートに接続され、ゲート(制御端子)が高電位側電源Vdd1に接続され、ドレイン(第二の端子)がインバータINVnの出力側(ノードN5)に接続される。
Pch MOSトランジスタPMT1乃至PMTnは、電源が遮断され高電位側電源Vdd1がオフし、高電位側電源Vdd1xと高電位側電源Vdd1の間に所定の値以上の電位差が発生する期間オンし、ドレイン(第二の端子)を高電位側電源Vdd1xレベルに設定する。
レベルシフタ121乃至12nは、差動型レベルシフタである。レベルシフタ121は、正電圧Vp及び負電圧Vnが供給され、デコード信号Dec1a(第一のデコード信号)及びデコード信号Dec1b(第二のデコード信号)が入力される。レベルシフタ121は、デコード信号Dec1a及びデコード信号Dec1bに基づいてレベルシフトされた差動出力con1a(第一の差動出力信号)及びその反転信号である差動出力con1b(第二の差動出力信号)を生成する。
レベルシフタ122は、正電圧Vp及び負電圧Vnが供給され、デコード信号Dec2a(第一のデコード信号)及びデコード信号Dec2b(第二のデコード信号)が入力される。レベルシフタ122は、デコード信号Dec2a及びデコード信号Dec2bに基づいてレベルシフトされた差動出力con2a(第一の差動出力信号)及びその反転信号である差動出力con2b(第二の差動出力信号)を生成する。
レベルシフタ12nは、正電圧Vp及び負電圧Vnが供給され、デコード信号Decna(第一のデコード信号)及びデコード信号Decnb(第二のデコード信号)が入力される。レベルシフタ12nは、デコード信号Decna及びデコード信号Decnbに基づいてレベルシフトされた差動出力conna(第一の差動出力信号)及びその反転信号である差動出力connb(第二の差動出力信号)を生成する。
差動出力con1a乃至connaと差動出力con1b乃至connbは、ハイレベルが”Vpレベル”、ローレベルが”Vnレベル”に設定される。
図5に示すように、スイッチ部3には、抵抗R11、抵抗R12、抵抗R1k、抵抗Rn1、抵抗Rn2、抵抗Rnk、抵抗R111、抵抗R112、抵抗R11j、抵抗R1n1、抵抗R1n2、抵抗R1nj、シャントトランジスタS11、シャントトランジスタS12、シャントトランジスタS1k、シャントトランジスタSn1、シャントトランジスタSn2、シャントトランジスタSnk、スル―トランジスタT11、スル―トランジスタT12、スル―トランジスタT1j、スル―トランジスタTn1、スル―トランジスタTn2、及びスル―トランジスタTnjが設けられる。
ここで、スイッチ部3を構成するトランジスタは、高周波特性が要求されるのでバックゲートがフローティングに設定されるNch MOSトランジスタを用いている。
高周波信号RF1側(出力ポート1側)と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kが設けられる。高周波信号RF1側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jが設けられる。
高周波信号RFn側(出力ポートn側)と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkが設けられる。高周波信号RFn側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjが設けられる。
差動出力con1b側とシャントトランジスタS11のゲートの間に抵抗R11が設けられる。差動出力con1b側とシャントトランジスタS12のゲートの間に抵抗R12が設けられる。差動出力con1b側とシャントトランジスタS1kのゲートの間に抵抗R1kが設けられる。差動出力con1a側とスル―トランジスタT11のゲートの間に抵抗R111が設けられる。差動出力con1a側とスル―トランジスタT12のゲートの間に抵抗R112が設けられる。差動出力con1a側とスル―トランジスタT1jのゲートの間に抵抗R11jが設けられる。
差動出力connb側とシャントトランジスタSn1のゲートの間に抵抗Rn1が設けられる。差動出力connb側とシャントトランジスタSn2のゲートの間に抵抗Rn2が設けられる。差動出力connb側とシャントトランジスタSnkのゲートの間に抵抗Rnkが設けられる。差動出力conna側とスル―トランジスタTn1のゲートの間に抵抗R1n1が設けられる。差動出力conna側とスル―トランジスタTn2のゲートの間に抵抗R1n2が設けられる。差動出力conna側とスル―トランジスタTnjのゲートの間に抵抗R1njが設けられる。
ここで、スイッチ回路を構成するトランジスタの閾値電圧(Vth)は、例えば0(ゼロ)Vに設定される。差動出力con1bがローレベル(負電圧Vn)、差動出力con1aがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kがオフし、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jがオンする(出力ポート1がオン)。その結果、高周波信号RF1側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RF1として出力される。なお、差動出力con1bがハイレベル(正電圧Vp)、差動出力con1aがローレベル(負電圧Vn)に設定されたとき、高周波信号RF1側と共通高周波信号RF COM側の間は接続されない。
差動出力connbがローレベル(負電圧Vn)、差動出力connaがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkがオフし、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjがオンする(出力ポートnがオン)。その結果、高周波信号RFn側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RFnとして出力される。なお、差動出力connbがハイレベル(正電圧Vp)、差動出力connaがローレベル(負電圧Vn)に設定されたとき、高周波信号RFn側と共通高周波信号RF COM側の間は接続されない。
次に、比較例の半導体スイッチ回路について図6及び図7を参照して説明する。図6は比較例の半導体スイッチ回路の構成を示すブロック図である。図7は比較例のドライブ回路の構成を示す回路図である。
図6に示すように、比較例の半導体スイッチ回路91には、デコーダ1、ドライブ回路2a、スイッチ部3、降圧回路4、電圧生成回路5、端子Pin、端子Prf1乃至Prfn、端子Prfcom、及び端子Pvddが設けられる。比較例の半導体スイッチ回路91は、同一基板(1チップ)上に形成され、SOI基板上に形成されるSOI型MOSトランジスタから構成される高周波半導体スイッチ回路である。比較例の半導体スイッチ回路91は、ドライブ回路2aが本実施形態の半導体スイッチ回路90と異なる。
図7に示すように、ドライブ回路2aには、レベルシフタ121乃至12n及びインバータINV1乃至INVnが設けられる。ドライブ回路2aには、本実施形態の半導体スイッチ回路90の遅延回路11及びPch MOSトランジスタPMT1乃至PMTnが設けられない。
次に、半導体スイッチ回路の動作について図8乃至13を参照して説明する。図8は高電位側電源オフ時でのVdd1、Vdd1xの電圧降下を示す図である。図9は高電位側電源オフ時でのデコード信号の変化を示す図である。図10は高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。図11は比較例の高電位側電源オフ時でのVdd1の電圧降下を示す図である。図12は比較例の高電位側電源オフ時でのデコード信号の変化を示す図である。図13は比較例の高電位側電源オフ時でのスイッチに印加されるゲート電圧の変化を示す図である。
図8に示すように、本実施形態の半導体スイッチ回路90では、電源が遮断され降圧回路4がオフすると、高電位側電源Vdd1が短時間で電圧が降下する。高電位側電源Vdd1の場合、例えば、20nsec.後に1.7Vから0.5Vに降下し、それ以降徐々に電圧降下する。
これに対して、遅延回路11から出力される高電位側電源Vdd1xは電圧降下が遅い。高電位側電源Vdd1xの場合、例えば、0.1μsec.後に1.7Vから1.37Vに降下し、0.3μsec.後に1.2Vに低下し、それ以降も高電位側電源Vdd1の場合と比較して電圧の降下速度が遅い。
図9に示すように、本実施形態の半導体スイッチ回路90では、電源遮断前のデコード信号Dec1a(第一のデコード信号)がハイレベル(1.7V)で、デコード信号Dce1bがローレベル(Vss)の場合(出力ポート1がオン)、電源が遮断され降圧回路4がオフすると、デコード信号Dec1aは、短時間で電圧が降下する。デコード信号Dec1aの場合、例えば、1μsec.後に1.7Vから0.4Vに急激に低下し、それ以降徐々に電圧降下する。
これに対して、遅延回路11及びPch MOSトランジスタPMT1乃至PMTnが信号遅延に介在するデコード信号Dec1bの場合、例えば、1μsec.後に1.7Vから0.95Vに緩やかに低下し、それ以降もデコード信号Dec1aの場合と比較して電圧の降下速度が遅い。
なお、電源遮断前にローレベル(Vss)に設定されるデコード信号Dec2a乃至Decnaでは、デコード信号Dec2b乃至Decnbがハイレベル(1.7Vレベル)から図9に示すデコード信号Dec1bと同様な信号レベルに変化する。
レベルシフタ121乃至12nでは、デコード信号Dec1aとデコード信号Dec1bの絶対値の電圧差である差動入力振幅ΔVinが、例えば15μsec.以上の期間、200mV以上あれば正論理化又は負論理であるかを識別することが可能である。
本実施形態の半導体スイッチ回路90では、40μsec.後までΔVin≧200mVを保持できるので電源遮断前にオン状態であったスイッチのスル―トランジスタを完全にオフさせることができる。また、電源遮断前にオフ状態であったスルートランジスタをオフ状態に維持できる。
図10に示すように、本実施形態の半導体スイッチ回路90では、電源遮断前の差動出力con1a(第一の差動出力信号)がハイレベル(3.5V)で、差動出力con1b(第二の差動出力信号)がローレベル(−1.5V)の場合、電源が遮断され降圧回路4がオフすると、差動出力con1aは電圧降下し、例えば10μsec.後に0(ゼロ)Vまで降下し、それ以降更に電圧降下する。
これに対して、差動出力con1bは電圧上昇し、2μsec.に3.2Vに達し、それ以降電圧が徐々に低下する(電圧低下の速度は非常に遅い)。このため、電源遮断前にオン状態であった高周波信号RF1(出力ポート1)を電源遮断後にオフ状態にすることができる。また、電源遮断前にオフ状態であった他のポートも電源遮断後にオフ状態に維持することができる。
本実施形態の半導体スイッチ回路90では、電源を遮断した直後では、直前の状態を保持しない。このため、電源再投入での特性の不安定を解消することができる。
図11に示すように、比較例の半導体スイッチ回路91では、電源が遮断され降圧回路4がオフすると、高電位側電源Vdd1が短時間で電圧が降下する。高電位側電源Vdd1の場合、例えば、20nsec.後に1.7Vから0.5Vに降下し、それ以降徐々に電圧降下する。
図12に示すように、比較例の半導体スイッチ回路91では、電源遮断前のデコード信号Dec1a(第一のデコード信号)がハイレベル(1.7V)で、デコード信号Dce1bがローレベル(Vss)の場合、電源が遮断され降圧回路4がオフすると、デコード信号Dec1aは、短時間で電圧が降下する。デコード信号Dec1aの場合、例えば、1μsec.後に1.7Vから0.4Vに急激に低下し、それ以降徐々に電圧降下する。
これに対して、デコード信号Dec1bの場合、例えば、徐々に0から緩やかに低下する。所定時間経過後に、デコード信号Dec1a及びデコード信号Dec1bは、ローレベル(Vss)に復帰する。
比較例の半導体スイッチ回路91では、図13に示すように、電源遮断前の差動出力con1a(第一の差動出力信号)がハイレベル(3.5V)で、差動出力con1b(第二の差動出力信号)がローレベル(−1.5V)の場合、電源が遮断され降圧回路4がオフすると、差動出力con1aはハイレベル(3.5V)を維持し、差動出力con1bはローレベル(−1.5V)を維持する。したがって、電源遮断前にオン状態であった高周波信号RF1ポートを電源遮断後にオフ状態にすることができない。
すなわち、比較例の半導体スイッチ回路91では、電源を遮断した直後では、直前の状態を保持し、全ての出力ポートをオフすることができないという問題点がある。直前の状態を保持すると、電源再投入での特性の不安定を解消することができない。このため、半導体スイッチ回路の特性(例えば、高周波歪などのAC特性)評価が困難となる。
上述したように、本実施形態の半導体スイッチ回路では、デコーダ1、ドライブ回路2、スイッチ部3、降圧回路4、電圧生成回路5、端子Pin、端子Prf1乃至Prfn、端子Prfcom、及び端子Pvddが設けられる。ドライブ回路2には、遅延回路11、レベルシフタ121乃至12n、バックゲートがフローティングであるPch MOSトランジスタを含むインバータINV1乃至INVn、及びPch MOSトランジスタPMT1乃至PMTnが設けられる。ドライブ回路2は、電源が遮断され降圧回路4がオフしたとき、差動出力con1a乃至connaの信号レベルを同一に設定し、差動出力con1b乃至connbの信号レベルを同一に設定する。
このため、電源を遮断した直後では、直前の状態を保持しない。電源遮断前にオン状態であったスイッチ部3を完全にオフすることができる。したがって、半導体スイッチ回路90では、電源遮断直後に全ての出力ポートをオフに設定でき、電源再投入での特性の不安定を解消することができる。
(第二の実施形態)
次に、本発明の第二の実施形態に係る半導体スイッチ回路ついて、図面を参照して説明する。図14は半導体スイッチ回路の構成を示すブロック図である。図15は放電回路の構成を示す回路図である。本実施形態では、遅延回路、インバータ、及びNch MOSトランジスタから構成される放電回路を設け、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
次に、本発明の第二の実施形態に係る半導体スイッチ回路ついて、図面を参照して説明する。図14は半導体スイッチ回路の構成を示すブロック図である。図15は放電回路の構成を示す回路図である。本実施形態では、遅延回路、インバータ、及びNch MOSトランジスタから構成される放電回路を設け、電源遮断直後に全ての出力ポートをオフに設定して電源再投入での特性の不安定を解消している。
図14に示すように、半導体スイッチ回路100には、デコーダ1、ドライブ回路2a、スイッチ部3、降圧回路4、電圧生成回路5、放電回路7、端子Pin、端子Prf1乃至Prfn、端子Prfcom、及び端子Pvddが設けられる。半導体スイッチ回路100は、同一基板(1チップ)上に形成され、SOI基板上に形成されるSOI型MOSトランジスタから構成される高周波半導体スイッチ回路である。半導体スイッチ回路100は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
放電回路7は、高電位側電源Vdd1が供給され、正電圧Vpに接続される。放電回路7は、電源が遮断され降圧回路4がオフしたとき、放電して正電圧Vpの電圧レベルを高電位側電源(接地電位)レベルに降下する。
図15に示すように、放電回路7には、遅延回路12、インバータINV22、及びNch MOSトランジスタNMT11が設けられる。
遅延回路12には、抵抗Ra及びコンデンサCaが設けられるRC時定数回路である。遅延回路12は、電源が遮断され高電位側電源Vdd1がオフしたとき、高電位側電源Vdd1よりも電圧の低下が遅い高電位側電源Vdd1x(第三の高電位側電源)を生成する。遅延回路12は、電源が遮断され、高電位側電源Vdd1がオフした後、所定期間、所定の以上の電位を保持する電位保持回路として機能する。
抵抗Raは、一端が高電位側電源Vdd1に接続され、他端がノードN11に接続される。コンデンサCaは、一端が抵抗Raの他端(ノードN11)に接続され、他端が低電位側電源(接地電位)Vssに接続される。
インバータINV22は、バックゲートがソースに接地されるPch MOSトランジスタ及びNch MOSトランジスタから構成されるインバータである。インバータINV22は、電源が遮断され高電位側電源Vdd1がオフすると、出力側(ノードN12)を所定期間ハイレベルに維持する(詳細は後述)。
Nch MOSトランジスタNMT11は、ドレイン(第一の端子)が正電位Vpに接続され、ゲート(制御端子)がインバータINV22の出力側(ノードN12)に接続され、ソース(第二の端子)が低電位側電源(接地電位)Vss及びバックゲートに接続される。Nch MOSトランジスタNMT11は、電源が遮断され高電位側電源Vdd1がオフするときにオンして正電位Vpの電圧レベルを低下する役目をする。
次に、半導体スイッチ回路の動作について図16乃至18を参照して説明する。図16は高電位側電源オフ時でのVdd1、Vdd1xの電圧降下を示す図である。図17は高電位側電源オフ時でのノードN12の電圧変化を示す図である。図18は高電位側電源オフ時での正電圧Vpの電圧変化を示す図である。
図16に示すように、本実施形態の半導体スイッチ回路100では、電源が遮断され降圧回路4がオフすると、高電位側電源Vdd1が短時間で電圧が降下する。高電位側電源Vdd1の場合、例えば、降圧回路4のオフ直後後に1.7Vから0.4Vに降下し、それ以降徐々に電圧降下する。
これに対して、遅延回路12から出力される高電位側電源Vdd1xは電圧降下が遅い。高電位側電源Vdd1xの場合、例えば、27μsec.後に1.7Vから0.5Vに降下し、それ以降も高電位側電源Vdd1の場合と比較して電圧の降下速度が遅い。
図17に示すように、インバータINV22の出力側(ノードN12)では、電源が遮断され降圧回路4がオフすると、高電位側電源Vdd1と高電位側電源Vdd1x間に電圧差が発生して、この期間オンする。具体的には、(降圧回路4のオフ直後)1.7Vから7μsec.後に0.5Vに降下し、35μsec.後に0.5Vに降下する。100μsec.後に略低電位側電源(接地電位)Vssレベルとなる。
図18に示すように、電源が遮断され降圧回路4がオフすると、放電回路7が動作して正電圧Vpが急速に低下する。
具体的には、正電圧Vpは3.5Vから1.5μsec.後に1Vに降下し、3μsec.後に0.04Vに降下する。
正電圧Vpを急速に低下させることができるので、電源遮断前にオン状態であったポートを含め全ての出力ポートをオフ状態にすることができる。
上述したように、本実施形態の半導体スイッチ回路では、デコーダ1、ドライブ回路2a、スイッチ部3、降圧回路4、電圧生成回路5、放電回路7、端子Pin、端子Prf1乃至Prfn、端子Prfcom、及び端子Pvddが設けられる。放電回路7には、遅延回路12、インバータINV22、及びNch MOSトランジスタNMT11が設けられる。放電回路7は、電源が遮断され降圧回路4がオフすると、動作を開始して正電圧Vpを急速に低下させる。
このため、電源を遮断した直後では、全ての出力ポートをオフさせることができる。したがって、半導体スイッチ回路100では、電源再投入での特性の不安定を解消することができる。
なお、第二の実施形態では、降圧回路4を設けているが必ずしもこれに限定されるものではない。例えば図19に示す変形例の半導体スイッチ回路101のように、降圧回路4を省略して高電位側電源Vddを直接、デコーダ1やドライブ回路2aに供給してもよい。
また、実施形態では、半導体スイッチ回路を通信の送信回路及び受信回路用の高周波半導体スイッチ回路に適用しているが、システムLSIのバススイッチにも適用することができる。
また、実施形態では、半導体スイッチ回路をMOSトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるMISトランジスタで構成してもよい。半導体スイッチ回路を構成する回路を同一SOI基板上(1チップ)に形成しているが必ずしもこれに限定されるものではない。別々のSOI基板上に形成してもよい。
また、実施形態では、半導体スイッチ回路を完全空乏型構造のSOI型MOSトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のSOI型MOSトランジスタやSOI型MISトランジスタにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 デコーダ
2、2a ドライブ回路
3 スイッチ部
4 降圧回路
5 電圧生成回路
6 アンテナ
7 放電回路
11、12 遅延回路
21 基板
22 BOX層(埋め込み酸化膜)
23 SOI基板
24 N層
25 STI(シャロートレンチアイソレーション)
26、27 P+層
28 P層
29、30 N+層
31 ゲート絶縁膜
32 ゲート電極
121〜12n レベルシフタ
90、91、100、101 半導体スイッチ回路
C1、Ca コンデンサ
con1a〜conna、con1b〜connb、 差動出力
Dec1a〜Decna、Dec1b〜Decnb デコード信号
INV1〜INVn、INV11〜INV1n、INV22 インバータ
N1〜N5、N11、N12 ノード
NMT1、NMT11 Nch MOSトランジスタ
PMT1〜PMTn、PMTF1 Pch MOSトランジスタ
Pin、Prf1〜Prfn、Prfcom、Pvdd 端子
R1、Ra、R11、R12、R1k、Rn1、Rn2、Rnk、R111、R112、R11j、R1n1、R1n2、R1nj 抵抗
RF1〜RFn 高周波信号
RFCOM 共通高周波信号
S11、S12、S1k、Sn1、Sn2、Snk シャントトランジスタ
Sc1〜Scn 制御信号
T11、T12、T1j、Tn1、Tn2、Tnj スル―トランジスタ
Vdd、Vdd1、Vdd1x 高電位側電源
Vn 負電圧
Vp 正電圧
Vss 低電位側電源(接地電位)
2、2a ドライブ回路
3 スイッチ部
4 降圧回路
5 電圧生成回路
6 アンテナ
7 放電回路
11、12 遅延回路
21 基板
22 BOX層(埋め込み酸化膜)
23 SOI基板
24 N層
25 STI(シャロートレンチアイソレーション)
26、27 P+層
28 P層
29、30 N+層
31 ゲート絶縁膜
32 ゲート電極
121〜12n レベルシフタ
90、91、100、101 半導体スイッチ回路
C1、Ca コンデンサ
con1a〜conna、con1b〜connb、 差動出力
Dec1a〜Decna、Dec1b〜Decnb デコード信号
INV1〜INVn、INV11〜INV1n、INV22 インバータ
N1〜N5、N11、N12 ノード
NMT1、NMT11 Nch MOSトランジスタ
PMT1〜PMTn、PMTF1 Pch MOSトランジスタ
Pin、Prf1〜Prfn、Prfcom、Pvdd 端子
R1、Ra、R11、R12、R1k、Rn1、Rn2、Rnk、R111、R112、R11j、R1n1、R1n2、R1nj 抵抗
RF1〜RFn 高周波信号
RFCOM 共通高周波信号
S11、S12、S1k、Sn1、Sn2、Snk シャントトランジスタ
Sc1〜Scn 制御信号
T11、T12、T1j、Tn1、Tn2、Tnj スル―トランジスタ
Vdd、Vdd1、Vdd1x 高電位側電源
Vn 負電圧
Vp 正電圧
Vss 低電位側電源(接地電位)
Claims (9)
- 第一の正電圧及び第一の負電圧を生成する電圧生成回路と、
第一の高電位側電源、前記第一の正電圧、及び前記第一の負電圧が供給され、第一の信号に基づいてレベルシフトされた第一の差動出力信号及び前記第一の差動出力信号の反転信号である第二の差動出力信号を生成するドライブ回路と、
前記第一及び第二の差動出力信号に基づいて、共通信号端子と信号端子の接続状態を切り替えるスイッチ部と、
を具備し、前記第一の高電位側電源がオフしたときに、前記ドライブ回路から出力される全ての前記第一の差動出力信号がローレベルに設定され、且つ前記ドライブ回路から出力される全ての前記第二の差動出力信号が所定期間ハイレベルに設定されることを特徴とする半導体スイッチ回路。 - 制御信号に基づいてデコード処理された前記第一の信号を生成するデコーダと、
第二の高電位側電源に基づいて電圧が降下された前記第一の高電位側電源を生成し、前記第一の高電位側電源を前記デコーダ及び前記ドライブ回路に供給する降圧回路と、
を更に具備することを特徴とする請求項1に記載の半導体スイッチ回路。 - 前記ドライブ回路は、前記第一の高電位側電源がオフした後、所定期間、所定以上の電位を保持する第一の電位保持回路が設けられることを特徴とする請求項1又は2に記載の半導体スイッチ回路。
- 前記ドライブ回路は、前記第一の電位保持回路、第一のインバータ、第一のPch MOSトランジスタ、及び差動型レベルシフタが設けられ、
前記第一の電位保持回路は、一端が前記第一の高電位側電源に接続される抵抗と、一端が前記抵抗の他端に接続され、他端が低電位側電源に接続されるコンデンサとを有し、前記第一の高電位側電源がオフしたときに、前記第一の高電位側電源よりも電圧降下の遅い第三の高電位側電源を生成し、
前記第一のインバータは、第一の端子が前記第一の高電位側電源に接続され、制御端子に前記第一の信号が入力され、バックゲートがフローティングである第二のPch MOSトランジスタと、第一の端子が前記第二のPch MOSトランジスタの第二の端子に接続され、制御端子に前記第一の信号が入力され、第二の端子が前記低電位側電源及びバックゲートに接続される第一のNch MOSトランジスタとを有し、前記第一の信号を反転した第二の信号を生成し、
前記第一のPch MOSトランジスタは、第一の端子が前記第三の高電位側電源及びバックゲートに接続され、制御端子が前記第一の高電位側電源に接続され、第二の端子が前記第一のインバータの出力側に接続され、
前記差動型レベルシフタは、前記第一の正電圧及び前記第一の負電圧が供給され、前記第一及び第二の信号が入力され、前記第一及び第二の差動出力信号を生成する
ことを特徴とする請求項3に記載の半導体スイッチ回路。 - 前記第一の高電位側電源が供給され、前記第一の正電圧に接続され、前記第一の高電位側電源がオフしたときに前記第一の正電圧を低電位側電源電圧に降下する放電回路を
更に具備することを特徴とする請求項1に記載の半導体スイッチ回路。 - 制御信号に基づいてデコード処理された前記第一の信号を生成するデコーダと、
第二の高電位側電源に基づいて電圧が降下された前記第一の高電位側電源を生成し、前記第一の高電位側電源を前記デコーダ、前記放電回路、及び前記ドライブ回路に供給する降圧回路と、
を更に具備することを特徴とする請求項5に記載の半導体スイッチ回路。 - 前記放電回路は、第二の電位保持回路、第二のインバータ、及び第二のNch MOSトランジスタが設けられ、
前記第二の電位保持回路は、一端が前記第一の高電位側電源に接続される抵抗と、一端が前記抵抗の他端に接続され、他端が低電位側電源に接続されるコンデンサとを有し、前記第一の高電位側電源がオフしたときに、前記第一の高電位側電源よりも電圧降下の遅い第三の高電位側電源を生成し、
前記第二のインバータは、第一の端子が前記第三の高電位側電源及びバックゲートに接続され、制御端子が前記第一の高電位側電源に接続される第三のPch MOSトランジスタと、第一の端子が前記第三のPch MOSトランジスタの第二の端子に接続され、制御端子が前記第一の高電位側電源に接続され、第二の端子が前記低電位側電源及びバックゲートに接続される第三のNch MOSトランジスタとを有し、
前記第二のNch MOSトランジスタは、第一の端子が前記第一の正電圧に接続され、制御端子が前記第二のインバータの出力側に接続され、第二の端子が前記低電位側電源及びバックゲートに接続される
ことを特徴とする請求項5又は6に記載の半導体スイッチ回路。 - 前記半導体スイッチは、同一基板上に設けられ、SOI型MOSトランジスタから構成されることを特徴とする請求項1乃至7のいずれか1項に記載の半導体スイッチ回路。
- 前記半導体スイッチは、通信の送信回路及び受信回路の高周波半導体スイッチ又はシステムLSIのバススイッチに適用されることを特徴とする請求項1乃至8のいずれか1項に記載の半導体スイッチ回路。
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Application Number | Priority Date | Filing Date | Title |
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JP2012098426A JP2013229647A (ja) | 2012-04-24 | 2012-04-24 | 半導体スイッチ回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US9595945B2 (en) | 2015-03-13 | 2017-03-14 | Kabushiki Kaisha Toshiba | Switch control circuit and switch circuit |
-
2012
- 2012-04-24 JP JP2012098426A patent/JP2013229647A/ja active Pending
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