JP2013211520A - Method for manufacturing chip resistor - Google Patents
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Abstract
Description
本発明は、ディスクリート部品としてのチップ抵抗器の製造方法に関する。 The present invention relates to a method of manufacturing a chip resistor as a discrete component.
チップ抵抗器は、従来、セラミック等の絶縁基板と、その表面に材料ペーストをスクリーン印刷して形成された抵抗膜と、抵抗膜に接続された電極とを含む構成をしている。そして、チップ抵抗器の抵抗値を目標値に合わせるために、抵抗膜に対してレーザ光線を照射してトリミング溝を刻設するレーザトリミングが行われていた(特許文献1参照)。
また、チップ抵抗器の他の従来例が、特許文献2に開示されている。開示されたチップ抵抗器は、金属製のチップ状の抵抗体の下面に、一対の電極が空隙を介して離間して設けられた構成である。このチップ抵抗器では、抵抗値の合わせ込み等はできない。
2. Description of the Related Art Conventionally, a chip resistor has a configuration including an insulating substrate such as ceramic, a resistance film formed by screen printing a material paste on the surface, and an electrode connected to the resistance film. In order to adjust the resistance value of the chip resistor to the target value, laser trimming has been performed in which a trimming groove is formed by irradiating the resistance film with a laser beam (see Patent Document 1).
Another conventional example of a chip resistor is disclosed in
従来のチップ抵抗器は、レーザトリミングによって抵抗値が目標値になるように合わせ込まれるため、幅広い抵抗値に対応することができない。
また、チップ抵抗器は、年々小型化が進行しているので、高抵抗品を開発しようとしても、抵抗膜の配置面積の制約から、高抵抗化が困難であった。
さらに、チップ抵抗器は形状寸法精度を向上させなければ、基板実装時の搬送エラー等のトラブルを招き易いため、形状寸法精度の向上および微細加工精度の向上がチップ抵抗器の製造上における重要な課題であった。
Since the conventional chip resistor is adjusted so that the resistance value becomes a target value by laser trimming, it cannot cope with a wide range of resistance values.
In addition, since chip resistors have been miniaturized year by year, it has been difficult to increase the resistance due to the restriction of the arrangement area of the resistance film even if high resistance products are developed.
Furthermore, since chip resistors are prone to problems such as transport errors when mounted on the board unless the shape and dimensional accuracy is improved, improvements in shape and size accuracy and microfabrication accuracy are important in the manufacture of chip resistors. It was a challenge.
本発明は、係る背景のもとになされたもので、形状寸法精度および微細加工精度の向上したチップ抵抗器の製造方法を提供することを主たる目的とする。
本発明の他の目的は、小型で正確な抵抗値を有するチップ抵抗器の製造方法を提供することである。
The present invention has been made based on such a background, and it is a main object of the present invention to provide a method of manufacturing a chip resistor with improved shape dimensional accuracy and fine processing accuracy.
Another object of the present invention is to provide a method of manufacturing a chip resistor having a small and accurate resistance value.
請求項1記載の発明は、基板上に抵抗体膜を形成する工程と、前記抵体膜の表面に接するように配線膜を形成する工程と、フォトリソグラフィによって、前記配線膜の上に第1レジストパターンを形成する工程と、前記第1レジストパターンをマスクとして、前記配線膜および前記抵抗体膜をエッチングする第1エッチング工程と、フォトリソグラフィによって、前記第1エッチング工程の後に、前記配線膜の上に第2レジストパターンを形成する工程と、前記第2レジストパターンをマスクとして前記抵抗体膜の上の前記配線膜を部分的にエッチングすることにより、前記基板上に複数の抵抗体を形成する第2エッチング工程とを含む、チップ抵抗器の製造方法である。 According to the first aspect of the present invention, a step of forming a resistor film on a substrate, a step of forming a wiring film in contact with the surface of the resistor film, and a first step on the wiring film by photolithography. A step of forming a resist pattern; a first etching step of etching the wiring film and the resistor film using the first resist pattern as a mask; and a step of etching the wiring film after the first etching step by photolithography. Forming a plurality of resistors on the substrate by forming a second resist pattern thereon and partially etching the wiring film on the resistor film using the second resist pattern as a mask A chip resistor manufacturing method including a second etching step.
請求項2記載の発明は、前記第1レジストパターンが、前記複数の抵抗体を形成すべき抵抗体領域と、外部接続用のパッド領域と、前記抵抗体領域と前記パッド領域との間のヒューズ領域とが前記第1エッチング工程によって形成されるレジストパターンであり、前記第1エッチング工程によって、前記ヒューズ領域に、前記複数の抵抗体を抵抗回路網に電気的に取り込み、または、抵抗回路網から電気的に分離するために切断可能な複数のヒューズが形成される、請求項1に記載のチップ抵抗器の製造方法である。
According to a second aspect of the present invention, the first resist pattern includes a resistor region in which the plurality of resistors are to be formed, a pad region for external connection, and a fuse between the resistor region and the pad region. A region is a resist pattern formed by the first etching step, and the plurality of resistors are electrically taken into the resistor circuit network in the fuse region by the first etching step, or from the resistor circuit network. The method of manufacturing a chip resistor according to
請求項3記載の発明は、前記第1レジストパターンが、一対の前記パッド領域を含み、前記第2エッチング工程よりも後に、前記一対のパッド領域間の電気抵抗を測定する工程と、前記測定された電気抵抗に基づいて前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断するヒューズ切断工程とをさらに含む、請求項2に記載のチップ抵抗器の製造方法である。
According to a third aspect of the present invention, the first resist pattern includes a pair of pad regions, the electrical resistance between the pair of pad regions is measured after the second etching step, and the measurement is performed. 3. The chip resistor manufacturing method according to
請求項4記載の発明は、前記ヒューズ切断工程の前に、前記複数のヒューズを覆うカバー膜を形成する工程をさらに含む、請求項3に記載のチップ抵抗器の製造方法である。
請求項5記載の発明は、前記ヒューズ切断工程の後に、前記配線膜を覆う保護膜を形成する工程と、フォトリソグラフィを利用して、前記保護膜に前記パッド領域の一部を露出させるパッド開口を形成する工程とをさらに含む、請求項3または4に記載のチップ抵抗器の製造方法である。
The invention according to
According to a fifth aspect of the present invention, a step of forming a protective film that covers the wiring film after the fuse cutting step, and a pad opening that exposes a part of the pad region to the protective film using photolithography. The method of manufacturing a chip resistor according to
請求項6記載の発明は、前記パッド開口内に外部接続電極をめっき成長させる工程をさらに含む、請求項5に記載のチップ抵抗器の製造方法である。
請求項7記載の発明は、前記保護膜を形成する工程が、前記配線膜を覆うパッシベーション膜をCVD(化学的気相成長)法によって形成する工程を含む、請求項5または6に記載のチップ抵抗器の製造方法である。
The invention according to
7. The chip according to
請求項8記載の発明は、前記保護膜を形成する工程が、前記パッシベーション膜上に感光性樹脂の塗布膜を形成する工程を含み、前記パッド開口を形成する工程が、前記塗布膜を前記パッド開口に対応した露光パターンで露光する工程と、露光後の前記塗布膜を現像する工程と、現像された前記塗布膜をマスクとして前記パッシベーション膜をエッチングして開口する工程とを含む、請求項7に記載のチップ抵抗器の製造方法である。 According to an eighth aspect of the present invention, the step of forming the protective film includes a step of forming a photosensitive resin coating film on the passivation film, and the step of forming the pad opening includes forming the coating film on the pad. The method includes: exposing with an exposure pattern corresponding to the opening; developing the coating film after exposure; and etching and opening the passivation film using the developed coating film as a mask. It is a manufacturing method of the chip resistor described in 1.
請求項9記載の発明は、前記基板が、複数のチップ抵抗器領域を含み、前記基板上に前記複数のチップ抵抗器領域の境界領域に対応した第3レジストパターンをフォトリソグラフィによって形成する工程と、前記第3レジストパターンをマスクとしたエッチングによって、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成する第3エッチング工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、請求項1〜8のいずれか一項に記載のチップ抵抗器の製造方法である。
The invention according to
請求項10記載の発明は、前記抵抗体膜を形成する前に、前記基板の表面に絶縁膜を形成する工程をさらに含む、請求項1〜9のいずれか一項に記載のチップ抵抗器の製造方法である。
請求項11記載の発明は、前記基板上に抵抗体膜を形成した後、形成した抵抗体膜のシート抵抗値を測定する工程をさらに含む、請求項1〜10のいずれか一項に記載のチップ抵抗器の製造方法である。
The invention according to
The invention according to
請求項12記載の発明は、前記抵抗体膜のシート抵抗値の測定は、探針プローブを用いた探針法により行われる、請求項11記載のチップ抵抗器の製造方法である。
請求項13記載の発明は、前記シート抵抗値を測定する工程は、測定されたシート抵抗値に基づき抵抗体膜の膜厚を計算する工程を含む、請求項11または12記載のチップ抵抗器の製造方法である。
The invention according to
The invention according to
請求項1および2記載の発明によれば、抵抗回路配置を極めて細かなパターンで正確に作れ、抵抗値が安定したチップ抵抗器を提供できる。また、小型で正確な抵抗値のチップ抵抗値を提供できる。
特に、フォトリソグラフィによって抵抗回路パターンを形成するため、微細で正確なパターン形成を行うことができる。
According to the first and second aspects of the present invention, it is possible to provide a chip resistor in which the resistance circuit arrangement can be accurately made with a very fine pattern and the resistance value is stable. Further, it is possible to provide a chip resistance value with a small and accurate resistance value.
In particular, since the resistance circuit pattern is formed by photolithography, a fine and accurate pattern can be formed.
請求項3記載の発明によれば、チップ抵抗器を所望の抵抗値に調達でき、抵抗値が正確に合わせ込まれたチップ抵抗器の実現を図れる製造方法とすることができる。
また、同一設計による多種類の抵抗値への対応が可能なチップ抵抗器を製造することができる。
請求項4記載の発明によれば、確実にヒューズ切断ができ、正確な抵抗値のチップ抵抗器を製造できる。さらに、ヒューズ切断時のヒューズ破片による不良回避が図れる製造方法とすることができる。
According to invention of
Further, it is possible to manufacture a chip resistor capable of dealing with various types of resistance values by the same design.
According to the fourth aspect of the present invention, the fuse can be reliably cut and a chip resistor having an accurate resistance value can be manufactured. Furthermore, it can be set as the manufacturing method which can aim at the defect avoidance by the fuse fragment at the time of fuse cutting.
請求項5記載の発明によれば、小型で正確な抵抗値のチップ抵抗器を製造できるとともに、実装のための形状寸法精度が良く、信頼性の確保を図れる製造方法を提供できる。
請求項6記載の発明によれば、外部接続電極を良好に作れるチップ抵抗器の製造方法を提供できる。
請求項7記載の発明によれば、製造されるチップ抵抗器を緻密な保護膜で覆うことにより、製造されたチップ抵抗器の信頼性の向上を図ることができる。
According to the fifth aspect of the present invention, it is possible to provide a manufacturing method capable of manufacturing a chip resistor having a small and accurate resistance value and having good shape dimensional accuracy for mounting and ensuring reliability.
According to invention of
According to the seventh aspect of the invention, the reliability of the manufactured chip resistor can be improved by covering the manufactured chip resistor with a dense protective film.
しかも、チップ抵抗器の小型化、高精度化および高信頼性を図れる製造方法とすることができる。
請求項8記載の発明によれば、小型チップ抵抗器に対する正確な微細加工を実現した製造方法を提供することができる。
請求項9記載の発明によれば、フォトリソグラフィ工程により、チップ抵抗器の外形寸法精度を向上させることができる。また、チップ抵抗器の外形形状において、コーナー部のラウンドなどを達成できる製造方法を提供できる。
In addition, it is possible to provide a manufacturing method that can achieve miniaturization, high accuracy, and high reliability of the chip resistor.
According to invention of
According to invention of
請求項10記載の発明によれば、基板に導電性がある場合において、その基板上に正確な抵抗値を作ることができる。また、微細加工に適した基板材料の選択を可能にして、製造されるチップ抵抗器の小型化を実現できる製造方法を提供できる。
請求項11または12記載の発明によれば、抵抗体膜のシート抵抗値をこの段階で測定することにより、シート抵抗値を確認して、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。
According to the invention described in
According to the invention of
請求項13記載の発明によれば、測定したシート抵抗値に基づき抵抗体膜の膜厚が計算されるから、シート抵抗値が所望の値でない場合に、膜厚制御により、次のチップ抵抗器の製造プロセスを調整、改良でき、所望のシート抵抗値を得ることができる。
According to the invention of
以下には、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1(A)は、本発明の一実施形態に係るチップ抵抗器10の外観構成を示す図解的な斜視図であり、図1(B)は、チップ抵抗器10が基板上に実装された状態を示す側面図である。
図1(A)を参照して、本発明の一実施形態に係るチップ抵抗器10は、基板11上に形成された第1接続電極12と、第2接続電極13と、抵抗回路網14とを備えている。基板11は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板11は、平面視で角が面取りされた角ラウンド形状であってもよい。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1A is an illustrative perspective view showing an external configuration of a
Referring to FIG. 1A, a
チップ抵抗器10は、図18に示すように、ウエハ上に格子状に多数個のチップ抵抗器10が形成され、ウエハが切断されて個々のチップ抵抗器10に分離されることにより得られる。
基板11上において、第1接続電極12は基板11の一方短辺111に沿って設けられた短辺111方向に長手の矩形電極である。第2接続電極13は、基板11上の他方短辺112に沿って設けられた短辺112方向に長手の矩形電極である。抵抗回路網14は、基板11上の第1接続電極12と第2接続電極13とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網14の一端側は第1接続電極12に電気的に接続されており、抵抗回路網14の他端側は第2接続電極13に電気的に接続されている。これら第1接続電極12、第2接続電極13および抵抗回路網14は、後述するように、基板11上に、たとえば半導体製造プロセスを用いて設けられたものである。したがって、基板11としては、シリコン基板(シリコンウエハ)等の半導体基板(半導体ウエハ)を用いることができる。換言すれば、半導体装置を製造するための装置、設備を使用してディスクリートなチップ抵抗器10を製造することができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網14を形成することができる。なお、基板11は、ガラス基板、セラミック基板、絶縁基板等の他の種類の基板であってもよい。
As shown in FIG. 18, the
On the
第1接続電極12および第2接続電極13は、それぞれ、外部接続電極として機能する。チップ抵抗器10が回路基板15に実装された状態においては、図1(B)に示すように、第1接続電極12および第2接続電極13が、それぞれ、回路基板15の回路(図示せず)と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極12および第2接続電極13は、半田濡れ性の向上および信頼性の向上のために、金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
The
図2は、チップ抵抗器10の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網14の配置関係ならびに抵抗回路網14の平面視の構成(レイアウトパターン)が示されている。
図2を参照して、チップ抵抗器10は、基板上面の一方短辺111に長辺が沿うように配置された平面視略矩形をした第1接続電極12と、基板上面の他方短辺112に長辺が沿うように配置された平面視略矩形をした第2接続電極13と、第1接続電極12および第2接続電極13間の平面視矩形の領域に設けられた抵抗回路網14とを含んでいる。
FIG. 2 is a plan view of the
Referring to FIG. 2, the
抵抗回路網14には、基板11上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図2の例では、行方向(基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が(導体で形成された配線膜で)電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されている。
The
さらに、抵抗回路を抵抗回路網14に電気的に組み込んだり、または、抵抗回路網14から電気的に分離するために溶断可能な複数のヒューズ膜F(導体で形成された配線膜)が設けられている。複数のヒューズ膜Fは、第2接続電極13の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
Further, a plurality of fuse films F (wiring films formed of conductors) that can be blown in order to electrically incorporate the resistor circuit into the
図3Aは、図2に示す抵抗回路網14の一部分を拡大して描いた平面図であり、図3Bおよび図3Cは、それぞれ、抵抗回路網14における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図3A、図3Bおよび図3Cを参照して、単位抵抗体Rの構成について説明をする。
基板としての基板11の上面には絶縁層(SiO2)19が形成され、絶縁層19上に抵抗体膜20が配置されている。抵抗体膜20は、TiN、TiONまたはTiSiONにより形成される。この抵抗体膜20は、第1接続電極12と第2接続電極13との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ライン20は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン20上には、導体膜片21としてのアルミニウム膜が積層されている。各導体膜片21は、抵抗体膜ライン20上に、ライン方向に一定間隔Rを開けて積層されている。
FIG. 3A is an enlarged plan view of a part of the
A configuration of the unit resistor R will be described with reference to FIGS. 3A, 3B, and 3C.
An insulating layer (SiO 2 ) 19 is formed on the upper surface of the
この構成の抵抗体膜ライン20および導体膜片21の電気的特徴を回路記号で示すと、図4の通りである。すなわち、図4(A)に示すように、所定間隔Rの領域の抵抗体膜ライン20部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片21が積層された領域は、当該導体膜片21で抵抗体膜ライン20が短絡されている。よって、図4(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
The electrical characteristics of the
また、隣接する抵抗体膜ライン20同士は抵抗体膜ライン20および導体膜片21で接続されているから、図3Aに示す抵抗回路網は、図4(C)に示す抵抗回路を構成している。
図3Bおよび図3Cに示す図解的な断面図において、参照番号11は基板、19は絶縁層としての二酸化シリコンSiO2層、20は絶縁層19上に形成されたTiN、TiONまたはTiSiONの抵抗体膜、21はアルミニウム(Al)の配線膜、22は保護膜としてのSiN膜、23は保護層としてのポリイミド層を示している。
Further, since the adjacent
3B and 3C,
なお、かかる構成の抵抗回路網14の製造プロセスについては、後に詳述する。
この実施形態では、基板11上に形成された抵抗回路網14に含まれる単位抵抗体Rは、抵抗体膜ライン20と、抵抗体膜ライン20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片21とを含み、導体膜片21が積層されていない一定間隔R部分の抵抗体膜ライン20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ライン20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
The manufacturing process of the
In this embodiment, the unit resistor R included in the
抵抗体膜ライン20上に積層された導体膜片21は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図5(A)は、図2に示すチップ抵抗器10の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図5(B)は、図5(A)のB−Bに沿う断面構造を示す図である。
The
5A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the
図5(A)(B)に示すように、ヒューズ膜Fも、抵抗体膜20上に積層された配線膜21により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ライン20上に積層された導体膜片21と同じレイヤーに、導体膜片21と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片21は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
As shown in FIGS. 5A and 5B, the fuse film F is also formed of the
つまり、抵抗体膜20上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網14を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網14を第1接続電極12および第2接続電極13に接続するための配線膜が、同一の金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器10の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜20とのアライメント性も向上する。
That is, in the same layer laminated on the
図6は、図2に示す抵抗回路網14における複数種類の抵抗回路を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図6を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズ膜F1に接続されている。
FIG. 6 shows the arrangement relationship of the connecting conductor film C and the fuse film F for connecting a plurality of types of resistor circuits in the
Referring to FIG. 6, one end of a reference resistor circuit R <b> 8 included in the
ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
One end and the other end of a resistor circuit R64 composed of 64 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C2.
One end and the other end of a resistor circuit R32 including 32 unit resistors R connected in series are connected to the connecting conductor film C2 and the fuse film F4.
One end and the other end of a resistor circuit body R32 formed of a series connection of 32 unit resistors R are connected to the fuse film F4 and the connecting conductor film C5.
接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
One end and the other end of a resistor circuit R16 composed of 16 unit resistors R connected in series are connected to the connecting conductor film C5 and the fuse film F6.
One end and the other end of a resistor circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C9.
One end and the other end of a resistor circuit R4 including four unit resistors R connected in series are connected to the connecting conductor film C9 and the fuse film F10.
ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
One end and the other end of a resistor circuit R2 formed of a series connection of two unit resistors R are connected to the fuse film F11 and the connecting conductor film C12.
One end and the other end of a resistor circuit body R1 including one unit resistor R are connected to the connecting conductor film C12 and the fuse film F13.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C15.
接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the connecting conductor film C15 and the fuse film F16.
One end and the other end of a resistor circuit R / 8 composed of eight unit resistors R connected in parallel are connected to the fuse film F16 and the connecting conductor film C18.
One end and the other end of a resistor circuit R / 16 formed by parallel connection of 16 unit resistors R are connected to the connecting conductor film C18 and the fuse film F19.
ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒューズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体膜Cとの間の電気的接続が遮断される構成である。
A resistor circuit R / 32 composed of 32 unit resistors R connected in parallel is connected to the fuse film F19 and the connecting conductor film C22.
The plurality of fuse films F and the connecting conductor film C are respectively a fuse film F1, a connecting conductor film C2, a fuse film F3, a fuse film F4, a connecting conductor film C5, a fuse film F6, a fuse film F7, and a connecting conductor. Film C8, connecting conductor film C9, fuse film F10, fuse film F11, connecting conductor film C12, fuse film F13, fuse film F14, connecting conductor film C15, fuse film F16, fuse film F17, connecting conductor film C18 The fuse film F19, the fuse film F20, the connecting conductor film C21, and the connecting conductor film C22 are arranged in a straight line and connected in series. When each fuse film F is melted, the electrical connection with the connection conductor film C adjacently connected to the fuse film F is cut off.
この構成を、電気回路図で示すと図7の通りである。すなわち、全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網14は、第1接続電極12および第2接続電極13間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極12および第2接続電極13が接続されたチップ抵抗器10が構成されている。
This configuration is shown in an electric circuit diagram as shown in FIG. That is, in a state where all the fuse films F are not blown, the
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網14に組み込まれてはいない。
The fuse films F are connected in parallel to the plurality of types of resistor circuits other than the reference resistor circuit R8, and the plurality of types of resistor circuits are short-circuited by the fuse films F. In other words, 12 types of 13 resistor circuits R64 to R / 32 are connected in series to the reference resistor circuit R8, but each resistor circuit is short-circuited by the fuse film F connected in parallel. From an electrical viewpoint, each resistance circuit is not incorporated in the
この実施形態に係るチップ抵抗器10は、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Fが溶断された抵抗回路は、抵抗回路網14に組み込まれることになる。よって、抵抗回路網14の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
The
換言すれば、この実施形態に係るチップ抵抗器10は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器10とすることができる。
In other words, the
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網14全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
Further, the plurality of types of resistor circuits have unit resistors R having equal resistance values in series of 1, 2, 4, 8, 16, 32, and 64, in a geometric sequence. A plurality of types of series resistor circuits connected by increasing the number of unit resistors R and two, four, eight, sixteen, and thirty-two unit resistors R having the same resistance value in parallel A plurality of types of parallel resistance circuits are provided which are connected by increasing the number of unit resistors R in a sequence. These are connected in series while being short-circuited by the fuse film F. Therefore, by selectively fusing the fuse film F, the resistance value of the
図8は、本発明の他の実施形態に係るチップ抵抗器30の平面図であり、第1接続電極12、第2接続電極13および抵抗回路網4の配置関係ならびに抵抗回路網14の平面視の構成が示されている。
チップ抵抗器30が、前述したチップ抵抗器10と異なるところは、抵抗回路網14における単位抵抗体Rの接続態様である。
FIG. 8 is a plan view of a
The difference between the
すなわち、チップ抵抗器30の抵抗回路網14には、基板上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図8の構成では、行方向(基板の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続されている。複数のヒューズ膜Fは、第2接続電極13の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網14から電気的に分離される構成である。
That is, the
なお、抵抗回路網14を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒューズ膜Fの構造は、先に説明したチップ抵抗器10における対応する部位の構造と同様であるから、ここでの説明については省略する。
図9は、図8に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
Note that the structure of a large number of unit resistors R constituting the
FIG. 9 illustrates the connection mode of the plurality of types of resistor circuits in the resistor network shown in FIG. 8, the arrangement relationship of the fuse films F connecting them, and the connection relationship of the plurality of types of resistor circuits connected to the fuse film F. FIG.
図9を参照して、第1接続電極12には、抵抗回路網14に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。
ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
Referring to FIG. 9, one end of a reference resistor circuit R / 16 included in the
One end and the other end of a resistor circuit R128 including 128 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C.
ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
One end and the other end of a resistor circuit R64 composed of 64 unit resistors R connected in series are connected to the fuse film F5 and the connecting conductor film C.
One end and the other end of a resistor circuit R32 composed of a series connection of 32 unit resistors R are connected to the resistor film F6 and the connecting conductor film C.
One end and the other end of a resistor circuit R16 composed of 16 unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C.
ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
One end and the other end of a resistor circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F8 and the connecting conductor film C.
One end and the other end of a resistor circuit R4 formed of a series connection of four unit resistors R are connected to the fuse film F9 and the connecting conductor film C.
One end and the other end of a resistance circuit R2 formed of a series connection of two unit resistors R are connected to the fuse film F10 and the connecting conductor film C.
ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
One end and the other end of a resistor circuit R1 formed by connecting one unit resistor R in series are connected to the fuse film F11 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F12 and the connecting conductor film C.
One end and the other end of a resistor circuit R / 4 composed of four unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C.
ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これらヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
The fuse films F14, F15, and F16 are electrically connected, and the fuse films F14, F15, and F16 and the connection conductor C are connected to a resistor circuit R / 8 that includes eight unit resistors R connected in parallel. Are connected at one end and the other end.
The fuse films F17, F18, F19, F20, and F21 are electrically connected, and the fuse films F17 to F21 and the connecting conductor film C are connected to a resistor circuit composed of 16 unit resistors R connected in parallel. One end and the other end of R / 16 are connected.
ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2接続電極13に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断されると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網14から電気的に切り離される。
The fuse film F includes 21 fuse films F <b> 1 to F <b> 21, all of which are connected to the
With this configuration, when any one of the fuse films F to which one end of the resistor circuit is connected is melted, the resistor circuit having one end connected to the fuse film F is electrically disconnected from the
図9の構成、すなわちチップ抵抗器30に備えられた抵抗回路網14の構成を、電気回路図で示すと図10の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網14は、第1接続電極14および第2接続電極13間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
The configuration of FIG. 9, that is, the configuration of the
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜Fが直列に接続されている。よって、この抵抗回路網14を有するチップ抵抗器30では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗回路)は、抵抗回路網14から電気的に分離され、チップ抵抗器10の抵抗値を調整することができる。
A fuse film F is connected in series to each of 12 types of resistance circuits other than the reference resistance circuit R / 16. Therefore, in the
換言すれば、この実施形態に係るチップ抵抗器30も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網14の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器30とすることができる。
In other words, the
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網14全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
Further, the plurality of types of resistor circuits have unit resistors R having the same resistance value in series of 1, 2, 4, 8, 16, 32, 64, and 128, in a geometric sequence. In other words, the number of unit resistors R is increased and connected in series, as well as two, four, eight, and sixteen unit resistances R having the same resistance value in parallel. Are provided with a plurality of types of parallel resistance circuits connected with an increased number of unit resistors R. Therefore, by selectively fusing the fuse film F, the resistance value of the
なお、図10に示す電気回路においては、基準抵抗回路R/16および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図10に示す電気回路を、図11(A)に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの抵抗単位体R1を複数組並列に接続した構成140を含む回路に変えるのである。
In the electric circuit shown in FIG. 10, the reference resistor circuit R / 16 and the resistor circuit having a small resistance value among the resistor circuits connected in parallel tend to flow overcurrent. The rated current that can be passed through is designed to be large.
Therefore, in order to disperse the current, the connection structure of the resistor network may be changed so that the electric circuit shown in FIG. 10 has the electric circuit configuration shown in FIG. That is, the resistance circuit connected in parallel without the reference resistance circuit R / 16 is a circuit including the
図11(B)は、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒューズ膜Fとの直列接続を複数組並列に接続した構成140を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図12は、本発明のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網14の回路構成を電気回路図で示した図である。図12に示す抵抗回路網14の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
FIG. 11B is an electric circuit diagram showing a specific resistance value, and is a circuit including a
FIG. 12 is an electric circuit diagram showing a circuit configuration of a
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路毎に、並列にヒューズ膜Fが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Fで短絡状態とされている。従って、ヒューズ膜Fを溶断すると、そのヒューズ膜Fで短絡されていた抵抗回路が、抵抗回路網14に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Fが接続されている。従って、ヒューズ膜Fを溶断することにより、ヒューズ膜Fが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
Similarly to the previous embodiment, a fuse film F is connected in parallel to each of the plurality of types of resistor circuits connected in series, and the plurality of types of resistor circuits connected in series are all fuse films. F is short-circuited. Therefore, when the fuse film F is melted, the resistance circuit short-circuited by the fuse film F is electrically incorporated into the
On the other hand, a fuse film F is connected in series to each of a plurality of types of resistor circuits connected in parallel. Therefore, by fusing the fuse film F, the resistance circuit to which the fuse film F is connected in series can be electrically disconnected from the parallel connection of the resistance circuit.
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網14を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
With this configuration, for example, a small resistance of 1 kΩ or less can be made on the parallel connection side, and a resistance circuit of 1 kΩ or more can be made on the series connection side. Therefore, a wide range of resistance circuits from a small resistance of several Ω to a large resistance of several MΩ can be made using the
When setting the resistance value with higher accuracy, if the fuse film of the resistance circuit on the series connection side that is close to the required resistance value is cut in advance, fine adjustment of the resistance value can be performed on the fuse film of the resistance circuit on the parallel connection side. Can be carried out by fusing, and the accuracy of adjustment to a desired resistance value is increased.
図13は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網14の具体的な構成例を示す電気回路図である。
図13に示す抵抗回路網14も、ヒューズ膜Fで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Fが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
FIG. 13 is an electric circuit diagram showing a specific configuration example of the
Also in the
図13の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を、精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Fを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。 According to the resistance circuit of FIG. 13, an arbitrary resistance value of 10 to 1 kΩ can be set within an accuracy of 1% on the parallel connection side. In addition, an arbitrary resistance value of 1 k to 1 MΩ can be set within an accuracy of 1% in the series connection side circuit. When using a circuit on the series connection side, an advantage that the resistance value can be set with higher accuracy by fusing the fuse film F of the resistance circuit close to the desired resistance value in advance and adjusting it to the desired resistance value. There is.
なお、ヒューズ膜Fは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Cのみとしても良い。なお、この場合であっても、ヒューズ膜Fの上に導体膜を積層しなければ、ヒューズ膜Fの溶断性が悪くなることはない。 The fuse film F has been described only in the case of using the same layer as the connection conductor film C. However, the conductive film C for connection is formed by further laminating another conductor film on the conductor film C. The resistance value may be lowered. Further, the resistor film may be omitted and only the connecting conductor film C may be used. Even in this case, if the conductor film is not laminated on the fuse film F, the fusing property of the fuse film F does not deteriorate.
図14は、本発明のさらに他の実施形態に係るチップ抵抗器90の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器10(図1、図2参照)や、チップ抵抗器30(図8参照)では、抵抗回路を構成する抵抗体膜ライン20と導体膜片21の関係を平面視で表わすと、図14(A)に示す構成になっている。すなわち、図14(A)に示すように、所定間隔Rの領域の抵抗体膜ライン20部分が、一定の抵抗値rの単位抵抗体Rを形成している。そして単位抵抗体Rの両側には導体膜片21が積層され、当該導体膜片21で抵抗体膜ライン20が短絡されている。
FIG. 14 is a schematic plan view for explaining a main structure of a chip resistor 90 according to still another embodiment of the present invention.
For example, in the chip resistor 10 (see FIGS. 1 and 2) and the chip resistor 30 (see FIG. 8) described above, the relationship between the
ここで、前述したチップ抵抗器10およびチップ抵抗器30では、単位抵抗体Rを形成している抵抗体膜ライン20部分の長さは、たとえば12μmであり、抵抗体膜ライン20の幅は、たとえば1.5μmであり、単位抵抗(シート抵抗)は10Ω/□である。このため、単位抵抗体Rの抵抗値rは、r=80Ωである。
ところで、たとえば図1、図2に示すチップ抵抗器10において、抵抗回路網14の配置領域を拡げることなく、抵抗回路網14の抵抗値を高めて、チップ抵抗器10の高抵抗化を図りたいといった要望がある。
Here, in the
By the way, for example, in the
そこで、この実施形態に係るチップ抵抗器90では、抵抗回路網14のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図14(B)に示す形状および大きさとした。
図14(B)を参照して、抵抗体膜ライン20は、幅1.5μmで直線状に延びるライン状の抵抗体膜ライン20を含む。そして、抵抗体膜ライン20において、所定間隔R′の抵抗体膜ライン20部分が、一定の抵抗値r′の単位抵抗体R′を形成している。単位抵抗体R′の長さは、たとえば17μmにする。こうすれば、単位抵抗体R′の抵抗値r′は、図14(A)に示す単位抵抗体Rに比べて、ほぼ2倍のr′=160Ωの単位抵抗体とすることができる。
Therefore, in the chip resistor 90 according to this embodiment, the layout of the
Referring to FIG. 14B, the
また、抵抗体膜ライン20上に積層される導体膜片21の長さは、図14(A)に示すものにおいても、(B)に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網14に含まれる抵抗回路を構成する各単位抵抗体R′のレイアウトパターンを変更し、単位抵抗体R′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器90は高抵抗化が実現されたものとなる。
Moreover, the length of the
図15は、図1〜7を参照して説明したチップ抵抗器10の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図1〜7を参照しつつ、チップ抵抗器10の製造方法について詳細に説明をする。
ステップS1:まず、基板11(実際には個々のチップ抵抗器10に切り分けられる前のウエハ(図17参照))が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層19としての二酸化シリコン(SiO2)層が形成される。
FIG. 15 is a flowchart showing an example of the manufacturing process of the
Step S1: First, a substrate 11 (actually a wafer (see FIG. 17) before being cut into individual chip resistors 10) is placed in a predetermined processing chamber, and an insulating layer is formed on the surface thereof by, for example, thermal oxidation. A silicon dioxide (SiO 2)
ステップS2:次に、たとえばスパッタ法によって、TiN、TiONまたはTiSiONの抵抗体膜20が絶縁層19の表面全域に形成される。
ステップS3:そして、絶縁層19の表面全域に形成された抵抗体膜20の抵抗値が測定される。この測定は、たとえば四探針プローブを用いた四探針法により行われる。抵抗体膜20のシート抵抗値をこの段階で測定して確認しておくことにより、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。また、測定されたシート抵抗値に基づいて、抵抗体膜20の膜厚が計算されてもよい。膜厚は、次のチップ抵抗器のための製造プロセスの調整、改良に利用でき、次のチップ抵抗器の製造プロセスで膜厚を制御し、所望のシート抵抗値を得るのに役立つ。
Step S2: Next, a
Step S3: Then, the resistance value of the
ステップS4:次に、たとえばスパッタ法によって、抵抗体膜20の表面全域にたとえばアルミニウム(Al)の配線膜21が積層形成される。積層された抵抗体膜20および配線膜21の2層の膜の合計膜厚は8000Å程度とされてもよい。
ステップS5:次に、フォトリソグラフィプロセスを用い、配線膜21の表面に、抵抗回路網14の平面視の構成(導体膜Cおよびヒューズ膜Fを含むレイアウトパターン)に対応したレジストパターンが形成される(第1レジストパターンの形成)。
Step S4: Next, for example, an aluminum (Al)
Step S5: Next, using a photolithography process, a resist pattern corresponding to the configuration of the
ステップS6:そして、第1エッチング工程が行われる。すなわち、ステップS4で形成された第1レジストパターンをマスクとして、抵抗体膜20および配線膜21という積層された2層膜が、たとえば反応性イオンエッチング(RIE)によりエッチングされる。そして、エッチング後に第1レジストパターンは剥離される。
ステップS7:再び、フォトリソグラフィプロセスを用いて、第2レジストパターンが形成される。ステップS7で形成される第2レジストパターンは、抵抗体膜20上に積層された配線膜21を選択的に除去して、単位抵抗体R(図2で細いドットを付して示す領域)を形成するためのパターンである。
Step S6: Then, the first etching process is performed. That is, using the first resist pattern formed in step S4 as a mask, the stacked two-layer film of the
Step S7: A second resist pattern is formed again using a photolithography process. In the second resist pattern formed in step S7, the
ステップS8:ステップS7で形成された第2レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜21のみが選択的にエッチングされる(第2エッチング工程)。エッチング後、第2レジストパターンが剥離される。これにより、図2に示した抵抗回路網14のレイアウトパターンが得られる。
ステップS9:この段階で、基板表面に形成された抵抗回路網14の抵抗値(回路網14全体の抵抗値)が測定される。この測定は、たとえばマルチプローブピンを図2に示す第1接続電極12とつながる側の抵抗回路網14の端部と、第2接続電極13につながる側のヒューズ膜および抵抗回路網14の端部とに接触させて測定する。この測定により、製造された抵抗回路網14の初期状態における良否が判定できる。
Step S8: Using the second resist pattern formed in step S7 as a mask, only the
Step S9: At this stage, the resistance value of the
ステップS10:次いで、基板11の上に形成された抵抗回路網14の全面を覆うように、たとえば窒化膜からなるカバー膜22aが形成される。このカバー膜22aの形成は、プラズマCVD法によって行われてもよく、たとえば膜厚3000Å程度の窒化シリコン膜(SiN膜)が形成されてもよい。カバー膜22aは、パターニングされた配線膜21、抵抗体膜20およびヒューズ膜Fを覆う。
Step S10: Next, a
ステップS11:この状態から、ヒューズ膜Fを選択的に溶断して、チップ抵抗器10を所望の抵抗値に合わせ込むためのレーザトリミングが行われる。すなわち、図16(A)に示すように、ステップS8で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Fにレーザ光を当てて、そのヒューズ膜Fおよびその下に位置する抵抗体膜20が溶断される。これにより、ヒューズ膜Fで短絡されていた対応する抵抗回路が抵抗回路網14中に組み込まれ、抵抗回路網14の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Fにレーザ光を当てるとき、カバー膜22aの働きによって、ヒューズ膜Fの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ膜Fおよびその下層の抵抗体膜20が溶断する。
Step S11: From this state, laser trimming for selectively fusing the fuse film F and adjusting the
ステップS12:次に、図16(B)に示すように、たとえばプラズマCVD法によって、カバー膜22a上に窒化シリコン膜が堆積され、パッシベーション膜22が形成される。前述のカバー膜22aは、最終形態において、パッシベーション膜22と一体化し、このパッシベーション膜22の一部を構成する。ヒューズ膜Fおよびその下層の抵抗体膜20の切断後に形成されたパッシベーション膜22は、ヒューズ膜Fおよびその下層の抵抗体膜20の溶断の際に同時に破壊されたカバー膜22aの開口22b内に入り込み、ヒューズ膜Fおよびその下層の抵抗体膜20の切断面を保護する。従って、パッシベーション膜22は、ヒューズ膜Fの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜22は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
Step S12: Next, as shown in FIG. 16B, a silicon nitride film is deposited on the
ステップS13:次いで、図16(C)に示すように、全面に樹脂膜23が塗布される。樹脂膜23としては、たとえば感光性のポリイミドの塗布膜が用いられる。
ステップS14:この樹脂膜23に対して、前記第1接続電極12、第2接続電極13の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜23に第1接続電極12および第2接続電極13のためのパッド開口が形成される。
Step S13: Next, as shown in FIG. 16C, a
Step S14: The
ステップS15:その後、樹脂膜23を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜23が安定化される。
ステップS16:次に、第1接続電極12および第2接続電極13を形成すべき位置に貫通孔を有するポリイミド膜23をマスクとしてパッシベーション膜22のエッチングが行われる。それによって、配線膜21を第1接続電極12の領域および第2接続電極13の領域において露出させるパッド開口が形成される。パッシベーション膜22のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
Step S15: Thereafter, heat treatment (polyimide cure) for curing the
Step S16: Next, the
ステップS17:2つのパッド開口から露出した配線膜21にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定(アフター測定)が行われる。
ステップS18:2つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極12および第2接続電極13を成長させる。
Step S17: The resistance value measurement (after-measurement) for confirming that the multi-probe pin is brought into contact with the
Step S18: The
ステップS19:その後、ウエハ表面に配列形成された多数個(たとえば50万個)の各チップ抵抗器を個々のチップ抵抗器10に分離するために、フォトリソグラフィによって第3のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図18における各チップ抵抗器10を保護すべく設けられ、各チップ抵抗器10間がエッチングされるように形成される。
Step S19: Thereafter, a third resist pattern is formed by photolithography to separate a large number (for example, 500,000) of chip resistors arranged on the wafer surface into
ステップS20:そしてプラズマダイシングが実行される。プラズマダイシングは、第3レジストパターンをマスクとしたエッチングであり、基板であるウエハの表面から所定深さの溝が、各チップ抵抗器10の間に形成される。その後レジスト膜が剥離される。
ステップS21:そして、たとえば図17(A)に示すように、表面に保護テープ100が貼着される。
Step S20: Then, plasma dicing is executed. The plasma dicing is etching using the third resist pattern as a mask, and a groove having a predetermined depth is formed between the
Step S21: Then, as shown in FIG. 17A, for example, the
ステップS22:次いで、ウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器10に分離される(図17(A)(B))。
ステップS23:そして、図17(C)に示すように、裏面側にキャリアテープ(熱発泡シート)200が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器10は、キャリアテープ200上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる(図17(D))。
Step S22: Next, the back surface of the wafer is ground, and the chip resistors are separated into individual chip resistors 10 (FIGS. 17A and 17B).
Step S23: Then, as shown in FIG. 17C, a large number of
ステップS24:熱発泡シート200は、加熱されることによりその内部に含まれる熱発泡粒子201が膨らみ、それによりキャリアテープ200表面に接着されている各チップ抵抗器10はキャリアテープ200から剥離されて個々に分離される(図17(E)(F))。
本発明は、以上説明した実施形態の製造方法に限定されるものではなく、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことが可能である。たとえば、請求項で特定されていない製造の工程を変更したり、割愛したり、追加したものも、本発明の範囲に含まれる。
<第1参考例に係る発明>
(1)第1参考例に係る発明の特徴
たとえば、第1参考例に係る発明の特徴は、以下のA1〜A11である。
(A1)基板上に抵抗体膜を形成する工程と、前記抵抗体膜のシート抵抗を測定する工程と、前記抵抗体膜のシート抵抗を測定した後に、前記抵抗体膜上に配線膜を形成する工程と、前記配線膜および前記抵抗体膜をエッチングによってパターニングすることによって、複数の抵抗体、および前記複数の抵抗体をそれぞれ切り離し可能な複数のヒューズを形成するエッチング工程と、前記複数の抵抗体の全抵抗値を測定する工程と、前記測定された全抵抗値に基づいて、前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、前記選択されたヒューズを切断する工程とを含むことを特徴とする、チップ抵抗器の製造方法。
Step S24: The thermally foamed
The present invention is not limited to the manufacturing method of the embodiment described above, and various design changes can be made within the scope of the matters described in the claims. For example, a manufacturing process not specified in the claims is changed, omitted, or added, is also included in the scope of the present invention.
<Invention According to First Reference Example>
(1) Features of the invention according to the first reference example For example, the features of the invention according to the first reference example are the following A1 to A11.
(A1) forming a resistor film on the substrate; measuring the sheet resistance of the resistor film; and measuring the sheet resistance of the resistor film, and then forming a wiring film on the resistor film An etching step of patterning the wiring film and the resistor film by etching to form a plurality of resistors, and a plurality of fuses capable of separating the plurality of resistors, respectively, and the plurality of resistors Measuring a total resistance value of the body, selecting a fuse to be cut from the plurality of fuses based on the measured total resistance value, and cutting the selected fuse A method of manufacturing a chip resistor, comprising:
A1記載の発明によれば、抵抗体膜をパターニングする前にシート抵抗を測定することで、抵抗体膜の膜厚を管理できる。そして、目標膜厚からのずれに応じて、抵抗体膜の形成条件(形成時間)を調整することにより、目標膜厚を達成できる。さらに、エッチングによる微細加工およびヒューズによる抵抗値の合わせ込みにより、小サイズで正確な抵抗値のチップ抵抗器を実現できる。
(A2)前記エッチング工程の前に、前記配線膜のシート抵抗を測定する工程をさらに含むことを特徴とする、A1に記載のチップ抵抗器の製造方法。
According to the invention described in A1, the film thickness of the resistor film can be managed by measuring the sheet resistance before patterning the resistor film. The target film thickness can be achieved by adjusting the formation conditions (formation time) of the resistor film according to the deviation from the target film thickness. Furthermore, a chip resistor having a small size and an accurate resistance value can be realized by fine processing by etching and combining resistance values by fuses.
(A2) The method of manufacturing a chip resistor according to A1, further including a step of measuring a sheet resistance of the wiring film before the etching step.
A2記載の発明によれば、配線膜の膜厚、抵抗値まで含めて管理でき、一層正確な抵抗値を実現できる。
(A3)異なる膜厚の前記抵抗体膜を有する複数種類のチップ抵抗器を同一生産ラインで製造することを特徴とする、A1またはA2に記載のチップ抵抗器の製造方法。
広い抵抗値範囲を実現するには、一律の膜厚の抵抗体膜では対応できない。そこで、A3記載の発明によれば、必要な抵抗値範囲を複数(たとえば3個)に分け、3種類の膜厚の抵抗体膜を形成する。抵抗体膜形成後にシート抵抗を測定することで、目標膜厚になっていることを確認する。その結果、共通ラインでの他品種少量生産に適し、いずれの膜厚も正確に実現できる。
(A4)前記エッチング工程が、前記配線膜および前記抵抗体膜を同一マスクでエッチングする第1エッチング工程と、前記第1エッチング工程の後に、前記抵抗体膜上の前記配線膜を部分的にエッチングする第2エッチング工程とを含むことを特徴とする、A1〜A3のいずれか一項に記載のチップ抵抗器の製造方法。
According to the invention described in A2, management is possible including the film thickness and resistance value of the wiring film, and a more accurate resistance value can be realized.
(A3) A method of manufacturing a chip resistor according to A1 or A2, wherein a plurality of types of chip resistors having different resistor film thicknesses are manufactured on the same production line.
In order to realize a wide resistance value range, a resistor film having a uniform film thickness cannot be used. Therefore, according to the invention described in A3, the required resistance value range is divided into a plurality of (for example, three) resistance film of three types of film thickness. It is confirmed that the target film thickness is obtained by measuring the sheet resistance after forming the resistor film. As a result, it is suitable for low-volume production of other varieties on a common line, and any film thickness can be realized accurately.
(A4) In the etching step, the wiring film and the resistor film are etched with the same mask, and the wiring film on the resistor film is partially etched after the first etching process. The manufacturing method of the chip resistor as described in any one of A1-A3 characterized by including the 2nd etching process to perform.
A4記載の発明によれば、抵抗膜および配線膜のレイアウトにずれがなく、微細構成で整合された抵抗回路のチップ抵抗器を製造できる。
(A5)前記基板が境界領域によって区分された複数のチップ抵抗器領域を有しており、前記エッチング工程よりも後に、前記境界領域に沿って前記基板を切断することにより、チップ抵抗器を個片化する工程をさらに含むことを特徴とする、A1〜A4のいずれか一項に記載のチップ抵抗器の製造方法。
According to the invention described in A4, it is possible to manufacture a chip resistor of a resistance circuit that is matched with a fine structure without any deviation in the layout of the resistance film and the wiring film.
(A5) The substrate has a plurality of chip resistor regions divided by boundary regions, and the chip resistors are separated by cutting the substrate along the boundary regions after the etching step. The method of manufacturing a chip resistor according to any one of A1 to A4, further comprising a step of singulating.
A5記載の発明によれば、基板上の複数のチップ抵抗器のため抵抗膜が形成された状態において、その抵抗膜のシート抵抗測定が行われる。たとえば、基板がいわゆるウエハの状態でシート抵抗測定がおこなわれるので、複数のチップ抵抗器の抵抗値管理を一括して行え、製造効率が良い。
(A6)前記チップ抵抗器を個片化する工程は、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成するエッチング工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、A5に記載のチップ抵抗器の製造方法。
According to the invention described in A5, the sheet resistance of the resistance film is measured in a state where the resistance film is formed for the plurality of chip resistors on the substrate. For example, since the sheet resistance is measured in a so-called wafer state, the resistance value management of a plurality of chip resistors can be performed in a lump, and the manufacturing efficiency is good.
(A6) The step of separating the chip resistors is an etching step of forming a groove having a predetermined depth from the front surface of the substrate in the boundary region of the substrate, and until the back surface of the substrate reaches the groove. The method of manufacturing a chip resistor according to A5, further comprising: grinding and dividing the substrate into a plurality of chip resistors.
A6記載の発明によれば、スクライブエラーが生じず良好にチップ抵抗器を個片化することができる。
(A7)前記抵抗体膜のシート抵抗値の測定は、探針プローブを用いた探針法により行われることを特徴とする、A1記載のチップ抵抗器の製造方法。
A7記載の発明によれば、抵抗体膜のシート抵抗値をこの段階で測定することにより、シート抵抗値を確認して、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。
(A8)前記シート抵抗値を測定する工程は、測定されたシート抵抗値に基づき抵抗体膜の膜厚を計算する工程を含むことを特徴とする、A7記載のチップ抵抗器の製造方法。
According to the invention described in A6, it is possible to divide the chip resistor satisfactorily without causing a scribe error.
(A7) The method of manufacturing a chip resistor according to A1, wherein the sheet resistance value of the resistor film is measured by a probe method using a probe probe.
According to the invention described in A7, by measuring the sheet resistance value of the resistor film at this stage, the sheet resistance value is confirmed, and the resistance value of the resistance wiring that is formed into a desired shape in a later photolithography process is obtained. Stabilization can be realized.
(A8) The method of manufacturing a chip resistor according to A7, wherein the step of measuring the sheet resistance value includes a step of calculating a film thickness of the resistor film based on the measured sheet resistance value.
A8記載の発明によれば、測定したシート抵抗値に基づき抵抗体膜の膜厚が計算されるから、シート抵抗値が所望の値でない場合に、膜厚制御により、次のチップ抵抗器の製造プロセスを調整、改良でき、所望のシート抵抗値を得ることができる。
(A9)前記抵抗体膜の上に積層された前記配線膜と、前記ヒューズとは同一レイヤーに形成された同一材料の金属膜で形成されることを特徴とする、A1〜A8のいずれか一項に記載のチップ抵抗器の製造方法。
According to the invention described in A8, since the film thickness of the resistor film is calculated based on the measured sheet resistance value, when the sheet resistance value is not a desired value, the next chip resistor is manufactured by controlling the film thickness. The process can be adjusted and improved, and a desired sheet resistance value can be obtained.
(A9) Any one of A1 to A8, wherein the wiring film laminated on the resistor film and the fuse are formed of a metal film of the same material formed in the same layer. The manufacturing method of the chip resistor as described in a term.
A9記載の発明によれば、製造が容易で、比較的少ないプロセスにより簡単に複数種類の金属膜(導体膜)を一度に形成することができる。
(A10)前記抵抗体膜は、TiN、TiONまたはTiSiONで形成されることを特徴とする、A1〜A9のいずれか一項に記載のチップ抵抗器の製造方法。
A10記載の発明によれば、抵抗体膜を良好に形成できるチップ抵抗器を提供できる。
(A11)前記抵抗体膜を形成する前に、前記基板の表面に絶縁膜を形成する工程をさらに含む、A1〜A10のいずれか一項に記載のチップ抵抗器の製造方法。
According to the invention described in A9, it is easy to manufacture and a plurality of types of metal films (conductor films) can be easily formed at a time by a relatively small number of processes.
(A10) The method of manufacturing a chip resistor according to any one of A1 to A9, wherein the resistor film is formed of TiN, TiON, or TiSiON.
According to the invention described in A10, it is possible to provide a chip resistor that can satisfactorily form a resistor film.
(A11) The method of manufacturing a chip resistor according to any one of A1 to A10, further including a step of forming an insulating film on the surface of the substrate before forming the resistor film.
A11記載の発明によれば、抵抗体膜を基板から電気的に分離でき、抵抗体膜による抵抗値を正確に設定できる。
(2)第1参考例に係る発明の実施形態
以下では、第1参考例の実施の形態を、添付図面を参照して詳細に説明する。なお、図19〜図38で示した符号は、これらの図面でのみ有効であり、他の実施形態に使用されていても、当該他の実施形態の符号と同じ要素を示すものではない。
According to the invention described in A11, the resistor film can be electrically separated from the substrate, and the resistance value by the resistor film can be set accurately.
(2) Embodiment of Invention According to First Reference Example Hereinafter, an embodiment of a first reference example will be described in detail with reference to the accompanying drawings. Note that the reference numerals shown in FIGS. 19 to 38 are effective only in these drawings, and even if they are used in other embodiments, they do not indicate the same elements as those in the other embodiments.
図19(A)は、第1参考例の一実施形態に係るチップ抵抗器310の外観構成を示す図解的な斜視図であり、図19(B)は、チップ抵抗器310が基板上に実装された状態を示す側面図である。
図19(A)を参照して、第1参考例の一実施形態に係るチップ抵抗器310は、基板311上に形成された第1接続電極312と、第2接続電極313と、抵抗回路網314とを備えている。基板311は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さL=0.3mm、短辺方向の幅W=0.15mm、厚みT=0.1mm程度の大きさの微少なチップである。基板311は、平面視で角が面取りされた角ラウンド形状であってもよい。基板は、たとえばシリコン、ガラス、セラミック等で形成することができる。
FIG. 19A is an illustrative perspective view showing an external configuration of a
Referring to FIG. 19A, a
チップ抵抗器310は、図36に示すように、基板上に格子状に多数個のチップ抵抗器310が形成され、基板が切断されて個々のチップ抵抗器310に分離されることにより得られる。
基板311上において、第1接続電極312は基板311の一方短辺411に沿って設けられた短辺411方向に長手の矩形電極である。第2接続電極313は、基板311上の他方短辺412に沿って設けられた短辺412方向に長手の矩形電極である。抵抗回路網314は、基板311上の第1接続電極312と第2接続電極313とで挟まれた中央領域(回路形成面または素子形成面)に設けられている。そして、抵抗回路網314の一端側は第1接続電極312に電気的に接続されており、抵抗回路網314の他端側は第2接続電極313に電気的に接続されている。これら第1接続電極312、第2接続電極313および抵抗回路網314は、たとえば一例として、基板311上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網314を形成することができる。
As shown in FIG. 36, the
On the
第1接続電極312および第2接続電極313は、それぞれ、外部接続電極として機能する。チップ抵抗器310が回路基板315に実装された状態においては、図19(B)に示すように、第1接続電極312および第2接続電極313が、それぞれ、回路基板315の回路(図示せず)と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第1接続電極312および第2接続電極313は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金(Au)で形成するか、または表面に金メッキを施すことが望ましい。
The
図20は、チップ抵抗器310の平面図であり、第1接続電極312、第2接続電極313および抵抗回路網314の配置関係ならびに抵抗回路網314の平面視の構成(レイアウトパターン)が示されている。
図20を参照して、チップ抵抗器310は、基板311上面の一方短辺411に長辺が沿うように配置された平面視略矩形をした第1接続電極312と、基板311上面の他方短辺412に長辺が沿うように配置された平面視略矩形をした第2接続電極313と、第1接続電極312および第2接続電極313間の平面視矩形の領域に設けられた抵抗回路網314とを含んでいる。
FIG. 20 is a plan view of the
Referring to FIG. 20, the
抵抗回路網314には、基板311上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図20の例では、行方向(基板311の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板311の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜64個の所定の個数が導体膜C(導体で形成された配線膜)で電気的に接続されて、接続された単位抵抗体Rの数に応じた複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は導体膜C(導体で形成された配線膜)で所定の態様に接続されている。
The
さらに、抵抗回路を抵抗回路網314に電気的に組み込んだり、または、抵抗回路網314から電気的に分離するために溶断可能な複数のヒューズ膜F(導体で形成された配線膜)が設けられている。複数のヒューズ膜Fは、第2接続電極313の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズ膜Fおよび接続用導体膜Cが隣接するように配列され、その配列方向が直線状になるように配置されている。
Further, a plurality of fuse films F (wiring films formed of conductors) that can be blown in order to electrically incorporate the resistor circuit into the
図21Aは、図20に示す抵抗回路網314の一部分を拡大して描いた平面図であり、図21Bおよび図21Cは、それぞれ、抵抗回路網314における単位抵抗体Rの構造を説明するために描いた長さ方向の縦断面図および幅方向の縦断面図である。
図21A、図21Bおよび図21Cを参照して、単位抵抗体Rの構成について説明をする。
21A is a plan view illustrating a part of the
The configuration of the unit resistor R will be described with reference to FIGS. 21A, 21B, and 21C.
基板311の上面には絶縁層(SiO2)319が形成され、絶縁層319上に抵抗体膜320が配置されている。抵抗体膜320は、TiN、TiONまたはTiSiONにより形成される。この抵抗体膜320は、第1接続電極312と第2接続電極313との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン」という)とされており、抵抗体膜ライン320は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ライン320上には、導体膜片321としてのアルミニウム膜が積層されている。各導体膜片321は、抵抗体膜ライン320上に、ライン方向に一定間隔Rを開けて積層されている。
An insulating layer (SiO 2 ) 319 is formed on the upper surface of the
この構成の抵抗体膜ライン320および導体膜片321の電気的特徴を回路記号で示すと、図22の通りである。すなわち、図22(A)に示すように、所定間隔Rの領域の抵抗体膜ライン320部分が、それぞれ、一定の抵抗値rの単位抵抗体Rを形成している。導体膜片321が積層された領域は、当該導体膜片321で抵抗体膜ライン320が短絡されている。よって、図22(B)に示す抵抗rの単位抵抗体Rの直列接続からなる抵抗回路が形成されている。
The electrical characteristics of the
また、隣接する抵抗体膜ライン320同士は抵抗体膜ライン320および導体膜片321で接続されているから、図21Aに示す抵抗回路網は、図22(C)に示す抵抗回路を構成している。
図21Bおよび図21Cに示す図解的な断面図において、参照番号311は基板、319は絶縁層としての二酸化シリコンSiO2層、320は絶縁層319上に形成されたTiN、TiONまたはTiSiONの抵抗体膜、321はアルミニウム(Al)の配線膜、322は保護膜としてのSiN膜、323は保護層としてのポリイミド層を示している。
Further, since the adjacent
21B and 21C,
なお、かかる構成の抵抗回路網314の製造プロセスについては、後に詳述する。
この実施形態では、基板上311に形成された抵抗回路網314に含まれる単位抵抗体Rは、抵抗体膜ライン320と、抵抗体膜ライン320上に、ライン方向に一定間隔をあけて積層された複数の導体膜片321とを含み、導体膜片321が積層されていない一定間隔R部分の抵抗体膜ライン320が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ライン320は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板311上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
The manufacturing process of the
In this embodiment, the unit resistor R included in the
抵抗体膜ライン320上に積層された導体膜片321は、単位抵抗体Rを形成するとともに、複数個の単位抵抗体Rを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図23(A)は、図20に示すチップ抵抗器310の平面図の一部分を拡大して描いたヒューズ膜Fを含む領域の部分拡大平面図であり、図23(B)は、図23(A)のB−Bに沿う断面構造を示す図である。
The
FIG. 23A is a partially enlarged plan view of a region including the fuse film F drawn by enlarging a part of the plan view of the
図23(A)(B)に示すように、ヒューズ膜Fも、抵抗体膜320上に積層された配線膜321により形成されている。すなわち、単位抵抗体Rを形成する抵抗体膜ライン320上に積層された導体膜片321と同じレイヤーに、導体膜片321と同じ金属材料であるアルミニウム(Al)により形成されている。なお、導体膜片321は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Rを電気的に接続する接続用導体膜Cとしても用いられている。
As shown in FIGS. 23A and 23B, the fuse film F is also formed of a
つまり、抵抗体膜320上に積層された同一レイヤーにおいて、単位抵抗体R形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網314を構成するための接続用配線膜、ヒューズ膜、ならびに抵抗回路網314を第1接続電極312および第2接続電極313に接続するための配線膜が、同一の金属材料(たとえばアルミニウム)を用いて、同じ製造プロセス(たとえばスパッタリングおよびフォトリソグラフィプロセス)によって形成されている。これにより、このチップ抵抗器310の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜320とのアライメント性も向上する。
That is, in the same layer stacked on the
図24は、図20に示す抵抗回路網314における複数種類の抵抗回路を接続する接続用導体膜Cおよびヒューズ膜Fの配列関係と、その接続用導体膜Cおよびヒューズ膜Fに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図24を参照して、第1接続電極312には、抵抗回路網314に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズ膜F1に接続されている。
FIG. 24 shows the arrangement relationship of the connecting conductor film C and the fuse film F connecting the plurality of types of resistor circuits in the
Referring to FIG. 24, one end of a reference resistance circuit R8 included in the
ヒューズ膜F1と接続用導体膜C2とには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
接続用導体膜C2とヒューズ膜F4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F4と接続用導体膜C5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
One end and the other end of a resistor circuit R64 composed of 64 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C2.
One end and the other end of a resistor circuit R32 including 32 unit resistors R connected in series are connected to the connecting conductor film C2 and the fuse film F4.
One end and the other end of a resistor circuit body R32 formed of a series connection of 32 unit resistors R are connected to the fuse film F4 and the connecting conductor film C5.
接続用導体膜C5とヒューズ膜F6とには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
ヒューズ膜F7および接続用導体膜C9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜C9およびヒューズ膜F10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
One end and the other end of a resistor circuit R16 composed of 16 unit resistors R connected in series are connected to the connecting conductor film C5 and the fuse film F6.
One end and the other end of a resistor circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C9.
One end and the other end of a resistor circuit R4 including four unit resistors R connected in series are connected to the connecting conductor film C9 and the fuse film F10.
ヒューズ膜F11および接続用導体膜C12には、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
接続用導体膜C12およびヒューズ膜F13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズ膜F13および接続用導体膜C15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
One end and the other end of a resistor circuit R2 formed of a series connection of two unit resistors R are connected to the fuse film F11 and the connecting conductor film C12.
One end and the other end of a resistor circuit body R1 including one unit resistor R are connected to the connecting conductor film C12 and the fuse film F13.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C15.
接続用導体膜C15およびヒューズ膜F16には、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
ヒューズ膜F16および接続用導体膜C18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜C18およびヒューズ膜F19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
One end and the other end of a resistance circuit R / 4 composed of four unit resistors R connected in parallel are connected to the connecting conductor film C15 and the fuse film F16.
One end and the other end of a resistor circuit R / 8 composed of eight unit resistors R connected in parallel are connected to the fuse film F16 and the connecting conductor film C18.
One end and the other end of a resistor circuit R / 16 formed by parallel connection of 16 unit resistors R are connected to the connecting conductor film C18 and the fuse film F19.
ヒューズ膜F19および接続用導体膜C22には、32個の単位抵抗体Rの並列接続からなる抵抗回路R/32が接続されている。
複数のヒューズ膜Fおよび接続用導体膜Cは、それぞれ、ヒューズ膜F1、接続用導体膜C2、ヒューズ膜F3、ヒューズ膜F4、接続用導体膜C5、ヒューズ膜F6、ヒューズ膜F7、接続用導体膜C8、接続用導体膜C9、ヒューズ膜F10、ヒューズ膜F11、接続用導体膜C12、ヒューズ膜F13、ヒューズ膜F14、接続用導体膜C15、ヒューズ膜F16、ヒューズ膜F17、接続用導体膜C18、ヒューズ膜F19、ヒューズ膜F20、接続用導体膜C21、接続用導体膜C22が、直線状に配置されて直列に接続されている。各ヒューズ膜Fが溶断されると、ヒューズ膜Fに隣接接続された接続用導体膜Cとの間の電気的接続が遮断される構成である。
A resistor circuit R / 32 composed of 32 unit resistors R connected in parallel is connected to the fuse film F19 and the connecting conductor film C22.
The plurality of fuse films F and the connecting conductor film C are respectively a fuse film F1, a connecting conductor film C2, a fuse film F3, a fuse film F4, a connecting conductor film C5, a fuse film F6, a fuse film F7, and a connecting conductor. Film C8, connecting conductor film C9, fuse film F10, fuse film F11, connecting conductor film C12, fuse film F13, fuse film F14, connecting conductor film C15, fuse film F16, fuse film F17, connecting conductor film C18 The fuse film F19, the fuse film F20, the connecting conductor film C21, and the connecting conductor film C22 are arranged in a straight line and connected in series. When each fuse film F is melted, the electrical connection with the connection conductor film C adjacently connected to the fuse film F is cut off.
この構成を、電気回路図で示すと図25の通りである。すなわち、全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網314は、第1接続電極312および第2接続電極313間に設けられた8個の単位抵抗体Rの直列接続からなる基準抵抗回路R8(抵抗値8r)の抵抗回路を構成している。たとえば、1個の単位抵抗体Rの抵抗値rをr=80Ωとすれば、8r=640Ωの抵抗回路により、第1接続電極312および第2接続電極313が接続されたチップ抵抗器310が構成されている。
This configuration is shown in an electric circuit diagram as shown in FIG. That is, in a state where all the fuse films F are not blown, the
そして、基準抵抗回路R8以外の複数種類の抵抗回路には、それぞれ、ヒューズ膜Fが並列的に接続され、各ヒューズ膜Fによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズ膜Fにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網314に組み込まれてはいない。
The fuse films F are connected in parallel to the plurality of types of resistor circuits other than the reference resistor circuit R8, and the plurality of types of resistor circuits are short-circuited by the fuse films F. In other words, 12 types of 13 resistor circuits R64 to R / 32 are connected in series to the reference resistor circuit R8, but each resistor circuit is short-circuited by the fuse film F connected in parallel. From an electrical viewpoint, each resistance circuit is not incorporated in the
この実施形態に係るチップ抵抗器310は、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズ膜Fが溶断された抵抗回路は、抵抗回路網314に組み込まれることになる。よって、抵抗回路網314の全体の抵抗値を、溶断されたヒューズ膜Fに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
The
換言すれば、この実施形態に係るチップ抵抗器310は、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路(たとえば、F1、F4、F13が溶断されると、抵抗回路R64、R32、R1の直列接続)を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網314の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器310とすることができる。
In other words, the
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、および64個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個、および32個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズ膜Fで短絡された状態で直列に接続されている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網314全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
Further, the plurality of types of resistor circuits have unit resistors R having equal resistance values in series of 1, 2, 4, 8, 16, 32, and 64, in a geometric sequence. A plurality of types of series resistor circuits connected by increasing the number of unit resistors R and two, four, eight, sixteen, and thirty-two unit resistors R having the same resistance value in parallel A plurality of types of parallel resistance circuits are provided which are connected by increasing the number of unit resistors R in a sequence. These are connected in series while being short-circuited by the fuse film F. Therefore, by selectively fusing the fuse film F, the resistance value of the
図26は、第1参考例の他の実施形態に係るチップ抵抗器330の平面図であり、第1接続電極312、第2接続電極313および抵抗回路網314の配置関係ならびに抵抗回路網314の平面視の構成が示されている。
チップ抵抗器330が、前述したチップ抵抗器310と異なるところは、抵抗回路網314における単位抵抗体Rの接続態様である。
FIG. 26 is a plan view of a
The difference between the
すなわち、チップ抵抗器330の抵抗回路網314には、基板311上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体R(図26の構成では、行方向(基板311の長手方向)に沿って8個の単位抵抗体Rが配列され、列方向(基板311の幅方向)に沿って44個の単位抵抗体Rが配列され、合計352個の単位抵抗体Rを含む構成)を有している。そして、これら多数個の単位抵抗体Rの1〜128個の所定個数が電気的に接続されて、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、回路網接続手段としての導体膜およびヒューズ膜Fにより並列態様で接続されている。複数のヒューズ膜Fは、第2接続電極313の内側辺沿いに、配置領域が直線状になるように配列されており、ヒューズ膜Fが溶断されると、ヒューズ膜に接続された抵抗回路が抵抗回路網314から電気的に分離される構成である。
That is, in the
なお、抵抗回路網314を構成する多数個の単位抵抗体Rの構造や、接続用導体膜、ヒューズ膜Fの構造は、先に説明したチップ抵抗器310における対応する部位の構造と同様であるから、ここでの説明については省略する。
図27は、図26に示す抵抗回路網における複数種類の抵抗回路の接続態様と、それらを接続するヒューズ膜Fの配列関係ならびにヒューズ膜Fに接続された複数種類の抵抗回路の接続関係を図解的に示す図である。
Note that the structure of a large number of unit resistors R constituting the
FIG. 27 illustrates a connection mode of a plurality of types of resistor circuits in the resistor network shown in FIG. 26, an arrangement relationship of fuse films F connecting them, and a connection relationship of a plurality of types of resistor circuits connected to the fuse film F. FIG.
図27を参照して、第1接続電極312には、抵抗回路網314に含まれる基準抵抗回路R/16の一端が接続されている。基準抵抗回路R/16は、16個の単位抵抗体Rの並列接続からなり、その他端は残りの抵抗回路が接続される接続用導体膜Cに接続されている。
ヒューズ膜F1と接続用導体膜Cとには、128個の単位抵抗体Rの直列接続からなる抵抗回路R128の一端および他端が接続されている。
Referring to FIG. 27, one end of reference resistance circuit R / 16 included in
One end and the other end of a resistor circuit R128 including 128 unit resistors R connected in series are connected to the fuse film F1 and the connecting conductor film C.
ヒューズ膜F5と接続用導体膜Cとには、64個の単位抵抗体Rの直列接続からなる抵抗回路R64の一端および他端が接続されている。
抵抗膜F6と接続用導体膜Cとには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズ膜F7と接続用導体膜Cとには、16個の単位抵抗体Rの直列接続からなる抵抗回路R16の一端および他端が接続されている。
One end and the other end of a resistor circuit R64 composed of 64 unit resistors R connected in series are connected to the fuse film F5 and the connecting conductor film C.
One end and the other end of a resistor circuit R32 composed of a series connection of 32 unit resistors R are connected to the resistor film F6 and the connecting conductor film C.
One end and the other end of a resistor circuit R16 composed of 16 unit resistors R connected in series are connected to the fuse film F7 and the connecting conductor film C.
ヒューズ膜F8と接続用導体膜Cとには、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
ヒューズ膜F9と接続用導体膜Cとには、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
ヒューズ膜F10と接続用導体膜Cとには、2個の単位抵抗体Rの直列接続からなる抵抗回路R2の一端および他端が接続されている。
One end and the other end of a resistor circuit R8 composed of eight unit resistors R connected in series are connected to the fuse film F8 and the connecting conductor film C.
One end and the other end of a resistor circuit R4 formed of a series connection of four unit resistors R are connected to the fuse film F9 and the connecting conductor film C.
One end and the other end of a resistance circuit R2 formed of a series connection of two unit resistors R are connected to the fuse film F10 and the connecting conductor film C.
ヒューズ膜F11と接続用導体膜Cとには、1個の単位抵抗体Rの直列接続からなる抵抗回路R1の一端および他端が接続されている。
ヒューズ膜F12と接続用導体膜Cとには、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズ膜F13と接続用導体膜Cとには、4個の単位抵抗体Rの並列接続からなる抵抗回路R/4の一端および他端が接続されている。
One end and the other end of a resistor circuit R1 formed by connecting one unit resistor R in series are connected to the fuse film F11 and the connecting conductor film C.
One end and the other end of a resistance circuit R / 2 composed of two unit resistors R connected in parallel are connected to the fuse film F12 and the connecting conductor film C.
One end and the other end of a resistor circuit R / 4 composed of four unit resistors R connected in parallel are connected to the fuse film F13 and the connecting conductor film C.
ヒューズ膜F14、F15、F16は電気的に接続されており、これらヒューズ膜F14、F15、F16と接続用導体Cとには、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
ヒューズ膜F17、F18、F19、F20、F21は電気的に接続されており、これらヒューズ膜F17〜F21と接続用導体膜Cとには、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
The fuse films F14, F15, and F16 are electrically connected, and the fuse films F14, F15, and F16 and the connection conductor C are connected to a resistor circuit R / 8 that includes eight unit resistors R connected in parallel. Are connected at one end and the other end.
The fuse films F17, F18, F19, F20, and F21 are electrically connected, and the fuse films F17 to F21 and the connecting conductor film C are connected to a resistor circuit composed of 16 unit resistors R connected in parallel. One end and the other end of R / 16 are connected.
ヒューズ膜Fは、ヒューズ膜F1〜F21の21個備えられていて、これらは全て第2接続電極313に接続されている。
かかる構成であるから、抵抗回路の一端が接続されたいずれかのヒューズ膜Fが溶断されると、そのヒューズ膜Fに一端が接続された抵抗回路は、抵抗回路網314から電気的に切り離される。
The fuse film F includes 21 fuse films F <b> 1 to F <b> 21, all of which are connected to the
With this configuration, when any one of the fuse films F to which one end of the resistor circuit is connected is blown, the resistor circuit having one end connected to the fuse film F is electrically disconnected from the
図27の構成、すなわちチップ抵抗器330に備えられた抵抗回路網314の構成を、電気回路図で示すと図28の通りである。全てのヒューズ膜Fが溶断されていない状態では、抵抗回路網314は、第1接続電極314および第2接続電極313間に、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路を構成している。
The configuration of FIG. 27, that is, the configuration of the
そして、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズ膜Fが直列に接続されている。よって、この抵抗回路網314を有するチップ抵抗器330では、要求される抵抗値に応じて、ヒューズ膜Fを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズ膜Fに対応する抵抗回路(ヒューズ膜Fが直列に接続された抵抗回路)は、抵抗回路網314から電気的に分離され、チップ抵抗器310の抵抗値を調整することができる。
A fuse film F is connected in series to each of 12 types of resistance circuits other than the reference resistance circuit R / 16. Therefore, in the
換言すれば、この実施形態に係るチップ抵抗器330も、複数種類の抵抗回路に対応して設けられたヒューズ膜を選択的に溶断することにより、複数種類の抵抗回路を抵抗回路網から電気的に分離することができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網314の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器330とすることができる。
In other words, the
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Rが、直列に1個、2個、4個、8個、16個、32個、64個および128個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Rが並列に2個、4個、8個、16個と、等比数列的に単位抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。よって、ヒューズ膜Fを選択的に溶断することにより、抵抗回路網314全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値に設定することができる。
Further, the plurality of types of resistor circuits have unit resistors R having the same resistance value in series of 1, 2, 4, 8, 16, 32, 64, and 128, in a geometric sequence. In other words, the number of unit resistors R is increased and connected in series, as well as two, four, eight, and sixteen unit resistances R having the same resistance value in parallel. Are provided with a plurality of types of parallel resistance circuits connected with an increased number of unit resistors R. Therefore, by selectively fusing the fuse film F, the resistance value of the
なお、図28に示す電気回路においては、基準抵抗回路R/16および、並列接続された抵抗回路のうち、抵抗値の小さな抵抗回路には、過電流が流れる傾向があり、抵抗設定時に、抵抗に流せる定格電流を大きく設計しなければならない。
そこで、電流を分散させるために、図28に示す電気回路を、図29(A)に示す電気回路構成となるように、抵抗回路網の接続構造を変更してもよい。すなわち、基準抵抗回路R/16を無くし、かつ、並列接続される抵抗回路は、最小の抵抗値をrとし、抵抗値rの抵抗単位体R1を複数組並列に接続した構成440を含む回路に変えるのである。
In the electric circuit shown in FIG. 28, the reference resistor circuit R / 16 and the resistor circuit having a small resistance value among the resistor circuits connected in parallel tend to flow overcurrent. The rated current that can be passed through is designed to be large.
Therefore, in order to disperse the current, the connection structure of the resistor network may be changed so that the electric circuit shown in FIG. 28 has the electric circuit configuration shown in FIG. That is, the reference resistor circuit R / 16 is eliminated, and the resistor circuit connected in parallel is a circuit including a
図29(B)は、具体的な抵抗値を示した電気回路図であり、80Ωの単位抵抗体とヒューズ膜Fとの直列接続を複数組並列に接続した構成440を含む回路とされている。これにより、流れる電流の分散を図ることができる。
図30は、第1参考例のさらに他の実施形態に係るチップ抵抗器に備えられる抵抗回路網314の回路構成を電気回路図で示した図である。図30に示す抵抗回路網314の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。
FIG. 29B is an electric circuit diagram showing a specific resistance value, and is a circuit including a
FIG. 30 is an electric circuit diagram showing a circuit configuration of a
直列接続される複数種類の抵抗回路には、先の実施形態と同様、各抵抗回路に、並列にヒューズ膜Fが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズ膜Fで短絡状態とされている。従って、ヒューズ膜Fを溶断すると、そのヒューズ膜Fで短絡されていた抵抗回路が、抵抗回路網314に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズ膜Fが接続されている。従って、ヒューズ膜Fを溶断することにより、ヒューズ膜Fが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
Similarly to the previous embodiment, a fuse film F is connected to each resistor circuit in parallel to the plurality of types of resistor circuits connected in series, and the plurality of types of resistor circuits connected in series are all fuse films F. In short circuit condition. Therefore, when the fuse film F is blown, the resistance circuit short-circuited by the fuse film F is electrically incorporated into the
On the other hand, a fuse film F is connected in series to each of a plurality of types of resistor circuits connected in parallel. Therefore, by fusing the fuse film F, the resistance circuit to which the fuse film F is connected in series can be electrically disconnected from the parallel connection of the resistance circuit.
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作ることができる。よって、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗回路網314を用いて作ることができる。
また、より精度良く抵抗値を設定する場合は、要求抵抗値に近い直列接続側抵抗回路のヒューズ膜を予めカットしておけば、細かな抵抗値の調整を並列接続側の抵抗回路のヒューズ膜を溶断することにより行うことができ、所望の抵抗値への合わせ込みの精度が上がる。
With this configuration, for example, a small resistance of 1 kΩ or less can be made on the parallel connection side, and a resistance circuit of 1 kΩ or more can be made on the series connection side. Therefore, a wide range of resistance circuits from a small resistance of several Ω to a large resistance of several MΩ can be created using the
When setting the resistance value with higher accuracy, if the fuse film of the resistance circuit on the series connection side that is close to the required resistance value is cut in advance, fine adjustment of the resistance value can be performed on the fuse film of the resistance circuit on the parallel connection side. Can be carried out by fusing, and the accuracy of adjustment to a desired resistance value is increased.
図31は、10Ω〜1MΩの抵抗値を有するチップ抵抗器における抵抗回路網314の具体的な構成例を示す電気回路図である。
図31に示す抵抗回路網314も、ヒューズ膜Fで短絡された複数種類の抵抗回路の直列接続と、ヒューズ膜Fが直列接続された複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっている。
FIG. 31 is an electric circuit diagram showing a specific configuration example of the
31 also includes a series connection of a plurality of types of resistor circuits short-circuited by the fuse film F and a parallel connection of a plurality of types of resistor circuits to which the fuse film F is connected in series. It has a circuit configuration.
図31の抵抗回路によれば、並列接続側において、10〜1kΩの任意の抵抗値を、精度1%以内で設定できる。また、直列接続側の回路で、1k〜1MΩの任意の抵抗値を、精度1%以内で設定できる。直列接続側の回路を使用する場合は、所望の抵抗値に近い抵抗回路のヒューズ膜Fを予め溶断し、所望の抵抗値に合わせ込んでおくことで、より精度良く抵抗値を設定できるという利点がある。 According to the resistance circuit of FIG. 31, an arbitrary resistance value of 10 to 1 kΩ can be set within an accuracy of 1% on the parallel connection side. In addition, an arbitrary resistance value of 1 k to 1 MΩ can be set within an accuracy of 1% in the series connection side circuit. When using a circuit on the series connection side, an advantage that the resistance value can be set with higher accuracy by fusing the fuse film F of the resistance circuit close to the desired resistance value in advance and adjusting it to the desired resistance value. There is.
なお、ヒューズ膜Fは、接続用導体膜Cと同一のレイヤーを用いる場合のみを説明したが、接続用導電膜C部分は、その上に更に別の導体膜を積層するようにし、導体膜の抵抗値を下げるようにしてもよい。また、抵抗体膜をなくして、接続用導体膜Cのみとしても良い。なお、この場合であっても、ヒューズ膜Fの上に導体膜を積層しなければ、ヒューズ膜Fの溶断性が悪くなることはない。 The fuse film F has been described only in the case of using the same layer as the connection conductor film C. However, the conductive film C for connection is formed by further laminating another conductor film on the conductor film C. The resistance value may be lowered. Further, the resistor film may be omitted and only the connecting conductor film C may be used. Even in this case, if the conductor film is not laminated on the fuse film F, the fusing property of the fuse film F does not deteriorate.
図32は、第1参考例のさらに他の実施形態に係るチップ抵抗器390の要部構造を説明するための図解的な平面図である。
たとえば、前述したチップ抵抗器310(図19、図20参照)や、チップ抵抗器330(図26参照)では、抵抗回路を構成する抵抗体膜ライン320と導体膜片321の関係を平面視で表わすと、図32(A)に示す構成になっている。すなわち、図32(A)に示すように、所定間隔Rの領域の抵抗体膜ライン320部分が、一定の抵抗値rの単位抵抗体Rを形成している。そして単位抵抗体Rの両側には導体膜片321が積層され、当該導体膜片321で抵抗体膜ライン320が短絡されている。
FIG. 32 is an illustrative plan view for explaining a main structure of a chip resistor 390 according to still another embodiment of the first reference example.
For example, in the above-described chip resistor 310 (see FIGS. 19 and 20) and the chip resistor 330 (see FIG. 26), the relationship between the
ここで、前述したチップ抵抗器310およびチップ抵抗器330では、単位抵抗体Rを形成している抵抗体膜ライン320部分の長さは、たとえば12μmであり、抵抗体膜ライン320の幅は、たとえば1.5μmであり、単位抵抗(シート抵抗)は10Ω/□である。このため、単位抵抗体Rの抵抗値rは、r=80Ωである。
ところで、たとえば図19、図20に示すチップ抵抗器310において、抵抗回路網314の配置領域を拡げることなく、抵抗回路網314の抵抗値を高めて、チップ抵抗器310の高抵抗化を図りたいといった要望がある。
Here, in the
By the way, in the
そこで、この実施形態に係るチップ抵抗器390では、抵抗回路網314のレイアウトを変更するとともに、抵抗回路網に含まれる抵抗回路を構成する単位抵抗体を、平面視において、図32(B)に示す形状および大きさとした。
図32(B)を参照して、抵抗体膜ライン320は、幅1.5μmで直線状に延びるライン状の抵抗体膜ライン320を含む。そして、抵抗体膜ライン320において、所定間隔R′の抵抗体膜ライン320部分が、一定の抵抗値r′の単位抵抗体R′を形成している。単位抵抗体R′の長さは、たとえば17μmにする。こうすれば、単位抵抗体R′の抵抗値r′は、図32(A)に示す単位抵抗体Rに比べて、ほぼ2倍のr′=160Ωの単位抵抗体とすることができる。
Therefore, in the chip resistor 390 according to this embodiment, the layout of the
Referring to FIG. 32B, the
また、抵抗体膜ライン320上に積層される導体膜片321の長さは、図32(A)に示すものにおいても、(B)に示すものにおいても、同じ長さで構成することができる。それゆえ、抵抗回路網314に含まれる抵抗回路を構成する各単位抵抗体R′のレイアウトパターンを変更し、単位抵抗体R′が直列状に接続できるレイアウトパターンとすることにより、チップ抵抗器390は高抵抗化が実現されたものとなる。
Moreover, the length of the
図33は、図19〜図25を参照して説明したチップ抵抗器310の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図19〜図25を参照しつつ、チップ抵抗器310の製造方法について詳細に説明をする。
ステップS1:まず、基板311(実際には個々のチップ抵抗器310に切り分けられる前のウエハ(図35参照))が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層319としての二酸化シリコン(SiO2)層が形成される。
FIG. 33 is a flowchart showing an example of the manufacturing process of the
Step S1: First, a substrate 311 (actually a wafer (see FIG. 35) before being cut into individual chip resistors 310) is placed in a predetermined processing chamber, and an insulating layer is formed on the surface thereof by, eg, thermal oxidation. A silicon dioxide (SiO2) layer as 319 is formed.
ステップS2:次に、たとえばスパッタ法によって、TiN、TiONまたはTiSiONの抵抗体膜320が絶縁層319の表面全域に形成される。
ステップS3:そして、絶縁層319の表面全域に形成された抵抗体膜320の抵抗値が測定される。この測定は、たとえば四探針プローブを用いた四探針法により行われる。抵抗体膜320のシート抵抗値をこの段階で測定して確認しておくことにより、後のフォトリソグラフィプロセスで所望の形状にされる抵抗配線の抵抗値の安定化を実現できる。また、測定されたシート抵抗値に基づいて、抵抗体膜320の膜厚が計算されてもよい。膜厚は、次のチップ抵抗器のための製造プロセスの調整、改良に利用でき、次のチップ抵抗器の製造プロセスで膜厚を制御し、所望のシート抵抗値を得るのに役立つ。
Step S2: Next, a
Step S3: The resistance value of the
ステップS4:次に、たとえばスパッタ法によって、抵抗体膜320の表面全域にたとえばアルミニウム(Al)の配線膜321が積層形成される。積層された抵抗体膜320および配線膜321の2層の膜の合計膜厚は8000Å程度とされてもよい。
ステップS5:次に、フォトリソグラフィプロセスを用い、配線膜321の表面に、抵抗回路網314の平面視の構成(導体膜Cおよびヒューズ膜Fを含むレイアウトパターン)に対応したレジストパターンが形成される(第1レジストパターンの形成)。
Step S4: Next, for example, an aluminum (Al)
Step S5: Next, using a photolithography process, a resist pattern corresponding to the configuration of the
ステップS6:そして、第1エッチング工程が行われる。すなわち、ステップS4で形成された第1レジストパターンをマスクとして、抵抗体膜320および配線膜321という積層された2層膜が、たとえば反応性イオンエッチング(RIE)によりエッチングされる。そして、エッチング後に第1レジストパターンは剥離される。
ステップS7:再び、フォトリソグラフィプロセスを用いて、第2レジストパターンが形成される。ステップS7で形成される第2レジストパターンは、抵抗体膜320上に積層された配線膜321を選択的に除去して、単位抵抗体R(図20で細いドットを付して示す領域)を形成するためのパターンである。
Step S6: Then, the first etching process is performed. That is, using the first resist pattern formed in step S4 as a mask, the stacked two-layer film of the
Step S7: A second resist pattern is formed again using a photolithography process. In the second resist pattern formed in step S7, the
ステップS8:ステップS7で形成された第2レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜321のみが選択的にエッチングされる(第2エッチング工程)。エッチング後、第2レジストパターンが剥離される。これにより、図20に示した抵抗回路網314のレイアウトパターンが得られる。
ステップS9:この段階で、基板311表面に形成された抵抗回路網314の抵抗値(回路網314全体の抵抗値)が測定される。この測定は、たとえばマルチプローブピンを図20に示す第1接続電極312とつながる側の抵抗回路網314の端部と、第2接続電極313につながる側のヒューズ膜および抵抗回路網314の端部とに接触させて測定する。この測定により、製造された抵抗回路網314の初期状態における良否が判定できる。
Step S8: Using the second resist pattern formed in step S7 as a mask, only the
Step S9: At this stage, the resistance value of the
ステップS10:次いで、基板311の上に形成された抵抗回路網314の全面を覆うように、たとえば窒化膜からなるカバー膜322aが形成される。このカバー膜322aの形成は、プラズマCVD法によって行われてもよく、たとえば膜厚3000Å程度の窒化シリコン膜(SiN膜)が形成されてもよい。カバー膜322aは、パターニングされた配線膜321、抵抗体膜320およびヒューズ膜Fを覆う。
Step S10: Next, a cover film 322a made of, for example, a nitride film is formed so as to cover the entire surface of the
ステップS11:この状態から、ヒューズ膜Fを選択的に溶断して、チップ抵抗器310を所望の抵抗値に合わせ込むためのレーザトリミングが行われる。すなわち、図34(A)に示すように、ステップS8で行われた全抵抗値測定の測定結果に応じて選択されたヒューズ膜Fにレーザ光を当てて、そのヒューズ膜Fおよびその下に位置する抵抗体膜320が溶断される。これにより、ヒューズ膜Fで短絡されていた対応する抵抗回路が抵抗回路網314中に組み込まれ、抵抗回路網314の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズ膜Fにレーザ光を当てるとき、カバー膜322aの働きによって、ヒューズ膜Fの近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ膜Fおよびその下層の抵抗体膜320が溶断する。
Step S11: From this state, laser trimming for selectively fusing the fuse film F and adjusting the
ステップS12:次に、図34(B)に示すように、たとえばプラズマCVD法によって、カバー膜322a上に窒化シリコン膜が堆積され、パッシベーション膜322が形成される。前述のカバー膜322aは、最終形態において、パッシベーション膜322と一体化し、このパッシベーション膜322の一部を構成する。ヒューズ膜Fおよびその下層の抵抗体膜320の切断後に形成されたパッシベーション膜322は、ヒューズ膜Fおよびその下層の抵抗体膜320の溶断の際に同時に破壊されたカバー膜322aの開口322b内に入り込み、ヒューズ膜Fおよびその下層の抵抗体膜320の切断面を保護する。従って、パッシベーション膜322は、ヒューズ膜Fの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜322は、全体で、たとえば8000Å程度の膜厚を有するように形成されてもよい。
Step S12: Next, as shown in FIG. 34B, a silicon nitride film is deposited on the cover film 322a by, for example, plasma CVD to form a
ステップS13:次いで、図34(C)に示すように、全面に樹脂膜323が塗布される。樹脂膜323としては、たとえば感光性のポリイミドの塗布膜323が用いられる。
ステップS14:この樹脂膜323に対して、前記第1接続電極312、第2接続電極313の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜323に第1接続電極312および第2接続電極313のためのパッド開口が形成される。
Step S13: Next, as shown in FIG. 34C, a
Step S14: The
ステップS15:その後、樹脂膜323を硬化するための熱処理(ポリイミドキュア)が行われ、熱処理によりポリイミド膜323が安定化される。
ステップS16:次に、第1接続電極312および第2接続電極313を形成すべき位置に貫通孔を有するポリイミド膜323をマスクとしてパッシベーション膜322のエッチングが行われる。それによって、配線膜321を第1接続電極312の領域および第2接続電極313の領域において露出させるパッド開口が形成される。パッシベーション膜322のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
Step S15: Thereafter, heat treatment (polyimide cure) for curing the
Step S16: Next, the
ステップS17:2つのパッド開口から露出した配線膜321にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定(アフター測定)が行われる。
ステップS18:2つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第1接続電極312および第2接続電極313を成長させる。
Step S17: The resistance value measurement (after-measurement) for confirming that the multi-probe pin is brought into contact with the
Step S18: The
ステップS19:その後、ウエハ表面に配列形成された多数個(たとえば50万個)の各チップ抵抗器を個々のチップ抵抗器310に分離するために、フォトリソグラフィによって第3のレジストパターンが形成される。レジスト膜はウエハの表面において、たとえば図36における各チップ抵抗器310を保護すべく設けられ、各チップ抵抗器310間がエッチングされるように形成される。
Step S19: Thereafter, a third resist pattern is formed by photolithography in order to separate a large number (for example, 500,000) of chip resistors arranged on the wafer surface into
ステップS20:そしてプラズマダイシングが実行される。プラズマダイシングは、第3レジストパターンをマスクとしたエッチングであり、基板311の表面から所定深さの溝が、各チップ抵抗器310の間に形成される。その後レジスト膜が剥離される。
ステップS21:そして、たとえば図35(A)に示すように、表面に保護テープ400が貼着される。
Step S20: Then, plasma dicing is executed. Plasma dicing is etching using the third resist pattern as a mask, and a groove having a predetermined depth from the surface of the
Step S21: Then, as shown in FIG. 35A, for example, the
ステップS22:次いで、ウエハの裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器310に分離される(図35(A)(B))。
ステップS23:そして、図35(C)に示すように、裏面側にキャリアテープ(熱発泡シート)500が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器310は、キャリアテープ500上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる(図35(D))。
Step S22: Next, the back surface of the wafer is ground, and the chip resistors are separated into individual chip resistors 310 (FIGS. 35A and 35B).
Step S23: As shown in FIG. 35C, a large number of
ステップS24:熱発泡シート500は、加熱されることによりその内部に含まれる熱発泡粒子501が膨らみ、それによりキャリアテープ500表面に接着されている各チップ抵抗器310はキャリアテープ500から剥離されて個々に分離される(図35(E)(F))。
図37は、第1参考例の製造方法により製造されたチップ抵抗器が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン501は、扁平な直方体形状の筐体502の内部に電子部品を収納して構成されている。筐体502は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体502の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネル503の表示面が露出している。表示パネル503の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
Step S24: The thermally foamed
FIG. 37 is a perspective view illustrating an appearance of a smartphone that is an example of an electronic device in which the chip resistor manufactured by the manufacturing method of the first reference example is used. The
表示パネル503は、筐体502の一つの主面の大部分を占める長方形形状に形成されている。表示パネル503の一つの短辺に沿うように、操作ボタン504が配置されている。この実施形態では、複数(3つ)の操作ボタン504が表示パネル503の短辺に沿って配列されている。使用者は、操作ボタン504およびタッチパネルを操作することによって、スマートフォン501に対する操作を行い、必要な機能を呼び出して実行させることができる。
The
表示パネル503の別の一つの短辺の近傍には、スピーカ505が配置されている。スピーカ505は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン504の近くには、筐体502の一つの側面にマイクロフォン506が配置されている。マイクロフォン506は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
A
図38は、筐体502の内部に収容された電子回路アセンブリ510の構成を示す図解的な平面図である。電子回路アセンブリ510は、配線基板511と、配線基板511の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)512−520と、複数のチップ部品とを含む。複数のICは、伝送処理IC512、ワンセグTV受信IC513、GPS受信IC514、FMチューナIC515、電源IC516、フラッシュメモリ517、マイクロコンピュータ518、電源IC519およびベースバンドIC520を含む。複数のチップ部品は、チップインダクタ521,525,535、チップ抵抗器522,524,533、チップキャパシタ527,530,534、およびチップダイオード528,531を含む。チップ抵抗器522,524,533は、第1参考例の製造方法により製造されたものである。
FIG. 38 is a schematic plan view showing the configuration of the
伝送処理IC512は、表示パネル503に対する表示制御信号を生成し、かつ表示パネル503の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル503との接続のために、伝送処理IC512には、フレキシブル配線509が接続されている。
ワンセグTV受信IC513は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC513の近傍には、複数のチップインダクタ521と、複数のチップ抵抗器522とが配置されている。ワンセグTV受信IC513、チップインダクタ521およびチップ抵抗器522は、ワンセグ放送受信回路523を構成している。チップインダクタ521およびチップ抵抗器522は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路523に高精度な回路定数を与える。
The
The one-seg
GPS受信IC514は、GPS衛星からの電波を受信してスマートフォン501の位置情報を出力する電子回路を内蔵している。
FMチューナIC515は、その近傍において配線基板511に実装された複数のチップ抵抗器524および複数のチップインダクタ525とともに、FM放送受信回路526を構成している。チップ抵抗器524およびチップインダクタ525は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路526に高精度な回路定数を与える。
The
The
電源IC516の近傍には、複数のチップキャパシタ527および複数のチップダイオード528が配線基板511の実装面に実装されている。電源IC516は、チップキャパシタ527およびチップダイオード528とともに、電源回路529を構成している。
フラッシュメモリ517は、オペレーティングシステムプログラム、スマートフォン501の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
In the vicinity of the
The
マイクロコンピュータ518は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォン501の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ518の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源IC519の近くには、複数のチップキャパシタ530および複数のチップダイオード531が配線基板511の実装面に実装されている。電源IC519は、チップキャパシタ530およびチップダイオード531とともに、電源回路532を構成している。
The
Near the
ベースバンドIC520の近くには、複数のチップ抵抗器533、複数のチップキャパシタ534、および複数のチップインダクタ535が、配線基板511の実装面に実装されている。ベースバンドIC520は、チップ抵抗器533、チップキャパシタ534およびチップインダクタ535とともに、ベースバンド通信回路536を構成している。ベースバンド通信回路536は、電話通信およびデータ通信のための通信機能を提供する。
Near the
このような構成によって、電源回路529,532によって適切に調整された電力が、伝送処理IC512、GPS受信IC514、ワンセグ放送受信回路523、FM放送受信回路526、ベースバンド通信回路536、フラッシュメモリ517およびマイクロコンピュータ518に供給される。マイクロコンピュータ518は、伝送処理IC512を介して入力される入力信号に応答して演算処理を行い、伝送処理IC512から表示パネル503に表示制御信号を出力して表示パネル503に各種の表示を行わせる。
With such a configuration, power appropriately adjusted by the
タッチパネルまたは操作ボタン504の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路523の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル503に出力し、受信された音声をスピーカ505から音響化させるための演算処理が、マイクロコンピュータ518によって実行される。
また、スマートフォン501の位置情報が必要とされるときには、マイクロコンピュータ518は、GPS受信IC514が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
When reception of the one-segment broadcast is instructed by operating the touch panel or the
Further, when the position information of the
さらに、タッチパネルまたは操作ボタン504の操作によってFM放送受信指令が入力されると、マイクロコンピュータ518は、FM放送受信回路526を起動し、受信された音声をスピーカ505から出力させるための演算処理を実行する。
フラッシュメモリ517は、通信によって取得したデータの記憶や、マイクロコンピュータ518の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ518は、必要に応じて、フラッシュメモリ517に対してデータを書き込み、またフラッシュメモリ517からデータを読み出す。
Further, when an FM broadcast reception command is input by operating the touch panel or the
The
電話通信またはデータ通信の機能は、ベースバンド通信回路536によって実現される。マイクロコンピュータ518は、ベースバンド通信回路536を制御して、音声またはデータを送受信するための処理を行う。
第1参考例は、以上説明した実施形態の製造方法に限定されるものではなく、前記(1)第1参考例に係る発明の特徴に記載された事項の範囲内で種々の設計変更を施すことが可能である。たとえば、各特徴A1〜A11で特定されていない製造の工程を変更したり、割愛したり、追加したものも、第1参考例の範囲に含まれる。
The function of telephone communication or data communication is realized by the
The first reference example is not limited to the manufacturing method of the embodiment described above, and various design changes are made within the scope of the matters described in the features of the invention according to (1) the first reference example. It is possible. For example, a manufacturing process that is not specified in each of the features A1 to A11 is changed, omitted, or added, and is included in the scope of the first reference example.
10、30 チップ抵抗器
11 基板
12 第1接続電極(外部接続電極)
13 第2接続電極(外部接続電極)
14 抵抗回路網
20、103 抵抗体膜(抵抗体膜ライン)
21 導体膜(配線膜)
F ヒューズ膜
C 接続用導体膜
10, 30
13 Second connection electrode (external connection electrode)
14
21 Conductor film (wiring film)
F Fuse film C Conductive film for connection
Claims (13)
前記抵抗体膜の表面に接するように配線膜を形成する工程と、
フォトリソグラフィによって、前記配線膜の上に第1レジストパターンを形成する工程と、
前記第1レジストパターンをマスクとして、前記配線膜および前記抵抗体膜をエッチングする第1エッチング工程と、
フォトリソグラフィによって、前記第1エッチング工程の後に、前記配線膜の上に第2レジストパターンを形成する工程と、
前記第2レジストパターンをマスクとして前記抵抗体膜の上の前記配線膜を部分的にエッチングすることにより、前記基板上に複数の抵抗体を形成する第2エッチング工程とを含む、チップ抵抗器の製造方法。 Forming a resistor film on the substrate;
Forming a wiring film in contact with the surface of the resistor film;
Forming a first resist pattern on the wiring film by photolithography;
A first etching step of etching the wiring film and the resistor film using the first resist pattern as a mask;
A step of forming a second resist pattern on the wiring film by photolithography after the first etching step;
A second etching step of forming a plurality of resistors on the substrate by partially etching the wiring film on the resistor film using the second resist pattern as a mask. Production method.
前記第1エッチング工程によって、前記ヒューズ領域に、前記複数の抵抗体を抵抗回路網に電気的に取り込み、または、抵抗回路網から電気的に分離するために切断可能な複数のヒューズが形成される、請求項1に記載のチップ抵抗器の製造方法。 The first resist pattern includes a resistor region in which the plurality of resistors are to be formed, a pad region for external connection, and a fuse region between the resistor region and the pad region in the first etching step. Is a resist pattern formed by
The first etching step forms a plurality of fuses that can be cut in the fuse region in order to electrically take the plurality of resistors into the resistor network or to electrically separate them from the resistor network. The manufacturing method of the chip resistor of Claim 1.
前記第2エッチング工程よりも後に、前記一対のパッド領域間の電気抵抗を測定する工程と、
前記測定された電気抵抗に基づいて前記複数のヒューズのなかから切断すべきヒューズを選択する工程と、
前記選択されたヒューズを切断するヒューズ切断工程とをさらに含む、請求項2に記載のチップ抵抗器の製造方法。 The first resist pattern includes a pair of pad regions;
A step of measuring an electrical resistance between the pair of pad regions after the second etching step;
Selecting a fuse to be cut from the plurality of fuses based on the measured electrical resistance;
The method for manufacturing a chip resistor according to claim 2, further comprising a fuse cutting step of cutting the selected fuse.
フォトリソグラフィを利用して、前記保護膜に前記パッド領域の一部を露出させるパッド開口を形成する工程とをさらに含む、請求項3または4に記載のチップ抵抗器の製造方法。 Forming a protective film covering the wiring film after the fuse cutting step;
The method of manufacturing a chip resistor according to claim 3, further comprising: forming a pad opening that exposes a part of the pad region in the protective film using photolithography.
前記パッド開口を形成する工程が、前記塗布膜を前記パッド開口に対応した露光パターンで露光する工程と、露光後の前記塗布膜を現像する工程と、現像された前記塗布膜をマスクとして前記パッシベーション膜をエッチングして開口する工程とを含む、請求項7に記載のチップ抵抗器の製造方法。 The step of forming the protective film includes a step of forming a photosensitive resin coating film on the passivation film,
The step of forming the pad opening includes the step of exposing the coating film with an exposure pattern corresponding to the pad opening, the step of developing the coating film after exposure, and the passivation using the developed coating film as a mask. A method of manufacturing a chip resistor according to claim 7, comprising: a step of etching and opening the film.
前記基板上に前記複数のチップ抵抗器領域の境界領域に対応した第3レジストパターンをフォトリソグラフィによって形成する工程と、
前記第3レジストパターンをマスクとしたエッチングによって、前記基板の前記境界領域に前記基板の表面から所定深さの溝を形成する第3エッチング工程と、
前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ抵抗器に分割する工程とをさらに含む、請求項1〜8のいずれか一項に記載のチップ抵抗器の製造方法。 The substrate includes a plurality of chip resistor regions;
Forming a third resist pattern corresponding to a boundary region of the plurality of chip resistor regions on the substrate by photolithography;
A third etching step of forming a groove having a predetermined depth from the surface of the substrate in the boundary region of the substrate by etching using the third resist pattern as a mask;
The chip resistor manufacturing method according to claim 1, further comprising: grinding the back surface of the substrate until the groove reaches the groove, and dividing the substrate into a plurality of chip resistors. Method.
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