JP6584574B2 - Chip component and manufacturing method thereof - Google Patents
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Description
本発明は、チップ部品およびその製造方法、ならびに、前記チップ部品を備えた回路アセンブリおよび電子機器に関する。 The present invention relates to a chip component and a manufacturing method thereof, and a circuit assembly and an electronic device including the chip component.
特許文献1は、絶縁基板上に形成された抵抗膜をレーザトリミングした後、ガラスによるカバーコートを形成したチップ抵抗器を開示している。
特許文献1のチップ抵抗器では、電極が絶縁基板の片方の面にしか形成されていない。そのため、このチップ抵抗器を実装基板に半田付けしたときには、チップ抵抗器は当該片方の面のみで実装基板に接着されることなり、したがって接着強度が十分とは言えない場合がある。しかも、接着面が一つの面のみであるため、半田上でチップ抵抗器が安定せず、また、当該接着面に沿う横方向(実装基板に沿う方向)の力がチップ抵抗器に加わったときに、チップ抵抗器が外れ易いという不具合もある。
In the chip resistor of
本発明一実施形態は、実装基板に対する接着強度の向上、および、実装形状の安定化を図ることができるチップ部品およびその製造方法を提供する。 One embodiment of the present invention provides a chip component and a method for manufacturing the same that can improve the adhesion strength to the mounting substrate and stabilize the mounting shape.
本発明の一実施形態は、一方側の第1主面、他方側の第2主面、ならびに、前記第1主面および前記第2主面を接続し、前記第1主面および前記第2主面の法線方向に沿って平面的に延びる側面を有する基板と、前記基板の前記第1主面を部分的に被覆する樹脂膜と、前記樹脂膜を部分的に被覆し、前記基板の前記第1主面の縁部において前記基板の前記第1主面および前記側面を一体的に被覆し、前記基板の前記第2主面に対して前記第1主面側に間隔を空けて形成された電極と、前記基板および前記電極の間に介在する絶縁膜と、を含む、チップ部品を提供する。 In one embodiment of the present invention, the first main surface on one side, the second main surface on the other side, and the first main surface and the second main surface are connected, and the first main surface and the second main surface are connected. A substrate having a side surface extending in a plane along a normal direction of the main surface; a resin film partially covering the first main surface of the substrate; and partially covering the resin film; The first main surface and the side surface of the substrate are integrally covered with an edge portion of the first main surface, and the first main surface side is spaced from the second main surface of the substrate. There is provided a chip component including a formed electrode and an insulating film interposed between the substrate and the electrode.
このチップ部品によれば、電極に対する半田の吸着量を増加させることができる。また、チップ部品を実装基板に実装した際には、基板の第1主面側および側面側の二方向から、チップ部品を半田によって保持できる。これにより、実装基板に対する接着強度を向上させることができ、実装形状を安定化させることができる。
本発明の一実施形態は、一方側の第1主面および他方側の第2主面を有する基板を用意する工程と、前記基板の前記第1主面にチップ部品に対応した部品形成領域を設定し、前記部品形成領域の周縁部を露出させるように前記部品形成領域を部分的に被覆する樹脂膜を形成する工程と、前記部品形成領域の周縁に沿って前記第1主面を掘り下げ、前記第1主面および前記第2主面の法線方向に沿って平面的に延びる側面を有し、前記部品形成領域を区画する溝を形成する工程と、前記溝の前記側面を被覆する絶縁膜を形成する工程と、前記樹脂膜の一部、前記部品形成領域および前記溝の前記側面に電極材料を付着させることにより、前記樹脂膜を部分的に被覆し、前記部品形成領域の縁部において前記部品形成領域および前記溝の前記側面を一体的に被覆する電極を形成する工程と、前記溝に到達するまで前記基板の前記第2主面を研削する工程と、を含む、チップ部品の製造方法を提供する。
According to this chip component, the amount of solder adsorbed on the electrode can be increased. Further, when the chip component is mounted on the mounting substrate, the chip component can be held by solder from the two directions of the first main surface side and the side surface side of the substrate. Thereby, the adhesive strength with respect to a mounting board | substrate can be improved, and a mounting shape can be stabilized.
In one embodiment of the present invention, a substrate having a first main surface on one side and a second main surface on the other side is prepared, and a component formation region corresponding to a chip component is formed on the first main surface of the substrate. Setting and forming a resin film that partially covers the component forming region so as to expose the peripheral portion of the component forming region; and digging down the first main surface along the peripheral edge of the component forming region; A step of forming a groove having a side surface extending in a normal direction along the normal direction of the first main surface and the second main surface and defining the component forming region; and an insulation covering the side surface of the groove A step of forming a film; and a part of the resin film, the component forming region, and the side surface of the groove are attached with an electrode material to partially cover the resin film, and the edge of the component forming region In the part forming region and the side surface of the groove And forming an electrode for integrally covering, and a step of grinding said second main surface of the substrate until reaching the groove, to provide a method of manufacturing a chip component.
この製造方法によれば、たとえば、前記チップ部品と同様の特徴を有するチップ部品を製造できる。 According to this manufacturing method, for example, a chip component having the same characteristics as the chip component can be manufactured.
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図1Aは、本発明の一実施形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器1は、微小なチップ部品であり、図1Aに示すように、直方体形状をなしている。チップ抵抗器1の平面形状は、直交する二辺(長辺81、短辺82)がそれぞれ0.4mm以下、0.2mm以下の矩形である。好ましくは、チップ抵抗器1の寸法に関し、長さL(長辺81の長さ)が約0.3mmであり、幅W(短辺82の長さ)が約0.15mmであり、厚さTが約0.1mmである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1A is a schematic perspective view for explaining a configuration of a chip resistor according to an embodiment of the present invention.
The
このチップ抵抗器1は、基板上に多数個のチップ抵抗器1を格子状に形成してから当該基板に溝を形成した後、裏面研磨(または当該基板を溝で分断)して個々のチップ抵抗器1に分離することによって得られる。
チップ抵抗器1は、チップ抵抗器1の本体を構成する基板2と、外部接続電極となる第1接続電極3および第2接続電極4と、第1接続電極3および第2接続電極4によって外部接続される素子5とを主に備えている。
The
The
基板2は、略直方体のチップ形状である。基板2において図1Aにおける上面をなす一つの表面は、素子形成面2Aである。素子形成面2A(第1主面)は、基板2において素子5が形成される表面であり、略長方形状である。基板2の厚さ方向において素子形成面2Aとは反対側の面は、裏面2B(第2主面)である。素子形成面2Aと裏面2Bとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面2Aにおける一対の長辺81および短辺82によって区画された矩形状の縁を、周縁部85ということにし、裏面2Bにおける一対の長辺81および短辺82によって区画された矩形状の縁を、周縁部90ということにする。素子形成面2A(裏面2B)に直交する法線方向から見ると、周縁部85と周縁部90とは、重なっている(後述する図1C参照)。
The
基板2は、素子形成面2Aおよび裏面2B以外の表面として、複数の側面(側面2C、側面2D、側面2Eおよび側面2F)を有している。当該複数の側面は、素子形成面2Aおよび裏面2Bのそれぞれに交差(詳しくは、直交)して延びて、素子形成面2Aおよび裏面2Bの間を繋いでいる。
側面2Cは、素子形成面2Aおよび裏面2Bにおける長手方向一方側(図1Aにおける左手前側)の短辺82間に架設されていて、側面2Dは、素子形成面2Aおよび裏面2Bにおける長手方向他方側(図1Aにおける右奥側)の短辺82間に架設されている。側面2Cおよび側面2Dは、当該長手方向における基板2の両端面である。側面2Eは、素子形成面2Aおよび裏面2Bにおける短手方向一方側(図1Aにおける左奥側)の長辺81間に架設されていて、側面2Fは、素子形成面2Aおよび裏面2Bにおける短手方向他方側(図1Aにおける右手前側)の長辺81間に架設されている。側面2Eおよび側面2Fは、当該短手方向における基板2の両端面である。側面2Cおよび側面2Dのそれぞれは、側面2Eおよび側面2Fのそれぞれと交差(詳しくは、直交)している。そのため、素子形成面2A〜側面2Fにおいて隣り合うもの同士が直角を成している。
The
The side surface 2C is constructed between the
基板2では、素子形成面2Aおよび側面2C〜2Fのそれぞれの全域がパッシベーション膜23で覆われている。そのため、厳密には、図1Aでは、素子形成面2Aおよび側面2C〜2Fのそれぞれの全域は、パッシベーション膜23の内側(裏側)に位置していて、外部に露出されていない。さらに、チップ抵抗器1は、樹脂膜24を有している。樹脂膜24は、素子形成面2A上のパッシベーション膜23の全域(周縁部85およびその内側領域)を覆っている。パッシベーション膜23および樹脂膜24については、以降で詳説する。
In the
第1接続電極3および第2接続電極4は、基板2の素子形成面2A上において周縁部85を覆うように、素子形成面2Aおよび側面2C〜2Fに跨るように一体的に形成されている。第1接続電極3および第2接続電極4のそれぞれは、たとえば、Ni(ニッケル)、Pd(パラジウム)およびAu(金)をこの順番で素子形成面2A上に積層することによって構成されている。第1接続電極3および第2接続電極4は、素子形成面2Aの長手方向に互いに間隔を開けて配置されている。当該配置位置において、第1接続電極3は、チップ抵抗器1の一方の短辺82(側面2C寄りの短辺82)およびその両側の一対の長辺81に沿う三方の側面2C,2E,2Fを一体的に覆うように形成されている。一方、第2接続電極4は、チップ抵抗器1の他方の短辺82(側面2D寄りの短辺82)およびその両側の一対の長辺81に沿う三方の側面2D,2E,2Fを一体的に覆うように形成されている。これにより、基板2の長手方向両端部において側面同士が交わる各コーナー部11はそれぞれ、第1接続電極3もしくは第2接続電極4によって覆われている。
The
第1接続電極3および第2接続電極4は、前述した法線方向から見た平面視において、ほぼ同寸法かつ同形状である。第1接続電極3は、平面視における4辺をなす1対の長辺3Aおよび短辺3Bを有している。長辺3Aと短辺3Bとは平面視において直交している。第2接続電極4は、平面視における4辺をなす1対の長辺4Aおよび短辺4Bを有している。長辺4Aと短辺4Bとは平面視において直交している。長辺3Aおよび長辺4Aは、基板2の短辺82と平行に延びていて、短辺3Bおよび短辺4Bは、基板2の長辺81と平行に延びている。また、チップ抵抗器1は、裏面2Bに電極を有していない。
The
素子5は、回路素子であって、基板2の素子形成面2Aにおける第1接続電極3と第2接続電極4との間の領域に形成されていて、パッシベーション膜23および樹脂膜24によって上から被覆されている。この実施形態の素子5は、抵抗56である。抵抗56は、等しい抵抗値を有する複数個の(単位)抵抗体Rを素子形成面2A上でマトリックス状に配列した回路網によって構成されている。抵抗体Rは、TiN(窒化チタン)、TiON(酸化窒化チタン)またはTiSiONからなる。素子5は、後述する配線膜22に電気的に接続されていて、配線膜22を介して第1接続電極3と第2接続電極4とに電気的に接続されている。つまり、素子5は、基板2上に形成され、第1接続電極3および第2接続電極4の間に接続されている。
The
図1Bは、チップ抵抗器が実装基板に実装された状態の回路アセンブリをチップ抵抗器の長手方向に沿って切断したときの模式的な断面図である。なお、図1Bでは、要部のみ、断面で示している。
図1Bに示すように、チップ抵抗器1は、実装基板9に実装される。この状態におけるチップ抵抗器1および実装基板9は、回路アセンブリ100を構成している。図1Bにおける実装基板9の上面は、実装面9Aである。実装面9Aには、実装基板9の内部回路(図示せず)に接続された一対(2つ)のランド88(導電性接続部)が形成されている。各ランド88は、たとえば、Cuからなる。各ランド88の表面には、半田13が当該表面から突出するように設けられている。
FIG. 1B is a schematic cross-sectional view of the circuit assembly in a state where the chip resistor is mounted on the mounting substrate, cut along the longitudinal direction of the chip resistor. In addition, in FIG. 1B, only the principal part is shown with the cross section.
As shown in FIG. 1B, the
チップ抵抗器1を実装基板9に実装する場合、自動実装機(図示せず)の吸着ノズル91をチップ抵抗器1の裏面2Bに吸着してから吸着ノズル91を動かすことによって、チップ抵抗器1を搬送する。このとき、吸着ノズル91は、裏面2Bの長手方向における略中央部分に吸着する。前述したように、第1接続電極3および第2接続電極4は、チップ抵抗器1の片面(素子形成面2A)および側面2C〜2Fにおける素子形成面2A側の端部だけに設けられていることから、チップ抵抗器1において裏面2Bは、電極(凹凸)がない平坦面となる。よって、吸着ノズル91をチップ抵抗器1に吸着して移動させる場合に、平坦な裏面2Bに吸着ノズル91を吸着させることができる。換言すれば、平坦な裏面2Bであれば、吸着ノズル91が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル91をチップ抵抗器1に確実に吸着させ、チップ抵抗器1を途中で吸着ノズル91から脱落させることなく確実に搬送できる。
When the
そして、チップ抵抗器1を吸着した吸着ノズル91を実装基板9まで移動させる。このとき、チップ抵抗器1の素子形成面2Aと実装基板9の実装面9Aとが互いに対向する。この状態で、吸着ノズル91を移動させて実装基板9に押し付け、チップ抵抗器1において、第1接続電極3を一方のランド88の半田13に接触させ、第2接続電極4を他方のランド88の半田13に接触させる。次に、半田13を加熱すると、半田13が溶融する。その後、半田13が冷却されて固まると、第1接続電極3と当該一方のランド88とが半田13を介して接合し、第2接続電極4と当該他方のランド88とが半田13を介して接合する。つまり、2つのランド88のそれぞれが、第1接続電極3および第2接続電極4において対応する電極に半田接合される。これにより、実装基板9へのチップ抵抗器1の実装(フリップチップ接続)が完了して、回路アセンブリ100が完成する。なお、外部接続電極として機能する第1接続電極3および第2接続電極4は、半田濡れ性の向上および信頼性の向上のために、金(Au)で形成するか、または、後述するように表面に金メッキを施すことが望ましい。
Then, the suction nozzle 91 that sucks the
完成状態の回路アセンブリ100では、チップ抵抗器1の素子形成面2Aと実装基板9の実装面9Aとが、隙間を隔てて対向しつつ、平行に延びている(図1Cも参照)。当該隙間の寸法は、第1接続電極3または第2接続電極4において素子形成面2Aから突き出た部分の厚みと半田13の厚さとの合計に相当する。
図1Cは、実装基板に実装された状態のチップ抵抗器を素子形成面側から見た模式的な平面図である。次に、図1Bおよび図1Cを参照して、チップ抵抗器1の実装形状を説明する。
In the completed
FIG. 1C is a schematic plan view of the chip resistor mounted on the mounting substrate as viewed from the element forming surface side. Next, the mounting shape of the
まず、図1Bに示すように、断面視においては、たとえば、第1接続電極3および第2接続電極4は、素子形成面2A上の表面部分と側面2C,2D上の側面部分とが一体的になってL字状に形成されている。そのため、図1Cに示すように、実装面9A(素子形成面2A)の法線方向(これらの面に直交する方向)から回路アセンブリ100(厳密には、チップ抵抗器1と実装基板9との接合部分)を見てみると、第1接続電極3と一方のランド88とを接合する半田13は、第1接続電極3の表面部分だけでなく、側面部分にも吸着している。同様に、第2接続電極4と他方のランド88とを接合する半田13も、第2接続電極4の表面部分だけでなく、側面部分にも吸着している。
First, as shown in FIG. 1B, in a cross-sectional view, for example, the
このように、チップ抵抗器1では、第1接続電極3が基板2の三方の側面2C,2E,2Fを一体的に覆うように形成され、第2接続電極4が基板2の三方の側面2D,2E,2Fを一体的に覆うように形成されている。すなわち、基板2の素子形成面2Aに加えて側面2C〜2Fにも電極が形成されているので、チップ抵抗器1を実装基板9に半田付けする際の接着面積を拡大することができる。その結果、第1接続電極3および第2接続電極4に対する半田13の吸着量を増やすことができるので、接着強度を向上させることができる。
Thus, in the
また、図1Cに示すように、半田13が基板2の素子形成面2Aから側面2C〜2Fに回り込むように吸着する。したがって実装状態において、第1接続電極3を三方の側面2C,2E,2Fで半田13によって保持し、第2接続電極4を三方の側面2D,2E,2Fで半田13によって保持することによって、矩形状のチップ抵抗器1の全ての側面2C〜2Fを半田13で固定することができる。これにより、チップ抵抗器1の実装形状を安定化させることができる。
Further, as shown in FIG. 1C, the
次に、チップ抵抗器1における他の構成を主に説明する。
図2は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図2を参照して、素子5は、抵抗回路網となっている。具体的に、素子5は、行方向(基板2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子5の抵抗回路網を構成する複数の素子要素である。
Next, another configuration of the
FIG. 2 is a plan view of the chip resistor, showing the arrangement relationship between the first connection electrode, the second connection electrode and the element, and the configuration (layout pattern) of the element in plan view.
Referring to FIG. 2,
これら多数個の抵抗体Rが1個〜64個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜D(導体で形成された配線膜)で所定の態様に接続されている。さらに、基板2の素子形成面2Aには、抵抗回路を素子5に対して電気的に組み込んだり、または、素子5から電気的に分離したりするために切断(溶断)可能な複数のヒューズFが設けられている。複数のヒューズFおよび導体膜Dは、第1接続電極3の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズFおよび導体膜Dが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズFは、複数種類の抵抗回路(抵抗回路毎の複数の抵抗体R)を第1接続電極3に対してそれぞれ切断可能(切り離し可能)に接続している。
A plurality of types of resistor circuits R are formed by grouping and electrically connecting a large number of these resistors R every predetermined number of 1 to 64. The formed plurality of types of resistance circuits are connected in a predetermined manner by a conductor film D (a wiring film formed of a conductor). Furthermore, a plurality of fuses F that can be cut (blown) in order to electrically incorporate a resistance circuit with respect to the
図3Aは、図2に示す素子の一部分を拡大して描いた平面図である。図3Bは、素子における抵抗体の構成を説明するために描いた図3AのB−Bに沿う長さ方向の縦断面図である。図3Cは、素子における抵抗体の構成を説明するために描いた図3AのC−Cに沿う幅方向の縦断面図である。
図3A、図3Bおよび図3Cを参照して、抵抗体Rの構成について説明をする。
FIG. 3A is a plan view illustrating a part of the element shown in FIG. 2 in an enlarged manner. FIG. 3B is a longitudinal sectional view in the length direction along BB of FIG. 3A drawn to explain the configuration of the resistor in the element. FIG. 3C is a longitudinal sectional view in the width direction along CC of FIG. 3A drawn to explain the configuration of the resistor in the element.
The configuration of the resistor R will be described with reference to FIGS. 3A, 3B, and 3C.
チップ抵抗器1は、前述した配線膜22、パッシベーション膜23および樹脂膜24の他に、絶縁膜20と抵抗体膜21とをさらに備えている(図3Bおよび図3C参照)。絶縁膜20、抵抗体膜21、配線膜22、パッシベーション膜23および樹脂膜24は、基板2(素子形成面2A)上に形成されている。
絶縁膜20は、SiO2(酸化シリコン)からなる。絶縁膜20は、基板2の素子形成面2Aの全域を覆っている。絶縁膜20の厚さは、約10000Åである。
The
The insulating
抵抗体膜21は、絶縁膜20上に形成されている。抵抗体膜21は、TiN、TiONまたはTiSiONにより形成されている。抵抗体膜21の厚さは、約2000Åである。抵抗体膜21は、第1接続電極3と第2接続電極4との間を平行に直線状に延びる複数本の抵抗体膜(以下「抵抗体膜ライン21A」という)を構成していて、抵抗体膜ライン21Aは、ライン方向に所定の位置で切断されている場合がある(図3A参照)。
The
抵抗体膜ライン21A上には、配線膜22が積層されている。配線膜22は、Al(アルミニウム)またはアルミニウムとCu(銅)との合金(AlCu合金)からなる。配線膜22の厚さは、約8000Åである。配線膜22は、抵抗体膜ライン21A上に、ライン方向に一定間隔Rを開けて積層されていて、抵抗体膜ライン21Aに接している。
この構成の抵抗体膜ライン21Aおよび配線膜22の電気的特徴を回路記号で示すと、図4の通りである。すなわち、図4(a)に示すように、所定間隔Rの領域の抵抗体膜ライン21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
A
FIG. 4 shows the electrical characteristics of the
そして、配線膜22が積層された領域では、配線膜22が隣り合う抵抗体R同士を電気的に接続することによって、当該配線膜22で抵抗体膜ライン21Aが短絡されている。よって、図4(b)に示す抵抗rの抵抗体Rの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン21A同士は抵抗体膜21および配線膜22で接続されているから、図3Aに示す素子5の抵抗回路網は、図4(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜21および配線膜22は、抵抗体Rや抵抗回路(つまり素子5)を構成している。そして、各抵抗体Rは、抵抗体膜ライン21A(抵抗体膜21)と、抵抗体膜ライン21A上にライン方向に一定間隔をあけて積層された複数の配線膜22とを含み、配線膜22が積層されていない一定間隔R部分の抵抗体膜ライン21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ライン21Aは、その形状および大きさが全て等しい。よって、基板2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
In the region where the
Further, since the adjacent
また、抵抗体膜ライン21A上に積層された配線膜22は、抵抗体Rを形成すると共に、複数個の抵抗体Rを接続して抵抗回路を構成するための導体膜Dの役目も果たしている(図2参照)。
図5(a)は、図2に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図5(b)は、図5(a)のB−Bに沿う断面構造を示す図である。
Further, the
FIG. 5A is a partial enlarged plan view of a region including a fuse drawn by enlarging a part of the plan view of the chip resistor shown in FIG. 2, and FIG. 5B is a plan view of FIG. It is a figure which shows the cross-sectional structure which follows BB.
図5(a)および(b)に示すように、前述したヒューズFおよび導体膜Dも、抵抗体Rを形成する抵抗体膜21上に積層された配線膜22により形成されている。すなわち、抵抗体Rを形成する抵抗体膜ライン21A上に積層された配線膜22と同じレイヤーに、配線膜22と同じ金属材料であるAlまたはAlCu合金によってヒューズFおよび導体膜Dが形成されている。なお、配線膜22は、前述したように、抵抗回路を形成するために、複数個の抵抗体Rを電気的に接続する導体膜Dとしても用いられている。
As shown in FIGS. 5A and 5B, the above-described fuse F and conductor film D are also formed by the
つまり、抵抗体膜21上に積層された同一レイヤーにおいて、抵抗体Rを形成するための配線膜や、ヒューズFや、導体膜Dや、さらには、素子5を第1接続電極3および第2接続電極4に接続するための配線膜が、配線膜22として、同一の金属材料(AlまたはAlCu合金)を用いて形成されている。なお、ヒューズFを配線膜22と異ならせている(区別している)のは、ヒューズFが切断しやすいように細く形成されていること、および、ヒューズFの周囲に他の回路要素が存在しないように配置されていることによるからである。
That is, in the same layer stacked on the
ここで、配線膜22において、ヒューズFが配置された領域を、トリミング対象領域Xということにする(図2および図5(a)参照)。トリミング対象領域Xは、第1接続電極3の内側辺沿いの直線状領域であって、トリミング対象領域Xには、ヒューズFだけでなく、導体膜Dも配置されている。また、トリミング対象領域Xの配線膜22の下方にも抵抗体膜21が形成されている(図5(b)参照)。そして、ヒューズFは、配線膜22において、トリミング対象領域X以外の部分よりも配線間距離が大きい(周囲から離された)配線である。
Here, a region where the fuse F is arranged in the
なお、ヒューズFは、配線膜22の一部だけでなく、抵抗体R(抵抗体膜21)の一部と抵抗体膜21上の配線膜22の一部とのまとまり(ヒューズ素子)を指していてもよい。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
The fuse F indicates not only a part of the
Further, the fuse F has been described only in the case where the same layer as the conductor film D is used. However, in the conductor film D, another conductor film is further laminated thereon to lower the resistance value of the entire conductor film D. You may do it. Even in this case, if a conductive film is not laminated on the fuse F, the fusing property of the fuse F will not deteriorate.
図6は、本発明の実施形態に係る素子の電気回路図である。
図6を参照して、素子5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図7および図8においても同じである。
FIG. 6 is an electric circuit diagram of the element according to the embodiment of the present invention.
Referring to FIG. 6,
そして、基準抵抗回路R8以外の抵抗回路R64〜抵抗回路R/32のそれぞれに対して、ヒューズFが1つずつ並列的に接続されている。ヒューズF同士は、直接または導体膜D(図5(a)参照)を介して直列に接続されている。
図6に示すように全てのヒューズFが溶断されていない状態では、素子5は、第1接続電極3および第2接続電極4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)により第1接続電極3および第2接続電極4が接続されたチップ抵抗器1が構成されている。
One fuse F is connected in parallel to each of the resistor circuits R64 to R / 32 other than the reference resistor circuit R8. The fuses F are connected in series directly or via a conductor film D (see FIG. 5A).
In a state where all the fuses F are not blown as shown in FIG. 6, the
また、全てのヒューズFが溶断されていない状態では、基準抵抗回路R8以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路R8には、12種類13個の抵抗回路R64〜R/32が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズFにより短絡されているので、電気的に見ると、各抵抗回路は素子5に組み込まれてはいない。
Further, in a state where all the fuses F are not blown, a plurality of types of resistor circuits other than the reference resistor circuit R8 are short-circuited. That is, 12 types and 13 resistor circuits R64 to R / 32 are connected in series to the reference resistor circuit R8, but each resistor circuit is short-circuited by the fuse F connected in parallel. From an electrical viewpoint, each resistance circuit is not incorporated in the
この実施形態に係るチップ抵抗器1では、要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズFが溶断された抵抗回路は、素子5に組み込まれることになる。よって、素子5の全体の抵抗値を、溶断されたヒューズFに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とすることができる。
In the
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Rが、直列に1個、2個、4個、8個、16個、32個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Rが並列に2個、4個、8個、16個…と、公比が2となる等比数列的に抵抗体Rの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズF(前述したヒューズ素子も含む)を選択的に溶断することにより、素子5(抵抗56)全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ抵抗器1において所望の値の抵抗を発生させることができる。
In particular, a plurality of types of resistor circuits have one, two, four, eight, sixteen, thirty-two, etc. resistors R having the same resistance value in series, and a geometric sequence having a common ratio of two. The number of resistors R is increased, and a plurality of types of series resistor circuits and resistors R having the same resistance value are connected in parallel to 2, 4, 8, 16,. A plurality of types of parallel resistance circuits connected to each other by increasing the number of resistors R in a geometric sequence. Therefore, by selectively fusing the fuse F (including the above-described fuse element), the resistance value of the entire element 5 (resistor 56) is adjusted finely and digitally to an arbitrary resistance value. Thus, the
図7は、本発明の他の実施形態に係る素子の電気回路図である。
図6に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子5を構成する代わりに、図7に示すように素子5を構成してもかまわない。詳しくは、第1接続電極3および第2接続電極4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子5を構成してもよい。
FIG. 7 is an electric circuit diagram of an element according to another embodiment of the present invention.
Instead of configuring the
この場合、基準抵抗回路R/16以外の12種類の抵抗回路には、それぞれ、ヒューズFが直列に接続されている。全てのヒューズFが溶断されていない状態では、各抵抗回路は素子5に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズFを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズFに対応する抵抗回路(ヒューズFが直列に接続された抵抗回路)は、素子5から電気的に分離されるので、チップ抵抗器1全体の抵抗値を調整することができる。
In this case, a fuse F is connected in series to each of the 12 types of resistor circuits other than the reference resistor circuit R / 16. In a state where all the fuses F are not blown, each resistance circuit is electrically incorporated into the
図8は、本発明のさらに他の実施形態に係る素子の電気回路図である。
図8に示す素子5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。したがって、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子5に電気的に組み込まれることになる。
FIG. 8 is an electric circuit diagram of an element according to still another embodiment of the present invention.
The feature of the
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズFが接続されている。したがって、ヒューズFを溶断することにより、溶断されたヒューズFが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器1では、一つまたは複数のヒューズFを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器1を共通の設計で実現することができる。
On the other hand, a fuse F is connected in series to each of the plurality of types of resistor circuits connected in parallel. Therefore, by blowing the fuse F, the resistor circuit to which the blown fuse F is connected in series can be electrically disconnected from the parallel connection of the resistor circuit.
With this configuration, for example, a small resistance of 1 kΩ or less is made on the parallel connection side, and if a resistance circuit of 1 kΩ or more is made on the series connection side, a wide range from a small resistance of several Ω to a large resistance of several MΩ is obtained. Resistor circuits can be made using a network of resistors constructed with an equal basic design. In other words, the
以上のように、このチップ抵抗器1では、トリミング対象領域Xにおいて、複数の抵抗体R(抵抗回路)の接続状態が変更可能である。
図9は、チップ抵抗器の模式的な断面図である。
次に、図9を参照して、チップ抵抗器1についてさらに詳しく説明する。なお、説明の便宜上、図9では、前述した素子5については簡略化して示していると共に、基板2以外の各要素にはハッチングを付している。
As described above, in the
FIG. 9 is a schematic cross-sectional view of a chip resistor.
Next, the
ここでは、前述したパッシベーション膜23および樹脂膜24について説明する。
パッシベーション膜23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜23は、素子形成面2Aおよび側面2C〜2Fのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面2A上のパッシベーション膜23は、抵抗体膜21および抵抗体膜21上の各配線膜22(つまり、素子5)を表面(図9の上側)から被覆していて、素子5における各抵抗体Rの上面を覆っている。そのため、パッシベーション膜23は、前述したトリミング対象領域Xにおける配線膜22も覆っている(図5(b)参照)。また、パッシベーション膜23は、素子5(配線膜22および抵抗体膜21)に接しており、抵抗体膜21以外の領域では絶縁膜20にも接している。これにより、素子形成面2A上のパッシベーション膜23は、素子形成面2A全域を覆って素子5および絶縁膜20を保護する保護膜として機能している。また、素子形成面2Aでは、パッシベーション膜23によって、抵抗体R間における配線膜22以外での短絡(隣り合う抵抗体膜ライン21A間における短絡)が防止されている。
Here, the
The
一方、側面2C〜2Fのそれぞれに設けられたパッシベーション膜23は、第1接続電極3および第2接続電極4の側面部分と基板2の側面2C〜2Fとの間に介在されており、側面2C〜2Fのそれぞれを保護する保護層として機能している。これにより、第1接続電極3および第2接続電極4と基板2とを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜23は極めて薄い膜なので、本実施形態では、側面2C〜2Fのそれぞれを覆うパッシベーション膜23を、基板2の一部とみなすことにする。そのため、側面2C〜2Fのそれぞれを覆うパッシベーション膜23を、側面2C〜2Fそのものとみなすことにしている。
On the other hand, the
樹脂膜24は、パッシベーション膜23と共にチップ抵抗器1の素子形成面2Aを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜24の厚みは、約5μmである。
樹脂膜24は、素子形成面2A上のパッシベーション膜23の表面(パッシベーション膜23に被覆された抵抗体膜21および配線膜22も含む)の全域を被覆している。
樹脂膜24には、配線膜22における第1接続電極3および第2接続電極4の側面部分に対向する周縁部を露出させる切欠部25が1つずつ形成されている。各切欠部25は、樹脂膜24およびパッシベーション膜23を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部25は、樹脂膜24だけでなくパッシベーション膜23にも形成されている。これにより、各配線膜22は、素子5に近い内側の周縁部のみが樹脂膜24によって選択的に覆われており、その他の、基板2の周縁部85に沿う周縁部が切欠部25を介して選択的に露出している。配線膜22において各切欠部25から露出された表面は、外部接続用のパッド領域22Aとなっている。また、切欠部25から露出する配線膜22は、素子形成面2Aにおいて基板2の周縁部85から内方へ所定の間隔(たとえば、3μm〜6μm)離れて配置されている。また、切欠部25の側面には、チップ抵抗器1の一方の短辺82から他方の短辺82へ向かって、絶縁膜26が全体的に形成されている。
The
The
The
2つの切欠部25のうち、一方の切欠部25は、第1接続電極3によって埋め尽くされ、他方の切欠部25は、第2接続電極4によって埋め尽くされている。この第1接続電極3および第2接続電極4は、前述したように、素子形成面2Aに加えて側面2C〜2Fも覆うように形成されている。また、第1接続電極3および第2接続電極4は、樹脂膜24から突出するように形成されていると共に、樹脂膜24の表面に沿って基板2の内方(素子5側)へ引き出された引き出し部27(被覆部)を有している。
Of the two
ここで、第1接続電極3および第2接続電極4のそれぞれは、Ni層33、Pd層34およびAu層35を素子形成面2A側および側面2C〜2F側からこの順で有している。すなわち、第1接続電極3および第2接続電極4のそれぞれは、素子形成面2A上の領域だけでなく、側面2C〜2F上の領域においても、Ni層33、Pd層34およびAu層35からなる積層構造を有している。そのため、第1接続電極3および第2接続電極4のそれぞれにおいて、Ni層33とAu層35との間にPd層34が介装されている。第1接続電極3および第2接続電極4のそれぞれにおいて、Ni層33は各接続電極の大部分を占めており、Pd層34およびAu層35は、Ni層33に比べて格段に薄く形成されている。Ni層33は、チップ抵抗器1が実装基板9に実装された際に(図1Bおよび図1C参照)、各切欠部25のパッド領域22Aにおける配線膜22のAlと、前述した半田13とを中継する役割を有している。
Here, each of the
このように、第1接続電極3および第2接続電極4では、Ni層33の表面がAu層35によって覆われているので、Ni層33が酸化することを防止できる。また、第1接続電極3および第2接続電極4では、Au層35を薄くすることによってAu層35に貫通孔(ピンホール)ができてしまっても、Ni層33とAu層35との間に介装されたPd層34が当該貫通孔を塞いでいるので、当該貫通孔からNi層33が外部に露出されて酸化することを防止できる。
Thus, in the
そして、第1接続電極3および第2接続電極4のそれぞれでは、Au層35が、最表面に露出している。第1接続電極3は、一方の切欠部25を介して、この切欠部25におけるパッド領域22Aにおいて配線膜22に対して電気的に接続されている。第2接続電極4は、他方の切欠部25を介して、この切欠部25におけるパッド領域22Aにおいて配線膜22に対して電気的に接続されている。第1接続電極3および第2接続電極4のそれぞれでは、Ni層33がパッド領域22Aに対して接続されている。これにより、第1接続電極3および第2接続電極4のそれぞれは、素子5に対して電気的に接続されている。ここで、配線膜22は、抵抗体Rのまとまり(抵抗56)、第1接続電極3および第2接続電極4のそれぞれに接続された配線を形成している。
In each of the
このように、切欠部25が形成された樹脂膜24およびパッシベーション膜23は、切欠部25から第1接続電極3および第2接続電極4を露出させた状態で素子形成面2Aを覆っている。そのため、樹脂膜24の表面において切欠部25からはみ出した(突出した)第1接続電極3および第2接続電極4を介して、チップ抵抗器1と実装基板9との間における電気的接続を達成することができる(図1Bおよび図1C参照)。
Thus, the
図10A〜図10Iは、図9に示すチップ抵抗器の製造方法を示す図解的な断面図である。
まず、図10Aに示すように、基板2の元となる基板30を用意する。この場合、基板30の表面30Aは、基板2の素子形成面2Aであり、基板30の裏面30Bは、基板2の裏面2Bである。
10A to 10I are schematic sectional views showing a method of manufacturing the chip resistor shown in FIG.
First, as shown in FIG. 10A, a
そして、基板30の表面30Aを熱酸化して、表面30AにSiO2等からなる絶縁膜20を形成し、絶縁膜20上に素子5(抵抗体Rおよび抵抗体Rに接続された配線膜22)を形成する。具体的には、スパッタリングにより、まず、絶縁膜20の上にTiN、TiONまたはTiSiONの抵抗体膜21を全面に形成し、さらに、抵抗体膜21に接するように抵抗体膜21の上にアルミニウム(Al)の配線膜22を積層する。その後、フォトリソグラフィプロセスを用い、たとえばRIE(Reactive Ion Etching:反応性イオンエッチング)等のドライエッチングにより抵抗体膜21および配線膜22を選択的に除去してパターニングし、図3Aに示すように、平面視で、抵抗体膜21が積層された一定幅の抵抗体膜ライン21Aが一定間隔をあけて列方向に配列される構成を得る。このとき、部分的に抵抗体膜ライン21Aおよび配線膜22が切断された領域も形成されると共に、前述したトリミング対象領域XにおいてヒューズFおよび導体膜Dが形成される(図2参照)。続いて、たとえばウェットエッチングにより抵抗体膜ライン21Aの上に積層された配線膜22を選択的に除去する。この結果、抵抗体膜ライン21A上に一定間隔Rをあけて配線膜22が積層された構成の素子5が得られる。この際、抵抗体膜21および配線膜22が目標寸法で形成されたか否かを確かめるために、素子5全体の抵抗値を測定してもよい。
Then, the
図10Aを参照して、素子5は、1枚の基板30に形成するチップ抵抗器1の数に応じて、基板30の表面30A上における多数の箇所に形成される。基板30において素子5(前述した抵抗56)が形成された1つの領域をチップ部品領域Y(部品形成領域)というと、基板30の表面30Aには、抵抗56をそれぞれ有する複数のチップ部品領域Y(つまり、素子5)が形成(設定)される。1つのチップ部品領域Yは、完成した1つのチップ抵抗器1(図9参照)を平面視したものと一致する。そして、基板30の表面30Aにおいて、隣り合うチップ部品領域Yの間の領域を、境界領域Zということにする。境界領域Zは、帯状をなしていて、平面視で格子状に延びている。境界領域Zによって区画された1つの格子の中にチップ部品領域Yが1つ配置されている。境界領域Zの幅は、1μm〜60μm(たとえば20μm)と極めて狭いので、基板30では多くのチップ部品領域Yを確保でき、結果としてチップ抵抗器1の大量生産が可能になる。
Referring to FIG. 10A, the
次に、図10Aに示すように、CVD(Chemical Vapor Deposition:化学的気相成長)法によって、SiNからなる絶縁膜45を、基板30の表面30Aの全域に亘って形成する。絶縁膜45は、絶縁膜20および絶縁膜20上の素子5(抵抗体膜21や配線膜22)を全て覆っていて、これらに接している。そのため、絶縁膜45は、前述したトリミング対象領域X(図2参照)における配線膜22も覆っている。また、絶縁膜45は、基板30の表面30Aにおいて全域に亘って形成されることから、表面30Aにおいて、トリミング対象領域X以外の領域にまで延びて形成される。これにより、絶縁膜45は、表面30A(表面30A上の素子5も含む)全域を保護する保護膜となる。
Next, as shown in FIG. 10A, an insulating
次に、図10Bに示すようにマスク65を用いたエッチングによって、絶縁膜45を選択的に除去する。これにより、絶縁膜45の一部に開口28が形成され、その開口28において各パッド領域22Aが露出する。1つの半製品50につき、開口28は2つ形成される。
各半製品50において、絶縁膜45に2つの開口28を形成した後に、抵抗測定装置(図示せず)のプローブ70を各開口28のパッド領域22Aに接触させて、素子5の全体の抵抗値を検出する。そして、絶縁膜45越しにレーザ光(図示せず)を任意のヒューズF(図2参照)に照射することによって、前述したトリミング対象領域Xの配線膜22をレーザ光でトリミングして、当該ヒューズFを溶断する。このようにして、必要な抵抗値となるようにヒューズFを溶断(トリミング)することによって、前述したように、半製品50(換言すれば、チップ抵抗器1)全体の抵抗値を調整できる。このとき、絶縁膜45が素子5を覆うカバー膜となっているので、溶断の際に生じた破片などが素子5に付着して短絡が生じることを防止できる。また、絶縁膜45がヒューズF(抵抗体膜21)を覆っていることから、レーザ光のエネルギーをヒューズFに蓄えてヒューズFを確実に溶断することができる。その後、必要に応じて、CVD法によって絶縁膜45上にSiNを形成し、絶縁膜45を厚くする。最終的な絶縁膜45(図10Cに示された状態)は、1000Å〜5000Å(ここでは、約3000Å)の厚さを有している。このとき、絶縁膜45の一部は、各開口28に入り込んで開口28を塞いでいる。
Next, the insulating
In each
次に、図10Cに示すように、ポリイミドからなる感光性樹脂の液体を、基板30に対して、絶縁膜45の上からスプレー塗布して、感光性樹脂の樹脂膜46を形成する。表面30A上の樹脂膜46の表面は、表面30Aに沿って平坦になっている。次に、樹脂膜46に熱処理(キュア処理)を施す。これにより、樹脂膜46の厚みが熱収縮すると共に、樹脂膜46が硬化して膜質が安定する。
Next, as shown in FIG. 10C, a photosensitive resin liquid made of polyimide is spray-applied onto the
次に、図10Dに示すように、樹脂膜46、絶縁膜45および絶縁膜20をパターニングすることによって、これらの膜の切欠部25と一致する部分を選択的に除去する。これにより切欠部25が形成されると共に、境界領域Zにおいては表面30A(絶縁膜20)が露出することになる。
次に、図10Eに示すように、基板30の表面30Aの全域に亘ってレジストパターン41を形成する。レジストパターン41には、開口42が形成されている。
Next, as shown in FIG. 10D, the
Next, as illustrated in FIG. 10E, a resist
図11は、図10Eの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図11を参照して、レジストパターン41の開口42は、多数のチップ抵抗器1(換言すれば、前述したチップ部品領域Y)を行列状(格子状でもある)に配置した場合において平面視で隣り合うチップ抵抗器1の輪郭の間の領域(図11においてハッチングを付した部分であり、換言すれば、境界領域Z)に一致(対応)している。そのため、開口42の全体形状は、互いに直交する直線部分42Aおよび42Bを複数有する格子状になっている。
FIG. 11 is a schematic plan view of a part of a resist pattern used for forming a groove in the step of FIG. 10E.
Referring to FIG. 11, the
レジストパターン41では、開口42において互いに直交する直線部分42Aおよび42Bは、互いに直交した状態を保ちながら(湾曲することなく)つながっている。そのため、直線部分42Aおよび42Bの交差部分43は、平面視で略90°をなすように尖っている。
図10Eを参照して、レジストパターン41をマスクとするプラズマエッチングにより、基板30を選択的に除去する。これにより、隣り合う素子5(チップ部品領域Y)の間の境界領域Zにおける配線膜22から間隔を空けた位置で基板30の材料が除去される。その結果、平面視においてレジストパターン41の開口42と一致する位置(境界領域Z)には、基板30の表面30Aから基板30の厚さ途中まで到達する所定深さの溝44が形成される。溝44は、互いに対向する1対の側壁44Aと、当該1対の側壁44Aの下端(基板30の裏面30B側の端)の間を結ぶ底壁44Bとによって区画されている。基板30の表面30Aを基準とした溝44の深さは約100μmであり、溝44の幅(対向する側壁44Aの間隔)は約20μmであって、深さ方向全域に渡って一定である。
In the resist
Referring to FIG. 10E,
基板30における溝44の全体形状は、平面視でレジストパターン41の開口42(図11参照)と一致する格子状になっている。そして、基板30の表面30Aでは、各素子5が形成されたチップ部品領域Yのまわりを溝44における矩形枠体部分(境界領域Z)が取り囲んでいる。基板30において素子5が形成された部分は、チップ抵抗器1の半製品50である。基板30の表面30Aでは、溝44に取り囲まれたチップ部品領域Yに半製品50が1つずつ位置していて、これらの半製品50は、行列状に整列配置されている。このように溝44を形成することによって、基板30を複数のチップ部品領域Y毎の基板2に分離する。溝44が形成された後、レジストパターン41を除去する。
The overall shape of the
次に、図10Fに示すように、CVD法によって、SiNからなる絶縁膜47を、基板30の表面30Aの全域に亘って形成する。このとき、溝44の内周面(前述した側壁44Aの区画面44Cや底壁44Bの上面)の全域にも絶縁膜47が形成される。
次に、図10Gに示すように、絶縁膜47を選択的にエッチングする。具体的には、絶縁膜47における表面30Aに平行な部分を選択的にエッチングする。これにより、配線膜22のパッド領域22Aが露出すると共に、溝44においては、底壁44B上の絶縁膜47が除去される。
Next, as shown in FIG. 10F, an insulating
Next, as shown in FIG. 10G, the insulating
次に、無電解めっきによって、各切欠部25から露出した配線膜22からNi、PdおよびAuを順にめっき成長させる。めっきは、各めっき膜が表面30Aに沿う横方向に成長し、溝44の側壁44A上の絶縁膜47を覆うまで続けられる。これにより、図10Hに示すように、Ni/Pd/Au積層膜からなる第1接続電極3および第2接続電極4を形成する。
Next, Ni, Pd, and Au are sequentially grown by plating from the
図12は、第1接続電極および第2接続電極の製造工程を説明するための図である。
詳しくは、図12を参照して、まず、パッド領域22Aの表面が浄化されることで、当該表面の有機物(炭素のしみ等のスマットや油脂性の汚れも含む)が除去(脱脂)される(ステップS1)。次に、当該表面の酸化膜が除去される(ステップS2)。次に、当該表面においてジンケート処理が実施されて、当該表面における(配線膜22の)AlがZnに置換される(ステップS3)。次に、当該表面上のZnが硝酸等で剥離されて、パッド領域22Aでは、新しいAlが露出される(ステップS4)。
FIG. 12 is a diagram for explaining a manufacturing process of the first connection electrode and the second connection electrode.
Specifically, referring to FIG. 12, first, the surface of
次に、パッド領域22Aをめっき液に浸けることによって、パッド領域22Aにおける新しいAlの表面にNiめっきが施される。これにより、めっき液中のNiが化学的に還元析出されて、当該表面にNi層33が形成される(ステップS5)。
次に、Ni層33を別のめっき液に浸けることによって、当該Ni層33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層33の表面にPd層34が形成される(ステップS6)。
Next, Ni plating is performed on the surface of new Al in the
Next, Pd plating is performed on the surface of the
次に、Pd層34をさらに別のめっき液に浸けることによって、当該Pd層34の表面にAuめっきが施される。これにより、めっき液中のAuが化学的に還元析出されて、当該Pd層34の表面にAu層35が形成される(ステップS7)。これによって、第1接続電極3および第2接続電極4が形成され、形成後の第1接続電極3および第2接続電極4を乾燥させると(ステップS8)、第1接続電極3および第2接続電極4の製造工程が完了する。なお、前後するステップの間には、半製品50を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
Next, by immersing the
図10Hでは、各半製品50において第1接続電極3および第2接続電極4が形成された後の状態を示している。
以上のように、第1接続電極3および第2接続電極4を無電解めっきによって形成するので、電極材料であるNi,PdおよびAlを絶縁膜47上にも良好にめっき成長させることができる。また、第1接続電極3および第2接続電極4を電解めっきによって形成する場合に比べて、第1接続電極3および第2接続電極4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極3および第2接続電極4についての形成位置にずれが生じないので、第1接続電極3および第2接続電極4の形成位置精度を向上して歩留まりを向上できる。
FIG. 10H shows a state after the
As described above, since the
また、この方法では、配線膜22が切欠部25から露出していて、配線膜22から溝44までめっき成長の妨げになるものが無い。そのため、配線膜22から溝44まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
このように第1接続電極3および第2接続電極4が形成されてから、第1接続電極3および第2接続電極4間での通電検査が行われた後に、基板30が裏面30Bから研削される。
Further, in this method, the
After the
具体的には、溝44を形成した後に、図10Iに示すように、PET(ポリエチレンテレフタレート)からなる薄板状であって粘着面72を有する支持テープ71が、粘着面72において、各半製品50における第1接続電極3および第2接続電極4側(つまり、表面30A)に貼着される。これにより、各半製品50が支持テープ71に支持される。ここで、支持テープ71として、たとえば、ラミネートテープを用いることができる。
Specifically, after forming the
各半製品50が支持テープ71に支持された状態で、基板30を裏面30B側から研削する。研削によって、溝44の底壁44B(図10H参照)の上面に達するまで基板30が薄型化されると、隣り合う半製品50を連結するものがなくなるので、溝44を境界として基板30が分割され、半製品50が個別に分離してチップ抵抗器1の完成品となる。つまり、溝44(換言すれば、境界領域Z)において基板30が切断(分断)され、これによって、個々のチップ抵抗器1が切り出される。なお、基板30を裏面30B側から溝44の底壁44Bまでエッチングすることによってチップ抵抗器1を切り出しても構わない。
With each
完成した各チップ抵抗器1では、溝44の側壁44Aの区画面44Cをなしていた部分が、基板2の側面2C〜2Fのいずれかとなり、裏面30Bが裏面2Bとなる。つまり、前述したようにエッチングによって溝44を形成する工程(図10E参照)は、側面2C〜2Fを形成する工程に含まれる。また、絶縁膜45および絶縁膜47の一部がパッシベーション膜23となり、樹脂膜46が樹脂膜24となり、絶縁膜47の一部が絶縁膜26となる。
In each completed
以上のように、溝44を形成してから基板30を裏面30B側から研削すれば、基板30に形成された複数のチップ部品領域Yを一斉に個々のチップ抵抗器1(チップ部品)に分割できる(複数のチップ抵抗器1の個片を一度に得ることができる)。よって、複数のチップ抵抗器1の製造時間の短縮によってチップ抵抗器1の生産性の向上を図ることができる。
As described above, if the
なお、完成したチップ抵抗器1における基板2の裏面2Bを研磨やエッチングすることによって鏡面化して裏面2Bを綺麗にしてもよい。
図13A〜図13Dは、図10Iの工程後におけるチップ抵抗器の回収工程を示す図解的な断面図である。
図13Aでは、個片化された複数のチップ抵抗器1が引き続き支持テープ71にくっついている状態を示している。この状態で、図13Bに示すように、各チップ抵抗器1の基板2の裏面2Bに対して、熱発泡シート73を貼着する。熱発泡シート73は、シート状のシート本体74と、シート本体74内に練り込まれた多数の発泡粒子75とを含んでいる。
In addition, the
13A to 13D are schematic cross-sectional views illustrating the chip resistor recovery process after the process of FIG. 10I.
FIG. 13A shows a state in which a plurality of
シート本体74の粘着力は、支持テープ71の粘着面72における粘着力よりも強い。そこで、各チップ抵抗器1の基板2の裏面2Bに熱発泡シート73を貼着した後に、図13Cに示すように、支持テープ71を各チップ抵抗器1から引き剥がして、チップ抵抗器1を熱発泡シート73に転写する。このとき、支持テープ71に紫外線を照射すると(図13Bの点線矢印参照)、粘着面72の粘着性が低下するので、支持テープ71が各チップ抵抗器1から剥がれやすくなる。
The adhesive strength of the
次に、熱発泡シート73を加熱する。これにより、図13Dに示すように、熱発泡シート73では、シート本体74内の各発泡粒子75が発泡してシート本体74の表面から膨出する。その結果、熱発泡シート73と各チップ抵抗器1の基板2の裏面2Bとの接触面積が小さくなり、全てのチップ抵抗器1が熱発泡シート73から自然に剥がれる(脱落する)。このように回収されたチップ抵抗器1は、実装基板9(図1B参照)に実装されたり、エンボスキャリアテープ(図示せず)に形成された収容空間に収容されたりする。この場合、支持テープ71または熱発泡シート73からチップ抵抗器1を1つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ抵抗器1が支持テープ71にくっついた状態で(図13A参照)、熱発泡シート73を用いずに、支持テープ71からチップ抵抗器1を所定個数ずつ直接引き剥がしてもよい。
Next, the
図14A〜図14Cは、図10Iの工程後におけるチップ抵抗器の回収工程(変形例)を示す図解的な断面図である。
図14A〜図14Cに示す別の方法によって、各チップ抵抗器1を回収することもできる。
図14Aでは、図13Aと同様に、個片化された複数のチップ抵抗器1が引き続き支持テープ71にくっついている状態を示している。この状態で、図14Bに示すように、各チップ抵抗器1の基板2の裏面2Bに転写テープ77を貼着する。転写テープ77は、支持テープ71の粘着面72よりも強い粘着力を有する。そこで、図14Cに示すように、各チップ抵抗器1に転写テープ77を貼着した後に、支持テープ71を各チップ抵抗器1から引き剥がす。この際、前述したように、粘着面72の粘着性を低下させるために支持テープ71に紫外線(図14Bの点線矢印参照)を照射してもよい。
14A to 14C are schematic cross-sectional views showing a chip resistor recovery step (modified example) after the step of FIG. 10I.
Each
FIG. 14A shows a state where a plurality of
転写テープ77の両端には、回収装置(図示せず)のフレーム78が貼り付けられている。両側のフレーム78は、互いが接近する方向または離間する方向に移動できる。支持テープ71を各チップ抵抗器1から引き剥がした後に、両側のフレーム78を互いが離間する方向に移動させると、転写テープ77が伸張して薄くなる。これによって、転写テープ77の粘着力が低下するので、各チップ抵抗器1が転写テープ77から剥がれやすくなる。この状態で、搬送装置(図示せず)の吸着ノズル76をチップ抵抗器1の素子形成面2A側に向けると、搬送装置(図示せず)が発生する吸着力によって、このチップ抵抗器1が転写テープ77から引き剥がされて吸着ノズル76に吸着される。この際、図14Cに示す突起79によって、吸着ノズル76とは反対側から転写テープ77越しにチップ抵抗器1を吸着ノズル76側へ突き上げると、チップ抵抗器1を転写テープ77から円滑に引き剥がすことができる。このように回収されたチップ抵抗器1は、吸着ノズル76に吸着された状態で搬送装置(図示せず)によって搬送される。
以上、本発明の実施形態について説明してきたが、本発明はさらに他の形態で実施することもできる。たとえば、本発明のチップ部品の一例として、前述した実施形態では、チップ抵抗器1を開示したが、本発明は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。
As mentioned above, although embodiment of this invention has been described, this invention can also be implemented with another form. For example, as an example of the chip component of the present invention, the
図15は、本発明の他の実施形態に係るチップコンデンサの平面図である。図16は、図15の切断面線XVI−XVIから見た断面図である。図17は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。
これから述べるチップコンデンサ101において、前述したチップ抵抗器1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサ101において、チップ抵抗器1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器1で説明した部分と同じ構成を有していて、チップ抵抗器1で説明した部分(特に、第1接続電極3および第2接続電極4に関する部分について)と同じ作用効果を奏することができる。
FIG. 15 is a plan view of a chip capacitor according to another embodiment of the present invention. 16 is a cross-sectional view taken along the section line XVI-XVI in FIG. FIG. 17 is an exploded perspective view showing a part of the structure of the chip capacitor separately.
In the
図13を参照して、チップコンデンサ101は、チップ抵抗器1と同様に、基板2と、基板2上(基板2の素子形成面2A側)に配置された第1接続電極3と、同じく基板2上に配置された第2接続電極4とを備えている。基板2は、この実施形態では、平面視において矩形形状を有している。基板2の長手方向両端部に第1接続電極3および第2接続電極4がそれぞれ配置されている。第1接続電極3および第2接続電極4は、この実施形態では、基板2の短手方向に延びたほぼ矩形の平面形状を有している。チップコンデンサ101では、チップ抵抗器1と同様に、第1接続電極3および第2接続電極4が、周縁部85を覆うように、素子形成面2Aおよび側面2C〜2Fに一体的に形成されている。そのため、チップコンデンサ101が実装基板9に実装された回路アセンブリ100(図1Bおよび図1C参照)では、チップ抵抗器1の場合と同様に、第1接続電極3および第2接続電極4に対する半田13の吸着量を増やすことができるので、接着強度を向上させることができる。また、第1接続電極3を三方の側面2C,2E,2Fで半田13によって保持し、第2接続電極4を三方の側面2D,2E,2Fで半田13によって保持することによって、矩形状のチップコンデンサ101の全ての側面2C〜2Fを半田13で固定することができる。これにより、チップコンデンサ101の実装形状を安定化させることができる。
Referring to FIG. 13, similarly to the
基板2の素子形成面2Aには、第1接続電極3および第2接続電極4の間のキャパシタ配置領域105内に、複数のキャパシタ要素C1〜C9が形成されている。複数のキャパシタ要素C1〜C9は、前述した素子5(ここでは、キャパシタ素子)を構成する複数の素子要素であり、第1接続電極3および第2接続電極4の間に接続されている。詳しくは、複数のキャパシタ要素C1〜C9は、複数のヒューズユニット107(前述したヒューズFに相当する)を介してそれぞれ第2接続電極4に対して切り離し可能となるように電気的に接続されている。
A plurality of capacitor elements C <b> 1 to C <b> 9 are formed on the
図16および図17に示されているように、基板2の素子形成面2Aには絶縁膜20が形成されていて、絶縁膜20の表面に下部電極膜111が形成されている。下部電極膜111は、キャパシタ配置領域105のほぼ全域にわたっている。さらに、下部電極膜111は、第1接続電極3の直下の領域にまで延びて形成されている。より具体的には、下部電極膜111は、キャパシタ配置領域105においてキャパシタ要素C1〜C9の共通の下部電極として機能するキャパシタ電極領域111Aと、第1接続電極3の直下に配置される外部電極引き出しのためのパッド領域111Bとを有している。キャパシタ電極領域111Aがキャパシタ配置領域105に位置していて、パッド領域111Bが第1接続電極3の直下に位置して第1接続電極3に接触している。
As shown in FIGS. 16 and 17, the insulating
キャパシタ配置領域105において下部電極膜111(キャパシタ電極領域111A)を覆って接するように容量膜(誘電体膜)112が形成されている。容量膜112は、キャパシタ電極領域111A(キャパシタ配置領域105)の全域にわたって形成されている。容量膜112は、この実施形態では、さらにキャパシタ配置領域105外の絶縁膜20を覆っている。
A capacitor film (dielectric film) 112 is formed in the
容量膜112の上には、上部電極膜113が形成されている。図15では、明瞭化のために、上部電極膜113を着色して示してある。上部電極膜113は、キャパシタ配置領域105に位置するキャパシタ電極領域113Aと、第2接続電極4の直下に位置して第2接続電極4に接触するパッド領域113Bと、キャパシタ電極領域113Aとパッド領域113Bとの間に配置されたヒューズ領域113Cとを有している。
An
キャパシタ電極領域113Aにおいて、上部電極膜113は、複数の電極膜部分(上部電極膜部分)131〜139に分割(分離)されている。この実施形態では、各電極膜部分131〜139は、いずれも矩形形状に形成されていて、ヒューズ領域113Cから第1接続電極3に向かって帯状に延びている。複数の電極膜部分131〜139は、複数種類の対向面積で、容量膜112を挟んで(容量膜112に接しつつ)下部電極膜111に対向している。より具体的には、電極膜部分131〜139の下部電極膜111に対する対向面積は、1:2:4:8:16:32:64:128:128となるように定められていてもよい。すなわち、複数の電極膜部分131〜139は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が2の等比数列をなすように設定された対向面積を有する複数の電極膜部分131〜138(または131〜137,139)を含む。これによって、各電極膜部分131〜139と容量膜112を挟んで対向する下部電極膜111とによってそれぞれ構成される複数のキャパシタ要素C1〜C9は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分131〜139の対向面積の比が前述の通りである場合、キャパシタ要素C1〜C9の容量値の比は、当該対向面積の比と等しく、1:2:4:8:16:32:64:128:128となる。すなわち、複数のキャパシタ要素C1〜C9は、公比が2の等比数列をなすように容量値が設定された複数のキャパシタ要素C1〜C8(またはC1〜C7,C9)を含むことになる。
In the
この実施形態では、電極膜部分131〜135は、幅が等しく、長さの比を1:2:4:8:16に設定した帯状に形成されている。また、電極膜部分135,136,137,138,139は、長さが等しく、幅の比を1:2:4:8:8に設定した帯状に形成されている。電極膜部分135〜139は、キャパシタ配置領域105の第2接続電極4側の端縁から第1接続電極3側の端縁までの範囲に渡って延びて形成されており、電極膜部分131〜134は、それよりも短く形成されている。
In this embodiment, the
パッド領域113Bは、第2接続電極4とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図16に示すように、パッド領域113Bにおける上部電極膜113は、第2接続電極4に接している。
ヒューズ領域113Cは、基板2上において、パッド領域113Bの一つの長辺(基板2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域113Cは、パッド領域113Bの前記一つの長辺に沿って配列された複数のヒューズユニット107を含む。
The
The
ヒューズユニット107は、上部電極膜113のパッド領域113Bと同じ材料で一体的に形成されている。複数の電極膜部分131〜139は、1つまたは複数個のヒューズユニット107と一体的に形成されていて、それらのヒューズユニット107を介してパッド領域113Bに接続され、このパッド領域113Bを介して第2接続電極4に電気的に接続されている。図15に示すように、面積の比較的小さな電極膜部分131〜136は、一つのヒューズユニット107によってパッド領域113Bに接続されており、面積の比較的大きな電極膜部分137〜139は複数個のヒューズユニット107を介してパッド領域113Bに接続されている。全てのヒューズユニット107が用いられる必要はなく、この実施形態では、一部のヒューズユニット107は未使用である。
The
ヒューズユニット107は、パッド領域113Bとの接続のための第1幅広部107Aと、電極膜部分131〜139との接続のための第2幅広部107Bと、第1および第2幅広部107A,7Bの間を接続する幅狭部107Cとを含む。幅狭部107Cは、レーザ光によって切断(溶断)することができるように構成されている。それによって、電極膜部分131〜139のうち不要な電極膜部分を、ヒューズユニット107の切断によって第1および第2接続電極3,4から電気的に切り離すことができる。
The
図15および図17では図示を省略したが、図16に表れている通り、上部電極膜113の表面を含むチップコンデンサ101の表面は、前述したパッシベーション膜23によって覆われている。パッシベーション膜23は、たとえば窒化膜からなっていて、チップコンデンサ101の上面のみならず、基板2の側面2C〜2Fまで延びて、側面2C〜2Fの全域をも覆うように形成されている。側面2C〜2Fにおいては、基板2と第1接続電極3および第2接続電極4との間に介在されている。さらに、パッシベーション膜23の上には、前述した樹脂膜24が形成されている。樹脂膜24は、素子形成面2Aを覆っている。
Although not shown in FIGS. 15 and 17, as shown in FIG. 16, the surface of the
パッシベーション膜23および樹脂膜24は、チップコンデンサ101の表面を保護する保護膜である。これらには、第1接続電極3および第2接続電極4に対応する領域に、前述した切欠部25がそれぞれ形成されている。切欠部25は、パッシベーション膜23および樹脂膜24を貫通している。さらに、この実施形態では、第1接続電極3に対応した切欠部25は、容量膜112をも貫通している。
The
切欠部25には、第1接続電極3および第2接続電極4がそれぞれ埋め込まれている。これにより、第1接続電極3は下部電極膜111のパッド領域111Bに接合しており、第2接続電極4は上部電極膜113のパッド領域113Bに接合している。第1および第2接続電極3,4は、樹脂膜24の表面から突出すると共に、樹脂膜24の表面に沿って基板2の内方(素子5側)へ引き出された引き出し部27を有している。これにより、実装基板に対してチップコンデンサ101をフリップチップ接合することができる。
The
図18は、前記チップコンデンサの内部の電気的構成を示す回路図である。第1接続電極3と第2接続電極4との間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第2接続電極4との間には、一つまたは複数のヒューズユニット107でそれぞれ構成されたヒューズF1〜F9が直列に介装されている。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサ101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ101の容量値が減少する。
FIG. 18 is a circuit diagram showing an internal electrical configuration of the chip capacitor. A plurality of capacitor elements C1 to C9 are connected in parallel between the
When all the fuses F1 to F9 are connected, the capacitance value of the
そこで、パッド領域111B,113Bの間の容量値(キャパシタ要素C1〜C9の総容量値)を測定し、その後に所望の容量値に応じてヒューズF1〜F9から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み(レーザトリミング)を行うことができる。とくに、キャパシタ要素C1〜C8の容量値が、公比2の等比数列をなすように設定されていれば、最小の容量値(当該等比数列の初項の値)であるキャパシタ要素C1の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
Therefore, the capacitance value between the
たとえば、キャパシタ要素C1〜C9の容量値は次のように定められていてもよい。
C1=0.03125pF
C2=0.0625pF
C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサ101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサ101を提供することができる。
For example, the capacitance values of the capacitor elements C1 to C9 may be determined as follows.
C1 = 0.03125pF
C2 = 0.0625pF
C3 = 0.125pF
C4 = 0.25pF
C5 = 0.5pF
C6 = 1pF
C7 = 2pF
C8 = 4pF
C9 = 4pF
In this case, the capacitance of the
以上のように、この実施形態によれば、第1接続電極3および第2接続電極4の間に、ヒューズF1〜F9によって切り離し可能な複数のキャパシタ要素C1〜C9が設けられている。キャパシタ要素C1〜C9は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズF1〜F9から1つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサ101を共通の設計で実現することができる。
As described above, according to this embodiment, a plurality of capacitor elements C1 to C9 that can be separated by the fuses F1 to F9 are provided between the
チップコンデンサ101の各部の詳細について以下に説明を加える。
図15を参照して、基板2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域105は、概ね、基板2の短辺の長さに相当する一辺を有する正方形領域となる。基板2の厚さは、150μm程度であってもよい。図16を参照して、基板2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
Details of each part of the
Referring to FIG. 15,
絶縁膜20は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、500Å〜2000Å程度であってもよい。
下部電極膜111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜111は、スパッタ法によって形成することができる。上部電極膜113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜113は、スパッタ法によって形成することができる。上部電極膜113のキャパシタ電極領域113Aを電極膜部分131〜139に分割し、さらに、ヒューズ領域113Cを複数のヒューズユニット107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
The insulating
The
容量膜112は、たとえば窒化シリコン膜で構成することができ、その膜厚は500Å〜2000Å(たとえば1000Å)とすることができる。容量膜112は、プラズマCVD(化学的気相成長)によって形成された窒化シリコン膜であってもよい。
パッシベーション膜23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜24は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
The
The
第1および第2接続電極3,4は、たとえば、下部電極膜111または上部電極膜113に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法(より具体的には無電解めっき法)で形成することができる。ニッケル層は下部電極膜111または上部電極膜113に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第1および第2接続電極3,4の最上層の金との相互拡散を抑制する拡散防止層として機能する。
The first and
このようなチップコンデンサ101の製造工程は、素子5を形成した後のチップ抵抗器1の製造工程と同じである。
チップコンデンサ101において素子5(キャパシタ素子)を形成する場合には、まず、前述した基板30(基板2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁膜20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜111が絶縁膜20の表面全域に形成される。下部電極膜111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図15等に示したパターンの下部電極膜111が得られる。下部電極膜111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
The manufacturing process of such a
When the element 5 (capacitor element) is formed in the
次に、たとえばプラズマCVD法によって、窒化シリコン膜等からなる容量膜112が、下部電極膜111上に形成される。下部電極膜111が形成されていない領域では、絶縁膜20の表面に容量膜112が形成されることになる。次に、その容量膜112の上に、上部電極膜113が形成される。上部電極膜113は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、8000Å程度とされてもよい。次に、上部電極膜113の表面に上部電極膜113の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される。このレジストパターンをマスクとしたエッチングにより、上部電極膜113が、最終形状(図15等参照)にパターニングされる。それによって、上部電極膜113は、キャパシタ電極領域113Aに複数の電極膜部分131〜139に分割された部分を有し、ヒューズ領域113Cに複数のヒューズユニット107を有し、それらのヒューズユニット107に接続されたパッド領域113Bを有するパターンに整形される。上部電極膜113のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
Next, a
以上によって、チップコンデンサ101における素子5(キャパシタ要素C1〜C9やヒューズユニット107)が形成される。
この状態から、ヒューズユニット107を溶断するためのレーザトリミングが行われる(図10B参照)。すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット107にレーザ光を当てて、そのヒューズユニット107の幅狭部107C(図15参照)が溶断される。これにより、対応するキャパシタ要素がパッド領域113Bから切り離される。ヒューズユニット107にレーザ光を当てるとき、カバー膜である絶縁膜45の働きによって、ヒューズユニット107の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット107が溶断する。これにより、チップコンデンサ101の容量値を確実に目的の容量値とすることができる。
Thus, the element 5 (capacitor elements C1 to C9 and the fuse unit 107) in the
From this state, laser trimming for fusing the
その後、図10C〜図10Iの工程に倣って、チップ抵抗器1の場合と同じ工程を実行すればよい。
以上、本発明のチップ部品(チップ抵抗器1やチップコンデンサ101)について説明してきたが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ抵抗器1の場合、複数の抵抗回路が公比r(0<r、r≠1)=2の等比数列をなす抵抗値を有する複数の抵抗回路を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。また、チップコンデンサ101の場合にも、キャパシタ要素が公比r(0<r、r≠1)=2の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は2以外の数であってもよい。
Thereafter, following the steps of FIGS. 10C to 10I, the same steps as those of the
Although the chip components (
For example, in the above-described embodiment, in the case of the
また、チップ抵抗器1やチップコンデンサ101では、基板2の表面に絶縁膜20が形成されているが、基板2が絶縁性の基板であれば、絶縁膜20を省くこともできる。
また、チップコンデンサ101では、上部電極膜113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜111だけが複数の電極膜部分に分割されていたり、上部電極膜113および下部電極膜111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ101では、上部電極膜113および下部電極膜111を有する1層のキャパシタ構造が形成されているが、上部電極膜113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
In the
In the
チップコンデンサ101では、また、基板2として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜112を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、本発明を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板2上に形成された素子5は、複数のインダクタ要素(素子要素)を含んだインダクタ素子を含み、第1接続電極3および第2接続電極4の間に接続されている。素子5は、前述した多層基板の多層配線中に設けられ、配線膜22によって形成されている。また、チップインダクタでは、基板2上に、前述した複数のヒューズFが設けられていて、各インダクタ要素が、第1接続電極3および第2接続電極4に対して、ヒューズFを介して切り離し可能に接続されている。
In the
When the present invention is applied to a chip inductor, the
この場合、チップインダクタでは、一つまたは複数のヒューズFを選択して切断することにより、複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、電気的特性が様々なチップインダクタを共通の設計で実現することができる。
また、本発明を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板2上に形成された素子5は、複数のダイオード要素(素子要素)を含んだダイオード回路網(ダイオード素子)を含む。ダイオード素子は基板2に形成されている。このチップダイオードでは、一つまたは複数のヒューズFを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。
In this case, in the chip inductor, a combination pattern of a plurality of inductor elements can be changed to an arbitrary pattern by selecting and cutting one or a plurality of fuses F. Therefore, chip inductors having various electrical characteristics can be obtained. Can be realized with a common design.
When the present invention is applied to a chip diode, the
チップインダクタおよびチップダイオードのいずれにおいても、チップ抵抗器1およびチップコンデンサ101の場合と同じ作用効果を奏することができる。
また、前述した第1接続電極3および第2接続電極4において、Ni層33とAu層35との間に介装されていたPd層34を省略することもできる。Ni層33とAu層35との接着性が良好なので、Au層35に前述したピンホールができないのであれば、Pd層34を省略しても構わない。
In any of the chip inductor and the chip diode, the same effects as those of the
Further, in the
図19は、本発明のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン201は、扁平な直方体形状の筐体202の内部に電子部品を収納して構成されている。筐体202は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が4つの側面で結合されている。筐体202の一つの主面には、液晶パネルや有機ELパネル等で構成された表示パネル203の表示面が露出している。表示パネル203の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
FIG. 19 is a perspective view showing an appearance of a smartphone which is an example of an electronic device in which the chip component of the present invention is used. The
表示パネル203は、筐体202の一つの主面の大部分を占める長方形形状に形成されている。表示パネル203の一つの短辺に沿うように、操作ボタン204が配置されている。この実施形態では、複数(3つ)の操作ボタン204が表示パネル203の短辺に沿って配列されている。使用者は、操作ボタン204およびタッチパネルを操作することによって、スマートフォン201に対する操作を行い、必要な機能を呼び出して実行させることができる。
The
表示パネル203の別の一つの短辺の近傍には、スピーカ205が配置されている。スピーカ205は、電話機能のための受話口を提供すると共に、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン204の近くには、筐体202の一つの側面にマイクロフォン206が配置されている。マイクロフォン206は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
A
図20は、筐体202の内部に収容された回路アセンブリ100の構成を示す図解的な平面図である。回路アセンブリ100は、前述した実装基板9と、実装基板9の実装面9Aに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子(IC)212−220と、複数のチップ部品とを含む。複数のICは、伝送処理IC212、ワンセグTV受信IC213、GPS受信IC214、FMチューナIC215、電源IC216、フラッシュメモリ217、マイクロコンピュータ218、電源IC219およびベースバンドIC220を含む。複数のチップ部品(本願発明のチップ部品に相当する)は、チップインダクタ221,225,235、チップ抵抗器222,224,233、チップキャパシタ227,230,234、およびチップダイオード228,231を含む。
FIG. 20 is a schematic plan view showing the configuration of the
伝送処理IC212は、表示パネル203に対する表示制御信号を生成し、かつ表示パネル203の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル203との接続のために、伝送処理IC212には、フレキシブル配線209が接続されている。
ワンセグTV受信IC213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC213の近傍には、複数のチップインダクタ221と、複数のチップ抵抗器222とが配置されている。ワンセグTV受信IC213、チップインダクタ221およびチップ抵抗器222は、ワンセグ放送受信回路223を構成している。チップインダクタ221およびチップ抵抗器222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路223に高精度な回路定数を与える。
The
The one-segment
GPS受信IC214は、GPS衛星からの電波を受信してスマートフォン201の位置情報を出力する電子回路を内蔵している。
FMチューナIC215は、その近傍において実装基板9に実装された複数のチップ抵抗器224および複数のチップインダクタ225と共に、FM放送受信回路226を構成している。チップ抵抗器224およびチップインダクタ225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路226に高精度な回路定数を与える。
The
The
電源IC216の近傍には、複数のチップキャパシタ227および複数のチップダイオード228が実装基板9の実装面に実装されている。電源IC216は、チップキャパシタ227およびチップダイオード228と共に、電源回路229を構成している。
フラッシュメモリ217は、オペレーティングシステムプログラム、スマートフォン201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
In the vicinity of the
The
マイクロコンピュータ218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォン201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源IC219の近くには、複数のチップキャパシタ230および複数のチップダイオード231が実装基板9の実装面に実装されている。電源IC219は、チップキャパシタ230およびチップダイオード231と共に、電源回路232を構成している。
The
Near the
ベースバンドIC220の近くには、複数のチップ抵抗器233、複数のチップキャパシタ234、および複数のチップインダクタ235が、実装基板9の実装面9Aに実装されている。ベースバンドIC220は、チップ抵抗器233、チップキャパシタ234およびチップインダクタ235と共に、ベースバンド通信回路236を構成している。ベースバンド通信回路236は、電話通信およびデータ通信のための通信機能を提供する。
Near the
このような構成によって、電源回路229,232によって適切に調整された電力が、伝送処理IC212、GPS受信IC214、ワンセグ放送受信回路223、FM放送受信回路226、ベースバンド通信回路236、フラッシュメモリ217およびマイクロコンピュータ218に供給される。マイクロコンピュータ218は、伝送処理IC212を介して入力される入力信号に応答して演算処理を行い、伝送処理IC212から表示パネル203に表示制御信号を出力して表示パネル203に各種の表示を行わせる。
With such a configuration, the power appropriately adjusted by the
タッチパネルまたは操作ボタン204の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路223の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル203に出力し、受信された音声をスピーカ205から音響化させるための演算処理が、マイクロコンピュータ218によって実行される。
また、スマートフォン201の位置情報が必要とされるときには、マイクロコンピュータ218は、GPS受信IC214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
When reception of one-segment broadcasting is instructed by operating the touch panel or the
When the position information of the
さらに、タッチパネルまたは操作ボタン204の操作によってFM放送受信指令が入力されると、マイクロコンピュータ218は、FM放送受信回路226を起動し、受信された音声をスピーカ205から出力させるための演算処理を実行する。
フラッシュメモリ217は、通信によって取得したデータの記憶や、マイクロコンピュータ218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ218は、必要に応じて、フラッシュメモリ217に対してデータを書き込み、またフラッシュメモリ217からデータを読み出す。
Further, when an FM broadcast reception command is input by operating the touch panel or the
The
電話通信またはデータ通信の機能は、ベースバンド通信回路236によって実現される。マイクロコンピュータ218は、ベースバンド通信回路236を制御して、音声またはデータを送受信するための処理を行う。
この明細書および図面から抽出される特徴の例を以下に示す。
[A1]表面および側面を有する基板と、前記基板の前記表面の縁部を覆うように、当該表面および前記側面に一体的に形成された電極と、前記電極と前記基板との間に介在された絶縁膜とを含む、チップ部品。
The function of telephone communication or data communication is realized by the
Examples of features extracted from this specification and drawings are shown below.
[A1] A substrate having a surface and a side surface, an electrode integrally formed on the surface and the side surface so as to cover an edge of the surface of the substrate, and interposed between the electrode and the substrate A chip component including an insulating film.
この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板に半田付けする際の接着面積を拡大することができる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。 According to this configuration, since the electrodes are formed on the side surface in addition to the surface of the substrate, it is possible to increase the adhesion area when the chip component is soldered to the mounting substrate. As a result, the amount of solder adsorbed to the electrode can be increased, so that the adhesive strength can be improved. Further, since the solder is adsorbed so as to go around from the surface of the substrate to the side surface, the chip component can be held from two directions of the surface and side surface of the substrate in the mounted state. Therefore, the mounting shape of the chip component can be stabilized.
しかも、電極を単に基板の側面にも形成しただけではなく、電極と基板との間に絶縁膜を介在させている。これにより、たとえば基板と電極とを短絡させたくない場合に、その要求に応えることができる。
[A2]前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の前記縁部を覆うように形成されている、A1に記載のチップ部品。
In addition, the electrode is not simply formed on the side surface of the substrate, but an insulating film is interposed between the electrode and the substrate. Thereby, for example, when it is not desired to short-circuit the substrate and the electrode, the requirement can be met.
[A2] The chip part according to A1, wherein the substrate has a rectangular shape in a plan view, and the electrodes are formed so as to cover the edge portions on three sides of the substrate.
この構成では、実装状態において、チップ部品を基板の側面の三方向から保持することができるので、チップ部品の実装形状を一層安定化させることができる。
[A3]前記基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、A1またはA2に記載のチップ部品。
この構成では、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。
In this configuration, the chip component can be held from the three directions of the side surface of the substrate in the mounted state, so that the mounted shape of the chip component can be further stabilized.
[A3] The chip component according to A1 or A2, further including a wiring film formed on the surface of the substrate at a distance from the edge and electrically connected to the electrode.
In this configuration, since the wiring film is independent from the electrode for external connection, the wiring design can be performed in accordance with the element pattern formed on the surface of the substrate.
[A4]前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われている、A3に記載のチップ部品。
この構成により、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。
[A4] In the wiring film, a peripheral edge facing the edge of the substrate covered with the electrode is selectively exposed, and a peripheral edge excluding the exposed part is selectively covered with a resin film. The chip component according to A3.
With this configuration, since the junction area between the electrode and the wiring film can be increased, the contact resistance can be reduced.
[A5]前記電極は、前記樹脂膜の表面から突出するように形成されている、A4に記載のチップ部品。
[A6]前記電極は、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、A5に記載のチップ部品。
[A7]前記電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、A1〜A6のいずれか一つに記載のチップ部品。
[A5] The chip component according to A4, wherein the electrode is formed so as to protrude from the surface of the resin film.
[A6] The chip component according to A5, wherein the electrode includes a lead portion that is pulled out in the lateral direction along the surface of the resin film and selectively covers the surface.
[A7] The chip component according to any one of A1 to A6, wherein the electrode includes a Ni layer and an Au layer, and the Au layer is exposed on an outermost surface.
この構成の電極では、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
[A8]前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、A7に記載のチップ部品。
この構成の電極では、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
In the electrode having this configuration, since the surface of the Ni layer is covered with the Au layer, the Ni layer can be prevented from being oxidized.
[A8] The chip part according to A7, wherein the electrode further includes a Pd layer interposed between the Ni layer and the Au layer.
In the electrode of this configuration, even if a thin hole is formed in the Au layer by making the Au layer thin, the Pd layer interposed between the Ni layer and the Au layer blocks the through hole. Therefore, the Ni layer can be prevented from being exposed to the outside through the through hole and being oxidized.
[A9]前記電極が互いに間隔を空けて2つ設けられており、前記チップ部品は、前記基板上に形成され前記2つの電極間に接続された抵抗体を含むチップ抵抗器である、A1〜A8のいずれか一つに記載のチップ部品。
[A10]複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、A9に記載のチップ部品。
[A9] Two of the electrodes are provided at a distance from each other, and the chip component is a chip resistor including a resistor formed on the substrate and connected between the two electrodes. The chip component according to any one of A8.
[A10] The chip component according to A9, further including a plurality of the resistors, and a plurality of fuses provided on the substrate and detachably connected to the electrodes.
このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
[A11]前記電極が互いに間隔を空けて2つ設けられており、前記チップ部品は、前記基板上に形成され前記2つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、A1〜A8のいずれか一つに記載のチップ部品。
In this chip component (chip resistor), by selecting and cutting one or a plurality of fuses, it is possible to easily and quickly cope with a plurality of types of resistance values. In other words, chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
[A11] Two of the electrodes are provided at a distance from each other, and the chip component is a chip capacitor including a capacitor element formed on the substrate and connected between the two electrodes. The chip component according to any one of A8.
[A12]前記キャパシタ素子を構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、A11に記載のチップ部品。
このチップ部品(チップコンデンサ)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
[A12] The chip according to A11, further comprising: a plurality of capacitor elements constituting the capacitor element; and a plurality of fuses provided on the substrate and detachably connected to the electrodes. parts.
In this chip component (chip capacitor), by selecting and cutting one or a plurality of fuses, it is possible to easily and quickly cope with a plurality of types of capacitance values. In other words, chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
[A13]A1〜A12のいずれか一つに記載のチップ部品と、前記基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
この構成により、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える回路アセンブリを提供することができる。
[A13] A circuit assembly comprising: the chip component according to any one of A1 to A12; and a mounting substrate having a land solder-bonded to the electrode on a mounting surface facing the surface of the substrate.
With this configuration, it is possible to provide a circuit assembly including a chip component that can improve the adhesive strength with the mounting substrate and further stabilize the mounting shape.
[A14]前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されている、A13に記載の回路アセンブリ。
この構成では、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が電極の表面部分から側面部分に回り込むように吸着しているので、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。
[A14] The circuit assembly according to A13, wherein the solder is formed so as to cover a surface portion and a side surface portion of the electrode when viewed from the normal direction of the mounting surface.
In this configuration, the amount of solder adsorbed to the electrode can be increased, and the adhesive strength can be improved. Further, since the solder is adsorbed so as to go around from the surface portion of the electrode to the side surface portion, the chip component can be held from the two directions of the surface and side surface of the substrate. Therefore, the mounting shape of the chip component can be stabilized.
[A15]A13またはA14に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
この構成により、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える電子部品を提供することができる。
[A16]基板の複数のチップ部品領域の境界領域に前記基板の表面から所定深さの溝を形成して、前記複数のチップ部品領域毎の基板に分離する工程と、前記溝の側面に絶縁膜を形成することにより、各基板の側面に当該絶縁膜を形成する工程と、前記各基板の前記表面からその縁部を介して前記溝の前記側面に沿って前記絶縁膜上に電極材料をめっき成長させることによって、前記各基板の前記表面の前記縁部を覆うように、当該表面および前記側面に電極を一体的に形成する工程と、前記基板の裏面を前記溝に到達するまで研削して、前記基板を複数のチップ部品に分割する工程とを含む、チップ部品の製造方法。
[A15] An electronic device including the circuit assembly according to A13 or A14 and a housing that houses the circuit assembly.
With this configuration, it is possible to provide an electronic component including a chip component that can improve the adhesive strength with the mounting substrate and further stabilize the mounting shape.
[A16] A step of forming a groove having a predetermined depth from the surface of the substrate in a boundary region of the plurality of chip component regions of the substrate and separating the substrate into the substrate for each of the plurality of chip component regions, and insulating the side surfaces of the grooves Forming an insulating film on a side surface of each substrate by forming a film; and an electrode material on the insulating film along the side surface of the groove from the surface of the substrate through the edge thereof. A step of integrally forming electrodes on the front surface and the side surface so as to cover the edge of the front surface of each substrate by plating growth, and grinding the back surface of the substrate until reaching the groove. And a step of dividing the substrate into a plurality of chip components.
この方法によれば、電極材料のめっき成長によって本発明のチップ部品を簡単に製造することができる。
[A17]前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含む、A16に記載のチップ部品の製造方法。
この方法により、絶縁膜上にも良好に電極材料を成長させることができる。また、電解めっきに比べて工程数を削減して生産性を向上させることができる。
According to this method, the chip component of the present invention can be easily manufactured by plating growth of the electrode material.
[A17] The method for manufacturing a chip part according to A16, wherein the step of forming the electrode includes a step of growing the electrode material by electroless plating.
By this method, the electrode material can be grown well on the insulating film. Moreover, productivity can be improved by reducing the number of processes compared to electrolytic plating.
[A18]前記複数のチップ部品領域毎に前記基板の前記表面に配線膜を形成する工程をさらに含み、前記基板に分離する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように前記溝を形成する工程を含み、前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含む、A16またはA17に記載のチップ部品の製造方法。
[A19]前記溝の形成前に前記配線膜を覆う樹脂膜を形成する工程と、前記配線膜における前記溝を形成すべき領域に対向する周縁部が露出するように、前記樹脂膜を選択的に除去する工程とをさらに含む、A18に記載のチップ部品の製造方法。
[A18] The method further includes a step of forming a wiring film on the surface of the substrate for each of the plurality of chip component regions, and the step of separating the substrate includes a step between the edge of each substrate and the wiring film. The method of manufacturing a chip part according to A16 or A17, including a step of forming the groove so as to be spaced, and the step of forming the electrode includes a step of plating and growing the electrode material from the wiring film.
[A19] A step of forming a resin film that covers the wiring film before the formation of the groove, and selectively forming the resin film so that a peripheral portion of the wiring film facing a region where the groove is to be formed is exposed. The method of manufacturing a chip part according to A18, further comprising:
この方法では、配線膜から基板の縁部までめっき成長の妨げになるものが無いので、配線膜から当該縁部まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
[A20]前記溝の形成が、エッチングによって行われる、A16〜A19のいずれか一つに記載のチップ部品の製造方法。
In this method, since there is nothing that hinders the plating growth from the wiring film to the edge of the substrate, the plating can be linearly grown from the wiring film to the edge. As a result, the time required for forming the electrode can be shortened.
[A20] The chip part manufacturing method according to any one of A16 to A19, wherein the groove is formed by etching.
この方法では、基板における全てのチップ部品領域の境界領域に一度に溝を形成することができるので、チップ部品の製造にかかる時間の短縮を図ることができる。
[B1]表面、前記表面の反対側の裏面、ならびに、前記表面および前記裏面の法線方向に沿って平面的に延び、前記表面および前記裏面を接続する側面を有する基板と、前記基板の前記表面の縁部を覆うように、前記基板の前記表面および前記側面に一体的に形成され、かつ、前記基板の前記裏面を被覆しない電極と、前記電極と前記基板との間に介在された絶縁膜とを含む、チップ部品。
In this method, since grooves can be formed at a time in the boundary region of all chip component regions on the substrate, the time required for manufacturing the chip components can be reduced.
[B1] a substrate having a front surface, a back surface opposite to the front surface, a plane extending in a normal direction of the front surface and the back surface, and a side surface connecting the front surface and the back surface; An electrode that is integrally formed on the front surface and the side surface of the substrate so as to cover an edge of the front surface and that does not cover the back surface of the substrate, and an insulation interposed between the electrode and the substrate A chip component including a film.
この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板に半田付けする際の接着面積を拡大することができる。その結果、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。 According to this configuration, since the electrodes are formed on the side surface in addition to the surface of the substrate, it is possible to increase the adhesion area when the chip component is soldered to the mounting substrate. As a result, the amount of solder adsorbed to the electrode can be increased, so that the adhesive strength can be improved. Further, since the solder is adsorbed so as to go around from the surface of the substrate to the side surface, the chip component can be held from two directions of the surface and side surface of the substrate in the mounted state. Therefore, the mounting shape of the chip component can be stabilized.
しかも、電極を単に基板の側面にも形成しただけではなく、電極と基板との間に絶縁膜を介在させている。これにより、たとえば基板と電極とを短絡させたくない場合に、その要求に応えることができる。
また、前記チップ部品では、前記絶縁膜は、前記基板の前記側面の全面を被覆し、かつ、前記法線方向に沿って平面的に延びていていもよい。
In addition, the electrode is not simply formed on the side surface of the substrate, but an insulating film is interposed between the electrode and the substrate. Thereby, for example, when it is not desired to short-circuit the substrate and the electrode, the requirement can be met.
In the chip component, the insulating film may cover the entire side surface of the substrate and may extend in a plane along the normal direction.
[B2]前記絶縁膜は、前記基板の前記側面の全面を被覆し、かつ、前記法線方向に沿って平面的に延びている、B1に記載のチップ部品。
[B3]前記電極は、前記基板の前記裏面に対して前記表面側に間隔を空けて形成されている、B1またはB2に記載のチップ部品。
[B4]前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の前記縁部を覆うように形成されている、B1〜B3のいずれか一つに記載のチップ部品。
[B2] The chip component according to B1, wherein the insulating film covers the entire surface of the side surface of the substrate and extends planarly along the normal direction.
[B3] The chip component according to B1 or B2, wherein the electrode is formed with a gap on the front surface side with respect to the back surface of the substrate.
[B4] The chip component according to any one of B1 to B3, wherein the substrate has a rectangular shape in a plan view, and the electrodes are formed to cover the edge portions on three sides of the substrate.
この構成によれば、実装状態において、チップ部品を基板の側面の三方向から保持することができるので、チップ部品の実装形状を一層安定化させることができる。
[B5]前記基板の前記表面において前記縁部から間隔を空けて形成され、前記電極が電気的に接続された配線膜をさらに含む、B1〜B4のいずれか一つに記載のチップ部品。
According to this configuration, the chip component can be held from the three directions of the side surface of the substrate in the mounted state, so that the mounting shape of the chip component can be further stabilized.
[B5] The chip component according to any one of B1 to B4, further including a wiring film formed on the surface of the substrate at a distance from the edge and electrically connected to the electrode.
この構成によれば、外部接続するための電極から配線膜が独立しているので、基板の表面に形成される素子パターンに合わせた配線設計を行うことができる。
[B6]前記配線膜は、前記電極に覆われた前記基板の前記縁部に対向する周縁部が選択的に露出しており、当該露出部分を除く周縁部が樹脂膜で選択的に覆われている、B5に記載のチップ部品。
According to this configuration, since the wiring film is independent from the electrode for external connection, it is possible to perform wiring design in accordance with the element pattern formed on the surface of the substrate.
[B6] In the wiring film, a peripheral portion facing the edge portion of the substrate covered with the electrode is selectively exposed, and a peripheral portion excluding the exposed portion is selectively covered with a resin film. The chip component according to B5.
この構成によれば、電極と配線膜との接合面積を増やすことができるので、接触抵抗を減らすことができる。
[B7]前記電極は、前記樹脂膜の表面から突出するように形成されている、B6に記載のチップ部品。
[B8]前記電極は、前記樹脂膜の前記表面に沿って横方向に引き出され、当該表面を選択的に覆う引き出し部を含む、B7に記載のチップ部品。
According to this structure, since the junction area of an electrode and a wiring film can be increased, contact resistance can be reduced.
[B7] The chip component according to B6, wherein the electrode is formed so as to protrude from the surface of the resin film.
[B8] The chip component according to B7, wherein the electrode includes a lead portion that is pulled out in the lateral direction along the surface of the resin film and selectively covers the surface.
[B9]前記電極が、Ni層と、Au層とを含み、前記Au層が最表面に露出している、B1〜B8のいずれか一つに記載のチップ部品。
この構成によれば、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
[B10]前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、B9に記載のチップ部品。
[B9] The chip component according to any one of B1 to B8, wherein the electrode includes a Ni layer and an Au layer, and the Au layer is exposed on an outermost surface.
According to this configuration, since the surface of the Ni layer is covered with the Au layer, the Ni layer can be prevented from being oxidized.
[B10] The chip part according to B9, wherein the electrode further includes a Pd layer interposed between the Ni layer and the Au layer.
この構成によれば、Au層を薄くすることによってAu層に貫通孔(ピンホール)ができてしまっても、Ni層とAu層との間に介装されたPd層が当該貫通孔を塞いでいるので、当該貫通孔からNi層が外部に露出されて酸化することを防止できる。
[B11]前記電極が互いに間隔を空けて2つ設けられており、前記チップ部品は、前記基板上に形成され前記2つの電極間に接続された抵抗体を含むチップ抵抗器である、B1〜B10のいずれか一つに記載のチップ部品。
According to this configuration, even if the Au layer is thinned and a through hole (pin hole) is formed in the Au layer, the Pd layer interposed between the Ni layer and the Au layer blocks the through hole. Therefore, the Ni layer can be prevented from being exposed to the outside through the through hole and being oxidized.
[B11] Two of the electrodes are provided to be spaced apart from each other, and the chip component is a chip resistor including a resistor formed on the substrate and connected between the two electrodes. The chip component according to any one of B10.
[B12]複数の前記抵抗体と、前記基板上に設けられ、前記複数の抵抗体をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、B11に記載のチップ部品。
このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
[B12] The chip component according to B11, further including a plurality of the resistors, and a plurality of fuses provided on the substrate and detachably connected to the electrodes.
In this chip component (chip resistor), by selecting and cutting one or a plurality of fuses, it is possible to easily and quickly cope with a plurality of types of resistance values. In other words, chip resistors having various resistance values can be realized with a common design by combining a plurality of resistors having different resistance values.
[B13]前記電極が互いに間隔を空けて2つ設けられており、前記チップ部品は、前記基板上に形成され前記2つの電極の間に接続されたキャパシタ素子を含むチップコンデンサである、B1〜B10のいずれか一つに記載のチップ部品。
[B14]前記キャパシタ素子を構成する複数のキャパシタ要素と、前記基板上に設けられ、前記複数のキャパシタ要素をそれぞれ切り離し可能に前記電極に接続する複数のヒューズとをさらに含む、B13に記載のチップ部品。
[B13] Two of the electrodes are provided at a distance from each other, and the chip component is a chip capacitor including a capacitor element formed on the substrate and connected between the two electrodes. The chip component according to any one of B10.
[B14] The chip according to B13, further including: a plurality of capacitor elements constituting the capacitor element; and a plurality of fuses provided on the substrate and detachably connected to the electrodes. parts.
このチップ部品(チップコンデンサ)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の容量値に、容易にかつ速やかに対応することができる。換言すれば、容量値の異なる複数のキャパシタ要素を組み合わせることによって、様々な容量値のチップコンデンサを共通の設計で実現することができる。
[B15]B1〜B14のいずれか一つに記載のチップ部品と、前記基板の前記表面に対向する実装面に、前記電極に半田接合されたランドを有する実装基板とを含む、回路アセンブリ。
In this chip component (chip capacitor), by selecting and cutting one or a plurality of fuses, it is possible to easily and quickly cope with a plurality of types of capacitance values. In other words, chip capacitors having various capacitance values can be realized by a common design by combining a plurality of capacitor elements having different capacitance values.
[B15] A circuit assembly including the chip component according to any one of B1 to B14, and a mounting substrate having a land solder-bonded to the electrode on a mounting surface facing the surface of the substrate.
この構成によれば、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える回路アセンブリを提供することができる。
[B16]前記実装面の法線方向から見たときに、前記半田が前記電極の表面部分および側面部分を覆うように形成されている、B15に記載の回路アセンブリ。
この構成によれば、電極に対する半田の吸着量を増やすことができるので、接着強度を向上させることができる。また、半田が電極の表面部分から側面部分に回り込むように吸着しているので、基板の表面および側面の二方向からチップ部品を保持することができる。そのため、チップ部品の実装形状を安定化させることができる。
According to this configuration, it is possible to provide a circuit assembly including a chip component that can improve the adhesive strength with the mounting substrate and further stabilize the mounting shape.
[B16] The circuit assembly according to B15, wherein the solder is formed so as to cover a surface portion and a side surface portion of the electrode when viewed from the normal direction of the mounting surface.
According to this configuration, it is possible to increase the amount of solder adsorbed to the electrode, so that the adhesive strength can be improved. Further, since the solder is adsorbed so as to go around from the surface portion of the electrode to the side surface portion, the chip component can be held from the two directions of the surface and side surface of the substrate. Therefore, the mounting shape of the chip component can be stabilized.
[B17]B15またはB16に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
この構成によれば、実装基板との接着強度を向上させることができ、さらに実装形状を安定化させることができるチップ部品を備える電子部品を提供することができる。
[B18]表面および前記表面の反対側の裏面を有する基板を用意する工程と、前記基板の複数のチップ部品領域の境界領域に、前記基板の前記表面から前記裏面側に向けて、前記表面および前記表面の法線方向に沿って平面的に延びる側面を有する所定深さの溝を形成して、前記複数のチップ部品領域毎の基板に分離する工程と、前記溝の前記側面に絶縁膜を形成することにより、各基板の側面に当該絶縁膜を形成する工程と、前記各基板の前記表面からその縁部を介して前記溝の前記側面に沿って前記絶縁膜上に電極材料をめっき成長させることによって、前記各基板の前記表面の前記縁部を覆うように、当該表面および前記側面に電極を一体的に形成する工程と、前記基板の前記裏面を前記溝に到達するまで研削して、前記基板の前記裏面を被覆しない前記電極をそれぞれ有する複数のチップ部品を、前記基板から切り出す工程とを含む、チップ部品の製造方法。
[B17] An electronic device including the circuit assembly according to B15 or B16 and a housing that houses the circuit assembly.
According to this configuration, it is possible to provide an electronic component including a chip component capable of improving the adhesive strength with the mounting substrate and further stabilizing the mounting shape.
[B18] A step of preparing a substrate having a front surface and a back surface opposite to the front surface, and a boundary region of a plurality of chip component regions of the substrate toward the back surface side from the front surface of the substrate, Forming a groove having a predetermined depth having a side surface extending in a plane along the normal direction of the surface and separating the substrate into a substrate for each of the plurality of chip component regions; and an insulating film on the side surface of the groove Forming an insulating film on the side surface of each substrate by forming, and plating growth of an electrode material on the insulating film along the side surface of the groove from the surface of the substrate through the edge thereof And forming the electrodes integrally on the front surface and the side surface so as to cover the edge portion of the front surface of each substrate, and grinding the back surface of the substrate until reaching the groove The substrate A plurality of chip parts having said electrode uncoated surfaces respectively, and a step of cutting from the substrate, the manufacturing method of the chip component.
この方法によれば、電極材料のめっき成長によって本発明のチップ部品を簡単に製造することができる。
[B19]前記絶縁膜を形成する工程は、前記溝の前記側面の全面を被覆し、かつ、前記法線方向に沿って平面的に延びる前記絶縁膜を形成する工程を含む、B18に記載のチップ部品の製造方法。
According to this method, the chip component of the present invention can be easily manufactured by plating growth of the electrode material.
[B19] The process according to B18, wherein the step of forming the insulating film includes a step of covering the entire side surface of the groove and forming the insulating film extending in a plane along the normal direction. Chip part manufacturing method.
[B20]前記電極を形成する工程は、前記溝の底面に対して前記各基板の前記表面側に間隔を空けて前記電極を形成する工程を含み、前記複数のチップ部品を切り出す工程において、前記基板の前記裏面に対して前記表面側に間隔を空けて形成された前記電極をそれぞれ有する前記複数のチップ部品が切り出される、B18またはB19に記載のチップ部品の製造方法。 [B20] The step of forming the electrode includes the step of forming the electrode with a space on the surface side of each substrate with respect to the bottom surface of the groove, and in the step of cutting out the plurality of chip components, The method of manufacturing a chip component according to B18 or B19, wherein the plurality of chip components each having the electrode formed on the front surface side with an interval with respect to the back surface of the substrate are cut out.
[B21]前記電極を形成する工程は、前記電極材料を無電解めっきによって成長させる工程を含む、B18〜B20のいずれか一つに記載のチップ部品の製造方法。
この方法によれば、絶縁膜上にも良好に電極材料を成長させることができる。また、電解めっきに比べて工程数を削減して生産性を向上させることができる。
[B22]前記複数のチップ部品領域毎に前記基板の前記表面に配線膜を形成する工程をさらに含み、前記基板に分離する工程は、前記各基板の前記縁部と前記配線膜との間に間隔が空くように前記溝を形成する工程を含み、前記電極を形成する工程は、前記配線膜から前記電極材料をめっき成長させる工程を含む、B18〜B21のいずれか一つに記載のチップ部品の製造方法。
[B21] The method of manufacturing a chip component according to any one of B18 to B20, wherein the step of forming the electrode includes a step of growing the electrode material by electroless plating.
According to this method, the electrode material can be grown well on the insulating film. Moreover, productivity can be improved by reducing the number of processes compared to electrolytic plating.
[B22] The method further includes a step of forming a wiring film on the surface of the substrate for each of the plurality of chip component regions, and the step of separating the substrate includes a step between the edge of each substrate and the wiring film. The chip component according to any one of B18 to B21, including a step of forming the groove so as to be spaced, and the step of forming the electrode includes a step of plating and growing the electrode material from the wiring film. Manufacturing method.
この方法によれば、配線膜から基板の縁部までめっき成長の妨げになるものが無いので、配線膜から当該縁部まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
[B23]前記溝の形成前に前記配線膜を覆う樹脂膜を形成する工程と、前記配線膜における前記溝を形成すべき領域に対向する周縁部が露出するように、前記樹脂膜を選択的に除去する工程とをさらに含む、B22に記載のチップ部品の製造方法。
According to this method, since there is nothing that hinders the plating growth from the wiring film to the edge of the substrate, the plating can be linearly grown from the wiring film to the edge. As a result, the time required for forming the electrode can be shortened.
[B23] A step of forming a resin film that covers the wiring film before the formation of the groove, and the resin film is selectively formed so that a peripheral portion of the wiring film facing a region where the groove is to be formed is exposed. The method of manufacturing a chip component according to B22, further comprising:
[B24]前記溝の形成が、エッチングによって行われる、B18〜B23のいずれか一つに記載のチップ部品の製造方法。
この方法によれば、基板における全てのチップ部品領域の境界領域に一度に溝を形成することができるので、チップ部品の製造にかかる時間の短縮を図ることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
[B24] The chip part manufacturing method according to any one of B18 to B23, wherein the groove is formed by etching.
According to this method, a groove can be formed at a time in the boundary region of all the chip component regions on the substrate, so that it is possible to shorten the time required for manufacturing the chip component.
In addition, various design changes can be made within the scope of matters described in the claims.
1 チップ抵抗器
2 基板
2A 素子形成面
2C 側面
2D 側面
2E 側面
2F 側面
3 第1接続電極
4 第2接続電極
5 素子
9 実装基板
9A 実装面
13 半田
21 抵抗体膜
22 配線膜
23 パッシベーション膜
24 樹脂膜
27 引き出し部
33 Ni層
34 Pd層
35 Au層
45 絶縁膜
46 樹脂膜
47 絶縁膜
56 抵抗
85 周縁部
88 ランド
100 回路アセンブリ
101 チップコンデンサ
221 チップインダクタ
222 チップ抵抗器
224 チップ抵抗器
225 チップインダクタ
227 チップコンデンサ
228 チップダイオード
230 チップコンデンサ
231 チップダイオード
233 チップ抵抗器
234 チップコンデンサ
235 チップインダクタ
C1〜C9 キャパシタ要素
F(F1〜F9) ヒューズ
R 抵抗体
DESCRIPTION OF
Claims (7)
前記基板の前記第1主面にチップ部品に対応した部品形成領域を設定し、前記部品形成領域の周縁部を露出させるように前記部品形成領域を部分的に被覆する樹脂膜を形成する工程と、
前記部品形成領域の周縁に沿って前記第1主面を掘り下げ、前記第1主面および前記第2主面の法線方向に沿って平面的に延びる側面を有し、前記部品形成領域を区画する溝を形成する工程と、
前記溝の前記側面を被覆する絶縁膜を形成する工程と、
前記樹脂膜の一部、前記部品形成領域および前記溝の前記側面に電極材料を付着させることにより、前記樹脂膜を部分的に被覆し、前記部品形成領域の縁部において前記部品形成領域および前記溝の前記側面を一体的に被覆する電極を形成する工程と、
前記溝に到達するまで前記基板の前記第2主面を研削する工程と、を含む、チップ部品の製造方法。 Preparing a substrate having a first main surface on one side and a second main surface on the other side;
Setting a component forming region corresponding to a chip component on the first main surface of the substrate, and forming a resin film that partially covers the component forming region so as to expose a peripheral portion of the component forming region; ,
The first main surface is dug down along a peripheral edge of the component forming region, and has a side surface extending in a plane along a normal direction of the first main surface and the second main surface, and the component forming region is partitioned. Forming a groove to be
Forming an insulating film covering the side surface of the groove;
The resin film is partially covered by attaching an electrode material to a part of the resin film, the component forming region, and the side surface of the groove, and the component forming region and the edge at the edge of the component forming region Forming an electrode that integrally covers the side surface of the groove;
Grinding the second main surface of the substrate until it reaches the groove.
前記樹脂膜の形成工程は、前記配線膜において前記部品形成領域の周縁部に対向する対向部を露出させるように前記配線膜を被覆する前記樹脂膜を形成する工程を含み、
前記電極の形成工程は、めっき法によって前記配線膜から前記電極材料を成長させて、前記電極材料を前記樹脂膜、前記部品形成領域の周縁部および前記溝の前記側面に付着させる工程を含む、請求項1〜5のいずれか一項に記載のチップ部品の製造方法。 Prior to the resin film forming step, further comprising forming a wiring film in the component forming region,
The step of forming the resin film includes the step of forming the resin film that covers the wiring film so as to expose a facing portion facing the peripheral edge of the component forming region in the wiring film,
The electrode forming step includes a step of growing the electrode material from the wiring film by a plating method and attaching the electrode material to the resin film, a peripheral portion of the component forming region, and the side surface of the groove. method of manufacturing a chip component according to any one of claims 1 to 5.
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