JP2013211046A - オンチップデータプロセッサのトレースおよびタイミング情報の獲得と出力 - Google Patents
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Abstract
【解決手段】内部クロックの各サイクルに応答して、内部クロックサイクルを表す、対応するデジタルビットが生成され、該デジタルビットは、内部クロックのクロック速度とは異なる出力クロック速度として、エミュレーションコントローラへ出力される。
【選択図】図21
Description
1.リアルタイム・エミュレーション(RTE)
2.リアルタイム・データ交換(RTDX)
3.トレース
4.高度解析
・DSPコアによって提供されるプログラムフローおよびタイミング(PCトレ ース)
・DSPコアまたはチップレベル周辺機器によるメモリデータの参照(データ読 み込み、書き込み)
・アプリケーション固有の信号およびデータ(ASIC活動)
・CPU収集データ
1.デバッガーアプリケーションプログラム
2.ホストコンピュータ
3.エミュレーションコントローラ、および
4.オンチップデバッグ機構
・イーサネット(登録商標)10Tおよび100T、TCP/IPプロトコル
・ユニバーサルシリアルバス(USB)、リビジョン1.x
・Firewire、IEEE1394、および、または
・パラレルポート(SPP、EPPおよびECP)
・実時間エミュレーション
・RTDX
・トレース、および
・高度解析
更に、エミュレータ/ターゲット間インターフェースは、以下をサポートする。
・入出力トリガー
・ビットI/O、および
・特別の拡張動作モードの管理
12 エミュレータ
14 DSP
15 通信リンク
16 ターゲットシステム
17 ターゲットケーブル
Claims (35)
- 集積回路の外部に設けられたエミュレーションコントローラに、前記集積回路の内部データ処理動作を駆動する、前記集積回路の内部クロックを示すタイミング情報を提供する方法であって、
前記内部クロックのサイクルを監視するステップと、
前記内部クロックの各サイクルに応答して、サイクルを表す、対応するデジタルビットを生成するステップとからなることを特徴とする方法。 - 請求項1記載の方法において、前記生成ステップは、
前記対応するクロックサイクルの間に、第一データ処理イベントが発生したことを示す第一論理値をもつビットを生成し、
前記対応するクロックサイクルの間に、第二データ処理イベントが発生したことを示す第二論理値をもつビットを生成することを含むことを特徴とする方法。 - 請求項2記載の方法において、前記第一データ処理イベントは、プログラム命令の実行であることを特徴とする方法。
- 請求項3記載の方法において、前記第二データ処理イベントは、プログラム命令の実行がないことをであることを特徴とする方法。
- 請求項2記載の方法において、前記第二イベントは、前記第一イベントが発生しなかったことであることを特徴とする方法。
- データプロセッサから、エミュレーション制御情報とエミュレーションデータを含むエミュレーション情報を出力する方法であって、
前記エミュレーション情報を、情報ブロックに編成するステップと、
前記情報ブロックの系列を、前記データプロセッサの複数の端末を介して、前記データプロセッサから出力するステップとからなり、
前記編成ステップは、
前記系列のほかのブロック中のエミュレーション制御情報とエミュレーションデータの相対的な割合と異なる、エミュレーション制御情報とエミュレーションデータの相対的な割合を、前記情報ブロックのいくつかに提供することを含むことを特徴とする方法。 - 請求項6記載の方法において、前記エミュレーション制御情報は、前記制御情報が含まれる前記情報ブロック中のデータを識別する情報を含むことを特徴とする方法。
- 請求項6記載の方法において、前記エミュレーション制御情報は、前記エミュレーション制御情報が含まれる前記情報ブロック以外の情報ブロック中のデータを識別する情報を含むことを特徴とする方法。
- 請求項7記載の方法において、前記エミュレーション制御情報は、圧縮マップを含むことを特徴とする方法。
- 請求項6記載の方法において、前記エミュレーションデータは、データ処理手続きを実行するための前記データプロセッサによって用いられるクロックの動作を表すことを特徴とする方法。
- 請求項6記載の方法において、前記いくつかのブロック中のエミュレーション制御情報とエミュレーションデータの前記相対的な割合は、各々100%と0%であることを特徴とする方法。
- 請求項6記載の方法において、前記情報ブロックの各々は、エミュレーション制御情報を含むエミュレーション情報のパケットであることを特徴とする方法。
- 請求項6記載の方法において、前記提供ステップは、
同一の情報ブロック中の対応するデータは、系列中の他の情報ブロック中の他の部分をもつより大きなデータのユニットであることを示す一意の識別子を、いくつかの前記情報ブロックに提供することを含むことを特徴とする方法。 - 請求項13記載の方法において、前記他の情報ブロックは、前記系列中の以前のブロックであることを特徴とする方法。
- データプロセッサの外部の装置によって用いられる該データプロセッサの内部動作を示すエミュレーション情報を提供する方法であって、
前記データプロセッサによって実行されるデータ処理手続きを示すエミュレーショントレース情報のストリームを提供するステップと、
データ処理手続きを実行する前記データプロセッサによって用いられるクロックの動作を示すタイミング情報を提供するステップと、
前記トレースストリームの中と、前記トレース情報と前記タイミング情報との間の時間的な関係を示す前記タイミングストリーム情報中に、組み込むステップとからなることを特徴とする方法。 - 請求項15記載の方法において、タイミングストリームを提供する前記ステップは、各々が前記クロックの複数のサイクルを表す複数のビットを提供することを特徴とする方法。
- 請求項16記載の方法において、前記挿入ステップは、
相互に対応する識別子を、前記トレースストリームと前記タイミングストリームの両方に組み込み、
前記ストリームの一つに、、関連する識別子が組み込まれた前記トレースストリーム中のあるポイントで、トレースストリーム中のデータに時間軸上で対応するクロックサイクルを表す、前記タイミングストリームのビットを識別するためのインデックスを組み込むことを含むことを特徴とする方法。 - データプロセッサエミュレーション情報を提供する方法であって、
データプロセッサによって用いられるプログラムカウンタ値のプログラムカウンタトレースストリームを提供するステップと、
同期マーカーを前記プログラムカウンタストリームに組み込むステップと、
前記データプロセッサによって実行される、データ処理手続きを生成する、対応するプログラムカウンタ値の識別を含む該データ処理手続きを示すトレース情報を提供するステップとからなり、
前記識別ステップは、
前記対応するプログラムカウンタ値を、前記プログラムカウンタトレースストリーム中で前記対応するプログラムカウンタ値を前記同期マーカからオフセットさせるプログラムカウンタトレースストリーム中のプログラムカウンタ値の数を示すオフセットとして表現することを含むことを特徴とする方法。 - 請求項18記載の方法において、前記データ処理手続きはメモリ参照動作であることを特徴とする方法。
- データプロセッサからエミュレーション情報を出力する方法であって、
データプロセッサ中の内部エミュレーション情報を収集するステップと、
収集したエミュレーション情報を、複数の第一情報ブロックに編成するステップと、
複数の第一情報ブロックを受信し、それに含まれるエミュレーション情報を、前記第一情報ブロックとは大きさの異なる複数の第二情報ブロックに編成するステップと、
前記第二情報ブロックの系列を、前記データプロセッサの複数の端末を介して前記データプロセッサから出力するステップとからなることを特徴とする方法。 - 請求項20記載の方法において、前記第二情報ブロックは、前記第一用法ブロックよりも大きさが小さいことを特徴とする方法。
- 請求項20記載の方法であって、前記データプロセッサの外部で、第二情報ブロックの系列を受信し、第二情報ブロックに含まれるエミュレーション情報を、複数の第一情報ブロックに再編成することを含むことを特徴とする方法。
- 請求項20記載の方法において、前記第一および第二情報ブロックの各々は、エミュレーション情報のパケットであることを特徴とする方法。
- データプロセッサから、エミュレーションパラメータの複数の値を出力し、該エミュレーションパラメータは、前記データプロセッサにより実行されるデータ処理手続きを示す方法であって、
前記データプロセッサのデータ処理端末から、パラメータ値の系列を出力するステップと、
第一の前記パラメータの第一部分は、系列の第一パラメータ値の先にある第二の前記パラメータの対応する部分と同一であることを示すパラメータ値情報の系列の中に、組み込むステップとからなり、
前記出力ステップは、前記第一部分以外の前記第一パラメータの残りの部分のみを出力することを含むことを特徴とする方法。 - 請求項24記載の方法において、
前記組み込みステップは、パラメータ値の系列の中に、その各々は前記エミュレーションパラメータの複数の部分に対応した複数のビットを含む圧縮マップを組み込みことを含み、
そのパラメータ値は、前記第一パラメータ値の各々対応した部分のどれが、前記第二パラメータ値の対応する部分と同一であるかを示すことを特徴とする方法。 - 請求項24記載の方法において、前記第一パラメータ値の残りの部分の中の第一グループのビットが、全て同一のビット値をもつかどうかを判定することと、
残りの部分の中の第二グループのビットの中のあらかじめ定めたビットが、前記第一gループのビットのビット値と等しいビット値をもつことを判定することを含み、
前記判定ステップの後で、前記出力ステップが、データプロセッサから、その端末を介して、前記第一グループのビットを出力せずに、残りの部分の第二グループのビットのみを出力することを含むことを特徴とする方法。 - データプロセッサから、データプロセッサによって実行されるデータ処理手続きを表すエミュレーションパラメータ値を出力する方法であって、
複数のデジタルビットとして、パラメータ値を提供するステップと、
複数のビットの中の第一グループのビットが、全て同一のビット値をもつことを判定するステップと、
複数のビットの第二のグループの中のあらかじめ定めたビットが、第一のグループのビットのビット値と等しいビット値をもつことを判定するステップと、
前記判定ステップの後、データプロセッサから、その端末を介して、前記第一グループのビットを出力せずに、残りの部分の第二グループのビットのみを出力するステップとからなることを特徴とする方法。 - 請求項27記載の方法において、第二グループのビットのみをデータプロセッサの外部から受信し、前記あらかじめ定めたビットのビット値に基づき、第一グループのビットを再編成することを含むことを特徴とする方法。
- 請求項27記載の方法において、前記第一グループのビットは、少なくとも1バイトであり、前記第二グループのビットは、少なくとも1バイトであることを特徴とする方法。
- 請求項29記載の方法において、前記あらかじめ定めたビットは、前記第二グループのバイトの一つの最上位ビットであることを特徴とする方法。
- 請求項30記載の方法において、前記第二グループの一つのバイトは、前記第二グループの最上位バイトであることを特徴とする方法。
- 請求項1記載の方法は、内部クロックのクロック周波数とは異なる出力クロック周波数で、デジタルビットをエミュレーションコントローラに出力することを含むことを特徴とする方法。
- 請求項32記載の方法において、前記出力クロック周波数は、前記内部クロック周波数とは独立していることを特徴とする方法。
- 請求項6記載の方法において、系列の一つの情報ブロック中のエミュレーション制御情報は、系列の他の情報ブロック中のエミュレーション制御情報をどのように解釈すべきかに影響を及ぼすことを特徴とする方法。
- 請求項18記載の方法において、前記識別ステップは、もし、プログラムカウンタトレース条件が存在するならば、前記対応するプログラムカウンタを、ネイティブプログラムカウンタとして表現することを特徴とする方法。
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