JP2013205558A - Liquid crystal display device and driving method of the same - Google Patents
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Abstract
Description
本発明は、液晶表示装置及びその駆動方法に係り、特にデジタル化した映像信号を入力信号として、1フレームを複数のサブフレームに分割して画像表示することにより、中間階調を表示する液晶表示装置及びその駆動方法に関する。 The present invention relates to a liquid crystal display device and a driving method thereof, and in particular, a liquid crystal display that displays an intermediate gradation by dividing a frame into a plurality of subframes by using a digitized video signal as an input signal. The present invention relates to an apparatus and a driving method thereof.
液晶表示装置(LCD;Liquid Crystal Display)に用いられる液晶表示素子の駆動方式には、画素に印加される電圧値が連続的なアナログ値であるアナログ駆動方式と、画素に印加する電圧の大きさを2値とし、画像の輝度(階調)に対応して、印加電圧の時間幅を変えることにより、液晶の画素に印加する実効電圧値を制御するデジタル駆動方式とがある。デジタル駆動方式では、画素に印加されるのは「0」か「1」の情報(サブフレームデータ)のみであるため、ノイズ等の外部要因により影響を受け難いという特長がある。 As a driving method of a liquid crystal display element used in a liquid crystal display (LCD), an analog driving method in which a voltage value applied to a pixel is a continuous analog value and a magnitude of a voltage applied to the pixel. There is a digital driving method in which the effective voltage value applied to the pixels of the liquid crystal is controlled by changing the time width of the applied voltage in accordance with the brightness (gradation) of the image. The digital drive method has a feature that it is hardly affected by external factors such as noise because only information “0” or “1” (subframe data) is applied to the pixel.
デジタル駆動方式では、例えば1フレームを、1フレーム期間より短い表示期間をもつ複数のサブフレームに分割し、その複数のサブフレームの中から表示すべき階調に応じて選択したサブフレームの組み合わせで画素を駆動する(例えば、特許文献1参照)。デジタル駆動方式では、前述したように画素に印加されるのは「0」か「1」の情報のみであり、それはつまり黒を表示するか白を表示するかの情報のみである。そのため、時間的な積分により階調を生成する必要がある。特許文献1に記載の階調生成方法では、1フレーム期間を複数のサブフレームに分割し、それぞれのサブフレームで表示できる期間が、「1」、「2」、「4」、「8」、「16」、「32」、「32」、「32」、「32」、「32」、「32」、「32」という比率となるような期間に設定する。例えば「100/255」というような階調を表示したい場合には、[001001110000]という情報を順番に画素に書き込むことにより、表示期間「4」のサブフレームと、表示期間「32」のサブフレーム3つを選択して100/255という階調を表現する。
In the digital driving method, for example, one frame is divided into a plurality of subframes having a display period shorter than one frame period, and a combination of subframes selected from the plurality of subframes according to the gradation to be displayed. A pixel is driven (for example, refer to Patent Document 1). In the digital driving method, as described above, only “0” or “1” information is applied to the pixel, that is, only information indicating whether black is displayed or white is displayed. For this reason, it is necessary to generate gradation by temporal integration. In the gradation generation method described in
また、上記のデジタル駆動方式の液晶表示装置には、各画素が、マスタメモリとスレイブメモリが直列に接続されたサンプルホールド部と、1個の電圧選択部と、液晶表示素子とから構成されるものが知られている(例えば、非特許文献1参照)。この画素では、前段のマスタメモリに保持した1ビットのデータを、共通転送信号線を介して共通信号が供給されるタイミングで後段のスレイブメモリに転送して保持する。スレイブメモリに保持したデータの値に応じて電圧選択部にて2種類の電圧V0及びV1のうちの一方を選択して液晶表示素子の画素電極に印加する。また、デジタル駆動方式の液晶表示装置として、非特許文献1のマスタ−スレイブ構造の2メモリ構成から、メモリを1段分取り除き、1個のメモリと電圧選択部を直列に並べた構造の画素を備える液晶表示装置も知られている(例えば、特許文献2参照)。
Further, in the above-described digital drive type liquid crystal display device, each pixel includes a sample hold unit in which a master memory and a slave memory are connected in series, one voltage selection unit, and a liquid crystal display element. Those are known (for example, see Non-Patent Document 1). In this pixel, the 1-bit data held in the preceding master memory is transferred to and held in the subsequent slave memory at the timing when the common signal is supplied via the common transfer signal line. According to the value of data held in the slave memory, one of the two kinds of voltages V0 and V1 is selected by the voltage selection unit and applied to the pixel electrode of the liquid crystal display element. Further, as a digital drive type liquid crystal display device, a pixel having a structure in which one stage of memory is removed from the two-memory configuration of the master-slave structure of
ところで、近年は液晶表示装置における高解像度化及び小型化に伴い、画素の小型化が一層求められている。特許文献2記載の従来の液晶表示装置によれば、非特許文献1記載の従来の液晶表示装置の画素内のサンプルホールド部からメモリを1段分除去した構成であるので、非特許文献1記載の従来の液晶表示装置に比べて小型化が可能である。
Incidentally, in recent years, with the increase in resolution and miniaturization of liquid crystal display devices, there has been a further demand for miniaturization of pixels. According to the conventional liquid crystal display device described in
しかしながら、上記の特許文献2記載の従来の液晶表示装置は、サンプルホールド部にメモリが一個しかないため、データ転送と液晶素子の駆動を同時に行うことができない。このため、前述した各サブフレームで表示を行うためには、例えば図17(a)に模式的に示すようにデータを転送し、同図(b)に示す期間、液晶表示素子を駆動するため、データの転送に使われないデータ転送休止期間が長くなってしまう。また、データ転送期間は液晶表示素子を駆動することができないため、表示画面が暗くなってしまう。このため、特許文献2記載の従来の液晶表示装置は、非常に効率が低く、結果として、表示が暗く、コストも高くなってしまうという問題点があった。
However, since the conventional liquid crystal display device described in
また、非特許文献1に記載された従来の液晶表示装置では、画素内にメモリ2段からなるサンプルホールド部を有するために、特許文献2記載の従来の液晶表示装置に比べて画素の小型化が困難であるという問題点があった。
Further, since the conventional liquid crystal display device described in Non-Patent
本発明は、以上の問題点に鑑みなされたもので、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することを目的とする。 The present invention has been made in view of the above-described problems, and does not require a liquid crystal drive suspension period for data transfer, and can easily reduce the size of a pixel circuit, and can perform bright and high-resolution display at low cost. An object is to provide a display device and a driving method thereof.
上記問題点を解決するために本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置された複数の画素(20)からなる画像表示部(46)と、第1のビット数の映像信号データに対して時間方向又は空間方向にディザリング処理を行って、第1のビット数より少ない第2のビット数に丸めたディザリング処理後データを出力するディザリング処理部(35)と、前記映像信号データの各フレームを1フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部(36)と、サブフレームデータ変換部(36)より生成された前記サブフレームデータを1フレーム分保持するダブルバッファ構成のフレームバッファ(39A,39B)と、フレームバッファ(39A,39B)の一方のバッファにサブフレームデータ変換部(36)により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された1フレーム分のサブフレームデータを1サブフレーム分毎に順番に表示素子部(11)に転送するデータ転送部(41,38)と、データ転送部(41,38)より転送された1サブフレーム分の前記サブフレームデータを保持するサブフレームバッファ(62)と、画像表示部(46)の全ての前記複数の画素に、前記サブフレームバッファ(62)から出力された1サブフレーム分の前記サブフレームデータを供給する画像表示駆動部(44、45、61)と、前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部(40)より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して液晶素子の共通電極(14)に印加する共通電圧選択部(42)と、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して液晶素子の黒電圧線と白電圧線に印加する電圧生成部(43)と、を備え、前記複数の画素はそれぞれ、共通電極(14)と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)と、行選択線(W0〜Wm)を介して前記行選択信号が供給されたときに、画像表示駆動部(44、45、61)により列データ線(D0〜Dn)を介して供給される前記サブフレームデータをサンプリングして保持する1ビットラッチ回路構成の画素データ保持部(21、22)と、画素データ保持部(21、22)により保持されているサブフレームデータにより、2種類の電圧線から片方を選択して、画素電極(12)に画素電圧として印加する電圧選択部(24)と、を有することを要旨とする液晶表示装置である。 In order to solve the above problems, the present invention provides a plurality of pixels (20) arranged at each intersection where a plurality of column data lines (D0 to Dn) and a plurality of row selection lines (W0 to Wm) intersect. A dithering process is performed on the video signal data having the first bit number and the video signal data having the first bit number, and rounded to a second bit number smaller than the first bit number. Since the dithering processing unit (35) for outputting the dithered data, and each frame of the video signal data are composed of a plurality of subframes having a display period shorter than one frame period, A subframe data conversion unit (36) for generating subframe data of each of the plurality of subframes having a value corresponding to each pixel value of the dithered data based on the drive gradation table (37); Data change A frame buffer (39A, 39B) having a double buffer structure for holding the subframe data generated by the unit (36) for one frame, and a subframe data conversion unit (36 ), The subframe data for one frame held in the previous frame period held in the other buffer is sequentially displayed for each subframe while the subframe data generated by A data transfer unit (41, 38) for transferring to the element unit (11), a subframe buffer (62) for holding the subframe data for one subframe transferred from the data transfer unit (41, 38), An image display driver (44, 45, 61) for supplying the subframe data for one subframe output from the subframe buffer (62) to all the plurality of pixels of the image display unit (46); A high-level common voltage and a low-level common voltage are alternately selected in synchronization with the polarity inversion signal output from the drive controller (40) asynchronously during the transfer of the subframe data or the display period of the subframe. A common voltage selector (42) to be applied to the common electrode (14) of the liquid crystal element, and a black voltage line of the liquid crystal element by alternately selecting the black display voltage and the white display voltage in synchronization with the polarity inversion signal. And a voltage generation unit (43) for applying to the white voltage line, and each of the plurality of pixels is a liquid crystal in which a liquid crystal layer (13) is sealed between the common electrode (14) and the pixel electrode (12). When the row selection signal is supplied via the element (LC) and the row selection lines (W0 to Wm), the image display driver (44, 45, 61) passes the column data lines (D0 to Dn). A pixel data holding unit (21, 22) having a 1-bit latch circuit configuration for sampling and holding the sub-frame data supplied ) And the sub-frame data held by the pixel data holding unit (21, 22), one of the two voltage lines is selected, and a voltage selection unit (24) applied as a pixel voltage to the pixel electrode (12) And a liquid crystal display device having the gist of having.
また、本発明においては、行選択信号を複数の行選択線(W0〜Wm)に順次に供給して、画像表示部(46)の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、1ラインの各画素のサブフレームバッファ(62)から出力されたサブフレームデータを1ライン単位に複数の列データ線(D0〜Dn)に供給することを繰り返して、サブフレームバッファ(62)から出力された前記サブフレームデータを画像表示部(46)の全ての複数の画素に転送する第2データ転送部(61)を備え、データ転送部(41,38)によるフレームバッファ(39A,39B)からサブフレームバッファ(62)へのデータ転送と、第2データ転送部(61)によるサブフレームバッファ(62)から画像表示部(46)の全ての複数の画素への転送とが交互に動作することを要旨とする。 In the present invention, a row selection signal is sequentially supplied to a plurality of row selection lines (W0 to Wm), and all the plurality of pixels of the image display unit (46) are sequentially selected for each pixel in a line unit. At the same time, by repeatedly supplying the subframe data output from the subframe buffer (62) of each pixel of one line to the plurality of column data lines (D0 to Dn) in units of one line, the subframe buffer (62 ) Is provided with a second data transfer unit (61) for transferring the subframe data output from the image display unit (46) to all of the plurality of pixels, and a frame buffer (39A, 39) by the data transfer unit (41, 38). The data transfer from 39B) to the subframe buffer (62) and the transfer from the subframe buffer (62) to all the plurality of pixels of the image display unit (46) by the second data transfer unit (61) alternately The gist is to work.
また、本発明においては、ディザリング処理部(35)は、対象画素の第1のビット数の映像信号データの下位Dビット(Dは自然数)の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した(M+F)ビット(Mは1フレームを構成するサブフレーム数を2進数で表わしたときのビット数、Fは自然数)に、1ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部(32)と、誤差拡散部(32)から出力された前記(M+F+1)ビットのデータの下位Fビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた0又は1の値を前記(M+F+1)ビットのデータの上位(M+1)ビットに加算して、フレームレートコントロールされた(M+1)ビットのデータを出力するフレームレートコントロール部(33)と、フレームレートコントロール部(33)から出力されたデータの値を、駆動階調の最大値に制限したMビットのデータを生成して出力するリミッタ部(34)と、を有することができる。 In the present invention, the dithering processing unit (35) uses the information of the lower D bits (D is a natural number) of the video signal data of the first number of bits of the target pixel as the peripheral of the target pixel according to the error diffusion method. (M + F) bits generated by diffusing to pixels (M is the number of subframes constituting one frame expressed in binary number, F is a natural number) 1 bit carry bit is the most significant bit An error diffusion unit (32) for converting the data added to the data, a lower F bit value of the (M + F + 1) -bit data output from the error diffusion unit (32), pixel position information and a frame in the display area The 0 or 1 value derived by using the frame rate control table is added to the upper (M + 1) bits of the (M + F + 1) bits of data, and the frame rate control is performed. The frame rate control unit (33) for outputting the (M + 1) -bit data that is stored and the data value output from the frame rate control unit (33) are limited to the maximum value of the drive gradation. And a limiter unit (34) for generating and outputting data.
また本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置された複数の画素(20)からなる画像表示部(46)の前記複数の画素がそれぞれ、共通電極(14)と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)と、行選択線(W0〜Wm)を介して行選択信号が供給されたときに、列データ線(D0〜Dn)を介して供給されるサブフレームデータをサンプリングして保持する1ビットラッチ回路構成の画素データ保持部(21、22)とを有する液晶表示装置の駆動方法であって、第1のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第1のビット数より少ない第2のビット数に丸めたディザリング処理後データを出力するディザリング処理ステップと、前記映像信号データの各フレームを1フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、前記サブフレーム変換ステップより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に他方のバッファに保持されている前のフレーム期間に保持された1フレーム分のサブフレームデータを1サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第1のデータ転送ステップと、行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、前記サブフレームバッファから出力されたサブフレームデータを1ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された1サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第2のデータ転送ステップと、駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極(14)に印加する共通電圧選択ステップと、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、を含むことを要旨とする。 The present invention also provides an image display section (46) comprising a plurality of pixels (20) arranged at each intersection where a plurality of column data lines (D0 to Dn) and a plurality of row selection lines (W0 to Wm) intersect. Each of the plurality of pixels) via a liquid crystal element (LC) in which a liquid crystal layer (13) is sealed between a common electrode (14) and a pixel electrode (12), and row selection lines (W0 to Wm). A pixel data holding unit (21, 22) having a 1-bit latch circuit configuration for sampling and holding the subframe data supplied via the column data lines (D0 to Dn) when the row selection signal is supplied. A dithering process is performed on the video signal data having the first number of bits in the time direction or the spatial direction to obtain a second number of bits smaller than the first number of bits. A dithering step for outputting the rounded dithered data, and each frame of the video signal data by 1 frame. A plurality of sub-frames having a display period shorter than the image period, so that a value corresponding to each pixel value of the dithered data is obtained from the dithered data based on the drive gradation table (37). A subframe data conversion step for generating subframe data for each of the plurality of subframes; a holding step for holding the subframe data generated in the subframe conversion step in a frame buffer having a double buffer configuration; and the frame buffer Subframe data for one frame held in the previous frame period held in the other buffer while holding the subframe data generated by the subframe data conversion step in one of the buffers. The subframes of the display element section are sequentially turned on every subframe. A first data transfer step for transferring to the image buffer; and a row selection signal is sequentially supplied to the plurality of row selection lines to sequentially select all the plurality of pixels of the image display unit for each pixel in a line unit. And repeatedly supplying the subframe data output from the subframe buffer to the plurality of column data lines in units of one line, and the subframe data for one subframe output from the subframe buffer. A high level common voltage and a low level common voltage in synchronism with the second data transfer step for supplying all of the plurality of pixels of the image display unit to the polarity inversion signal output asynchronously from the drive control unit. Are alternately selected and applied to the common electrode (14) of the liquid crystal element, and a black display voltage and a white table are synchronized with the polarity inversion signal. And summarized in that it includes a drive voltage selection step of applying the black voltage line and white voltage line of the liquid crystal device by selecting a voltage alternately to.
本発明によれば、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することができるという効果がある。 According to the present invention, there is provided a liquid crystal display device that does not require a liquid crystal drive suspension period for data transfer, can easily reduce the size of a pixel circuit, can perform bright and high-resolution display at low cost, and a driving method thereof. There is an effect that can be.
次に、図面を参照して、本発明の実施の形態を詳細に説明する。本発明は、複数の画素がマトリクス状に配列された表示パネルを備えるLCD、プラズマディスプレイパネル表示装置(PDP)、デジタルライトプロセッシング表示装置(DLP)の如くのパネル型液晶表示装置に適用できるものである。しかし、以下の説明では、アクティブマトリクス型の反射型液晶の表示素子を備えた投射型表示装置を例にして説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings. The present invention can be applied to a panel type liquid crystal display device such as an LCD having a display panel in which a plurality of pixels are arranged in a matrix, a plasma display panel display device (PDP), and a digital light processing display device (DLP). is there. However, in the following description, a projection type display device having an active matrix type reflective liquid crystal display element will be described as an example.
図1は、液晶表示装置の一例として反射型液晶表示素子を用いた投射型表示装置10の光路を説明する概略構成図である。図1において、投射型表示装置10は、反射型液晶を使用した表示素子部11、偏光ビームスプリッタ(以下、PBSという)16、投射レンズ17を含んで構成され、投射レンズ17から出射された光L2はスクリーン18に投射される。
FIG. 1 is a schematic configuration diagram illustrating an optical path of a
反射型液晶を使用した表示素子部11は、導電性及び光反射性をそれぞれ有する複数の画素電極12と、液晶層13と、複数の画素電極12に共通の導電性及び光透過性を有する共通電極14と、画素回路15とを含む。複数の画素電極12は、第1の基板(図示せず)の表面に二次元マトリクス状に配置されている。なお、図1では、複数の画素電極12のうちの任意の一つの画素電極のみを示している。共通電極14は、第2の基板(図示せず)の表面に形成されている。液晶層13は、画素電極12及び共通電極14が対向するように第1の基板と第2の基板とが離間配置されて形成された基板間の空間内に封入されている。なお、画素電極12、共通電極14の各表面には配向膜(図示せず)が被覆されている。
The
投射型表示装置10では、図示しない照明光学系から射出した入射光L1がPBS16に入射する。入射光L1は、互いに偏光面が直交するS偏光成分とP偏光成分とを含んでいる。図1において、P偏光成分は線分で、またS偏光成分は〇でそれぞれ模式的に示されている。PBS16は、入射する光のS偏光成分を反射し、P偏光成分を透過する光学特性を有している。従って、PBS16は、入射光L1のS偏光成分を反射し、共通電極14に入射する。
In the
表示素子部11は、共通電極14に入射したS偏光成分を液晶層13を通して画素電極12に入射して反射させ、更に画素電極12からの反射光を液晶層13及び共通電極14をそれぞれ通して射出する。ここで、表示素子部11は、共通電極14に入射したS偏光成分が画素電極12で反射して共通電極14から射出するまでの上記の過程で、画素電極12に印加される画素データに応じた駆動電圧と、共通電極14に印加される共通電圧との間の電位差に応じて、共通電極14に入射したS偏光成分を変調し、S偏光成分の一部をP偏光成分として、S偏光成分とP偏光成分とからなる光として射出する。
The
PBS16は、表示素子部11から射出された上記の光のうち、P偏光成分を透過して投射レンズ17に入射し、S偏光成分は反射して照明光学系へ入射する。投射レンズ17は、PBS16からのP偏光成分を射出光L2としてスクリーン18に投射し画像を表示させる。なお、後述する「出力光の強度」とは、スクリーン18上で測定した出射光L2の照度をいう。
The
図2は、本発明になる液晶表示装置の一実施の形態の一画素の構成図である。同図中、図1と同一構成部分には同一符号を付してある。図2において、本発明になる液晶表示装置の一実施の形態の一つの画素20は、画素回路15と液晶素子LCとからなり、1本の列データ線Dと1本の行選択線Wとの交差部に配置されている。液晶素子LCは、前述したように、第1の基板に形成された光反射特性を有する画素電極12と第2の基板に形成された光透過特性を有する共通電極14とが対向するように第1の基板と第2の基板とが離間配置されることで形成された基板間の空間内に液晶層13封入された公知の構成である。なお、図2の一つの画素20は、図1に示した表示素子部11の一つの画素に相当する。
FIG. 2 is a configuration diagram of one pixel of an embodiment of the liquid crystal display device according to the present invention. In the figure, the same components as those in FIG. In FIG. 2, one pixel 20 in one embodiment of the liquid crystal display device according to the present invention includes a
画素回路15は、図2に示すように、スイッチング部21、サンプルホールド部22、電圧選択部24からなる。スイッチング部21は、ソースが列データ線Dに接続され、ゲートが行選択線Wに接続され、ドレインがサンプルホールド部22の入力端子に接続されたNチャネルMOS型電界効果トランジスタ(以下、NMOSトランジスタという)から構成されている。
As shown in FIG. 2, the
サンプルホールド部22は、例えば、2個のCMOSインバータが襷がけに接続された4トランジスタ構成のラッチ回路〔SRAM(Static Random Access Memory)に使用されるメモリと同様の構成〕からなる。サンプルホールド部22は、スイッチング部21を介して列データ線Dに接続されており、行選択線Wを介して印加される行選択信号によりこの画素20が選択されたときに、スイッチング部21を通して入力される列データ線D上のサブフレームデータ(画素データ電圧)をサンプリング及びホールドする。
The
サンプルホールド部22にサンプリング及びホールドされたデータは電圧選択部24に入力される。電圧選択部24では、サンプルホールド部22にホールドされているデータが「0」であるときは、黒電圧線V0を介して黒電圧V0を画素電極12に印加する。サンプルホールド部22にホールドされているデータが「1」であるときは、白電圧線V1を介して白電圧V1を画素電極12に印加する。液晶素子LCの共通電極14の電圧の値は共通電圧Vcom と呼ばれている。
Data sampled and held in the
図3は、表示素子部11の黒電圧V0/白電圧V1と共通電圧Vcom の設定方法の一例の説明図である。図3(a)は、入力電圧と出力光の強度との関係の一例を示す。図3(a)において、横軸は入力電圧であり、画素電極12と共通電極14との間の電位差、すなわち、液晶層13の駆動電圧を示す。また、図3(a)の縦軸は、液晶層13から射出される出力光の強度を示す。液晶層13から射出される出力光の強度が一番暗い時の電圧をVb(黒電圧)とし、出力光の強度が飽和する電圧をVw(白電圧)とする。
FIG. 3 is an explanatory diagram of an example of a method for setting the black voltage V0 / white voltage V1 and the common voltage Vcom of the
図3(b)は、極性反転時の動作を説明するための図である。液晶表示装置では、液晶の焼き付き防止のため極性反転駆動(DCバランス駆動)を行う必要がある。図3(b)に示すように、画素電極電圧から共通電圧を差し引いた液晶印加電圧の極性が(DC+)の場合、共通電圧Vcom にはローレベルVcom Lである(−Vb)を印加し、黒表示を行う場合には画素電極にVss(GND)を印加することによって、液晶層13にはVb(=(GND)−(−Vb))が印加され、黒表示を行う。白表示を行う場合には画素電極にVdd(Vw−Vb)を印加することによって、液晶層13にはVw(=(Vw−Vb)−(−Vb))が印加され、白表示を行う。また、(DC−)の場合、共通電圧Vcom にはハイレベルVcom Hである(Vw)を印加し、黒表示を行う場合には画素電極にVdd(Vw−Vb)を印加することによって、液晶層13には−Vb(=(Vw−Vb)−(Vw))が印加され、黒表示を行う。白表示を行う場合には画素電極にVss(GND)を印加することによって、液晶層13には−Vw((GND)−(Vw))が印加され、白表示を行う。VssはMOSトランジスタの接地電圧であり、VddはMOSトランジスタの電源電圧である。
FIG. 3B is a diagram for explaining the operation at the time of polarity reversal. In a liquid crystal display device, it is necessary to perform polarity inversion driving (DC balance driving) to prevent liquid crystal burn-in. As shown in FIG. 3B, when the polarity of the liquid crystal application voltage obtained by subtracting the common voltage from the pixel electrode voltage is (DC +), the low voltage Vcom L (−Vb) is applied to the common voltage Vcom. When black display is performed, Vss (GND) is applied to the pixel electrode, whereby Vb (= (GND) − (− Vb)) is applied to the
次に、本発明になる液晶表示装置の一実施の形態の構成について説明する。 Next, the configuration of an embodiment of the liquid crystal display device according to the present invention will be described.
図4〜図6は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。図4は液晶表示装置30のブロック図、図5は液晶表示装置30における素子駆動部70のブロック図を、図6は液晶表示装置30における表示素子部11のブロック図を示す。同図中、図1及び図2と同一構成部分には同一符号を付してある。
4 to 6 show block diagrams of an embodiment of a liquid crystal display device according to the present invention. 4 is a block diagram of the liquid crystal display device 30, FIG. 5 is a block diagram of the
図4に示すように、本実施の形態の液晶表示装置30は、素子駆動部70と、表示素子部11を備えている。表示素子部11には、画像表示部46を含んでいる。素子駆動部70と表示素子部11とは、複数のDATA線群、共通電圧線Vcom 、MOSトランジスタの電源電圧Vdd、MOSトランジスタの接地電圧Vss、極性反転信号INVで接続してある。
As shown in FIG. 4, the liquid crystal display device 30 according to the present embodiment includes an
図5において、素子駆動部70は、ルックアップテーブル部31と、誤差拡散部32、フレームレートコントロール部33及びリミッタ部34からなるディザリング処理部35と、駆動階調テーブル37を備えるサブフレームデータ変換部36と、メモリ制御部38と、ダブルバッファ構成のフレームバッファ39A及び39Bと、駆動制御部40と、データ転送部41と、共通電圧選択部42と、電圧生成部43とを有する。
In FIG. 5, the
図6において、表示素子部11は、ソースドライバ44、ゲートドライバ45、データ受信部60、メモリ制御部61、サブフレームバッファ62、画素電圧選択部63及び画像表示部46を含んで構成される。なお、表示素子部11の画素20は、図2に示したように、液晶素子LCが画素回路15に接続された構成であるが、図6では共通電極14のみを示し、各画素回路15毎に接続されている画素電極12及び液晶層13の図示は省略している。
6, the
画像表示部46は、画面縦方向に延在するn+1本の列データ線D0 〜Dn と、画面横方向に延在するm+1本の行選択線W0 〜Wm とが交差する各交差部にそれぞれ接続された画素回路15からなる。画素回路15は、画像表示部46に全部で(n+1)×(m+1)個、全体としてマトリクス状に配置されており、それぞれは図2に示した構成である。また、画像表示部46を構成する全ての画素回路15は、液晶素子LCに接続されて画素20をそれぞれ構成しており、液晶素子LCの共通電極14に共通電圧選択部42から共通電圧Vcom が印加されている。
The
ソースドライバ44は、入力される1行の画素分のサブフレームデータを1行の画素分の列データ線D0 〜Dn にそれぞれ出力することを繰り返す。ゲートドライバ45は、画像表示部46を構成する複数の画素回路15のうち、各行毎の画素回路15毎に接続された複数本の行選択線Wのうち、例えば画面の最上位位置にある行選択線から画面最下位位置にある行選択線方向へ、1本ずつ行選択信号を切替供給し、全行選択線Wに行選択信号を供給する。行選択信号はソースドライバ44から列データ線D0 〜Dn へ出力されるサブフレームデータの切り替え周期と同期している。
The
次に、本実施の形態の液晶表示装置30の構成及び動作について、図5の要部のブロックの出力信号のビット数(階調表現)を説明する図7等と共に説明する。図5において、ルックアップテーブル部31は、Nビットの映像信号データを入力信号として受け、Nより大きい(M+F+D)ビットのデータに変換する。ここで、Mは1フレーム期間のサブフレーム数を2進数で表わしたときのビット数、Fはフレームレートコントロール部33により補間されるビット数、Dは誤差拡散部32により補間されるビット数を示す。なお、M,F,Dはそれぞれ自然数である。
Next, the configuration and operation of the liquid crystal display device 30 according to the present embodiment will be described with reference to FIG. 7 and the like for explaining the number of bits (tone expression) of the output signal of the main block in FIG. In FIG. 5, a
図7は、入力映像信号データのビット数Nが「8」の場合の例で、誤差拡散部32にて補間されるビット数Dは「4」、フレームレートコントロール部33にて補間されるビット数Fは「2」としている。また、サブフレーム数15を2進数で表わした場合のビット数Mは「4」、駆動階調は15個(黒を含まない)としている。
FIG. 7 shows an example in which the bit number N of the input video signal data is “8”. The bit number D to be interpolated by the
ここで、ルックアップテーブル部31の動作を説明する。一般的に、映像信号はガンマ補正がかけられている。画像表示装置側ではガンマ補正がかけられた映像信号に対し逆ガンマ補正処理を施してリニアな階調に戻すことが必要である。逆ガンマ補正とは、入力Xに対して出力がXの2.2乗となるような補正である。この場合、出力特性は「ガンマ2.2」であると以下表現する。ルックアップテーブル部31は、表示素子部11の入出力特性を変換してガンマ2.2の出力特性を有する液晶表示装置30を実現する機能を担っている。
Here, the operation of the
ルックアップテーブル部31は、10ビットの出力が、任意の出力特性(例えばガンマ2.2)となるように予め調整されている。例えば、図8の駆動階調テーブルにおける15個の駆動階調(黒を含まない)のそれぞれの駆動による画像を図1に示した投影表示装置10においてスクリーン18に投影し、そのときのスクリーン18上の照度を照度計等でそれぞれ測定しておく。それぞれの駆動階調間の照度を6ビット(M+D=6)(64階調)で直線補間することによって、0〜768の階調毎の照度データが予測される。ルックアップテーブル部31は、それらの照度データから任意の出力特性(例えばガンマ2.2)となるような256個のデータを選び、予めルックアップテーブルとして保持しているものとする。
The
ルックアップテーブル部31は、256×10ビット(すなわち、「2の8乗」階調×(4+2+4)ビット)のルックアップテーブルを有している。ここで、「2の8乗」階調×(4+2+4)ビットとは、「2のN乗」階調×(M+F+D)ビットに対してN=8、M=4、F=2、D=4の値を代入したものに相当する。ルックアップテーブル部31は、入力された8ビットの画像データを、10ビットのデータに変換して出力する。
The
図5に戻って説明する。誤差拡散部32は、ルックアップテーブル部31にて(M+F+D)ビットに変換された映像信号データの下位Dビットの情報を、誤差拡散法に従い周辺画素に拡散することによって、(M+F)ビットのデータに変換する。図7の例では、誤差拡散部32は、ルックアップテーブル部31にて変換された10ビットのデータの下位4ビットの情報を周辺画素に拡散し、上位6ビットのデータに量子化して出力する。なお、この誤差拡散部32の出力データは6ビットのデータに1ビットの桁上がり用ビットを含む。
Returning to FIG. The
ここで、誤差拡散法とは、表示すべき映像信号と実表示値との誤差(表示誤差)を周辺の画素に拡散することで階調不足を補う方法である。本実施の形態においては、誤差拡散部32は、表示すべき映像信号の注目画素の下位4ビットの値を表示誤差とみなし、図9(a)に示すように注目画素の右隣の画素に表示誤差の7/16倍の値を、左下の画素に表示誤差の3/16倍の値を、直下の画素に表示誤差の5/16倍の値を、右下の画素に表示誤差の1/16倍の値をそれぞれ加えることで、誤差拡散を行う。
Here, the error diffusion method is a method of compensating for the lack of gradation by diffusing an error (display error) between a video signal to be displayed and an actual display value to surrounding pixels. In the present embodiment, the
このような誤差拡散の結果、拡散される側から見れば、図9(b)に示すように、注目画素には、左上の画素と、直上の画素と、右上の画素と、左隣の画素とから拡散された値が加算されることになる。 As a result of such error diffusion, as seen from the diffusion side, as shown in FIG. 9B, the pixel of interest includes the upper left pixel, the upper right pixel, the upper right pixel, and the left adjacent pixel. The value diffused from is added.
この誤差拡散部32の構成及び動作について、図9及び図10を参照して詳細に説明する。誤差拡散部32は、10ビットの映像信号データのある座標の画素の表示誤差を、図9(a)で説明したように周辺の画素に拡散するとともに、以前の映像が拡散した誤差に加算する。すなわち、図10において、入力された10ビットの映像信号データは、まず、誤差バッファ321から読み出された以前の映像信号データ入力時に拡散した誤差と加算部322において加算される。続いて、加算部322から出力された加算後の映像信号データは、上位の6ビットと下位の4ビットに分割され、上位6ビットは加算部324に供給され、下位4ビットはスレッショルド比較部323に供給される。
The configuration and operation of the
分割された下位の4ビットの値に対応する表示誤差を以下の表1に示す。右側の値は表示誤差である。 Table 1 below shows display errors corresponding to the divided lower 4-bit values. The value on the right is a display error.
[表1]
下位4ビット 表示誤差
0000 0
0001 +1
0010 +2
0011 +3
0100 +4
0101 +5
0110 +6
0111 +7
1000 −7
1001 −6
1010 −5
1011 −4
1100 −3
1101 −2
1110 −1
1111 0
スレッショルド比較部323は、分割された下位4ビットの値に対応する表示誤差を、誤差バッファ321へ供給してそれ以前の表示誤差に加算して保持させる。また、スレッショルド比較部323は、分割された下位4ビットの値に対してスレッショルド比較を行い、分割された下位4ビットの値が「1000」より大きい場合(上記の表における4ビットの値が「1000」である行以降の行で示した負の表示誤差を示す値)、加算部324に「1」を出力して分割された上位6ビットの値に「1」を加算する。加算部324は、加算の際に桁上がりを考慮して、最上位に加算後の6ビットのデータに1ビットの桁上がり用ビットを付加した7ビットのデータを生成し、誤差拡散部32による誤差拡散後のデータとして出力する。
[Table 1]
Lower 4 bits Display error 0000 0
0001 +1
0010 +2
0011 +3
0100 +4
0101 +5
0110 +6
0111 +7
1000-7
1001-6
1010-5
1011 -4
1100-3
1101 -2
1110 -1
1111 0
The
再び図5に戻って説明する。フレームレートコントロール部33は、フレームレートコントロールテーブルを備えており、誤差拡散部32から供給される(M+F)+1ビットに変換された誤差拡散後の映像信号データを、フレームコントロール方式に従いM+1ビットのデータに変換する。ここで、フレームレートコントロール方式とは、表示素子の1画素の表示に対してj(j:j≧2、自然数)フレームを1周期として、その周期のk(j:k>0、j>k、自然数)フレームではオン表示を行い、残りの(j−k)フレームではオフ表示を行うことにより疑似的に階調を表示させる方式である。
Returning again to FIG. The frame
すなわち、フレームレートコントロール部33は、入力される誤差拡散後の映像信号データの下位Fビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値(「1」または「0」の値、以下「0/1」と記載する。)を入力される誤差拡散後の映像信号データの上位Mビットに加えて、Mビットのデータに変換する。
That is, the frame
図7の例では、フレームレートコントロール部33は、誤差拡散部32から出力された7ビットの誤差拡散後の映像信号データの下位2ビットの情報と、表示エリアでの対象画素の位置情報及びフレームカウンタ情報とより、フレームレートコントロールテーブルから0/1の値を導き、入力された7ビットの誤差拡散後の映像信号データから分離された上位5ビットの値に加算する。
In the example of FIG. 7, the frame
このフレームレートコントロール部33の構成及び動作について、図11及び図12を参照して詳細に説明する。図11において、フレームレートコントロール部33は、入力された7ビットの誤差拡散後の映像信号データを、まず、上位5ビットと下位2ビットに分割し、上位5ビットのデータは加算部331に供給し、下位2ビットのデータはフレームレートコントロールテーブル332に供給する。
The configuration and operation of the frame
フレームレートコントロールテーブル332は、入力された7ビットの誤差拡散後の映像信号データの下位2ビットと、表示エリアを縦方向4分割、横方向4分割の計16分割したときに対象画素がどの分割範囲に含まれるかの位置情報(すなわち、座標データであるX座標の下位ビット2ビット及びY座標の下位2ビット)と、フレームカウンタの下位2ビットとの合計8ビットの値を用いて、図12のフレームレートコントロールテーブルで示される「0/1」の値を特定する。上記の位置情報は、対象画素の座標位置が例えば(124、367)の場合は、それぞれの下位2ビットは(00、11)となり、図12におけるX座標の下位2ビット”0”とY座標の下位2ビット”3”の位置の値となる。図12において、縦方向の「下位2ビット」は入力された7ビットのデータの下位2ビットを示し、横方向の「下位2ビット」はフレームカウンタの下位2ビットを示す。 The frame rate control table 332 indicates which division of the target pixel when the lower 2 bits of the input video signal data after error diffusion of 7 bits and the display area are divided into 4 parts in the vertical direction and 4 parts in the horizontal direction. Using the position information (ie, the lower 2 bits of the X coordinate and the lower 2 bits of the Y coordinate) that are included in the range and the lower 2 bits of the frame counter in total, the value of 8 bits is used. The value of “0/1” shown in the 12 frame rate control table is specified. In the above position information, when the coordinate position of the target pixel is (124, 367), for example, the lower 2 bits are (00, 11), and the lower 2 bits “0” of the X coordinate and the Y coordinate in FIG. Is the value of the position of the lower 2 bits of “3”. In FIG. 12, the “lower 2 bits” in the vertical direction indicate the lower 2 bits of the input 7-bit data, and the “lower 2 bits” in the horizontal direction indicate the lower 2 bits of the frame counter.
加算部331は、フレーレートコントロールテーブル部332にて特定された「0/1」の値を、入力された7ビットの誤差拡散後の映像信号データの上位5ビットのデータに加算し、加算後の5ビットのデータをフレームレートコントロール部33の出力データとして出力する。
The adding
図5及び図7に示すリミッタ部34は、フレームレートコントロール部33から出力された5ビットデータを、駆動階調の最大値である例えば「15」に値を制限し、その制限後の4ビットデータをサブフレームデータ変換部36へ出力する。ここで、誤差拡散部32、フレームレートコントロール部33及びリミッタ部34は、図5に示したようにディザリング処理部35を構成しており、上記の動作によりルックアップテーブル部31から供給される階調補間後の10ビットの映像信号データに対して、時間方向あるいは空間方向に視覚心理演算を施す、所謂ディザリング処理を施して階調を補間した4ビットのデータを生成する。これにより、画質の向上を実現できる。
The
図5に示すサブフレームデータ変換部36は、後述する駆動階調テーブル37を使用して、リミッタ部34から出力された4ビットデータを、例えば図7に示すように最大階調「15」を示す15ビットのデータに変換する。この15ビットのデータは、1フレーム期間を15分割した表示期間をそれぞれ有する15個のサブフレームのうち、ビット位置に対応して割り当てられたサブフレームにおいて、対象画素が白を表示する(1)か黒を表示する(0)かを示す1ビットのサブフレームデータが15個からなるデータである。
The subframe
図8は、サブフレームデータ変換部36で用いる駆動階調テーブル37の一具体例を示す。図8において、横軸がサブフレームSF1〜SF15のそれぞれにおけるデータ値(1のとき駆動期間、0のときプランキング期間)を示し、縦軸が階調を示す。縦軸の階調は、フレームレートコントロール部33で生成され、リミッタ部34で駆動階調の最大値である「15」に制限された階調を示す。図8に示す駆動階調テーブル37は、映像信号の1フレームをそれぞれ1フレーム期間よりも短い表示期間を持つ15個のサブフレームSF1〜SF15に分割して、階調0から階調15までの16階調表示を行う場合の駆動階調テーブル37を示す。SF1〜SF15は1フレーム内のサブフレームの順番を示している。
FIG. 8 shows a specific example of the drive gradation table 37 used in the subframe
図8に示すように、駆動階調テーブル37は、表示する階調が増えると駆動するサブフレームがSF1から順に増えていくように設定されている。例えば、階調が「6」の場合は、サブフレームSF1からSF6までの6サブフレームで駆動され、サブフレームSF7〜SF15の9サブフレームでは駆動されない。また、階調が「7」の場合は、サブフレームSF1からSF7までの7サブフレームで駆動され、サブフレームSF8〜SF15の8サブフレームでは駆動されない。以下、同様にして階調の数が増えるにつれて駆動状態となるサブフレーム数が増えていき、最大階調の「15」では全てのサブフレームSF1〜SF15が駆動される。言い換えると、階調の数が増えるに従い、駆動状態となるサブフレームが時間的に後方に増えていく。 As shown in FIG. 8, the drive gradation table 37 is set so that the number of subframes to be driven increases sequentially from SF1 when the gradation to be displayed increases. For example, when the gradation is “6”, driving is performed in 6 subframes from subframes SF1 to SF6, and is not driven in 9 subframes of subframes SF7 to SF15. When the gradation is “7”, driving is performed in 7 subframes from subframes SF1 to SF7, and is not driven in 8 subframes from subframes SF8 to SF15. Similarly, the number of subframes in the drive state increases as the number of gradations increases, and all subframes SF1 to SF15 are driven at the maximum gradation of “15”. In other words, as the number of gray levels increases, the number of subframes that are in the driving state increases backward in time.
サブフレームデータ変換部36は、ディザリング処理部35から供給される4ビットデータが示す階調に対応して、各サブフレームSF1〜SF15それぞれにおける1ビットのサブフレームデータを図8に示した駆動階調テーブル37を用いて取得して、全部で15ビットのデータをメモリ制御部38へ出力する。例えば、ディザリング処理を施された4ビットのデータが、[1010]である場合、サブフレームデータ変換部36は、その4ビット入力データを10進数へ変換し、その10進数が示す階調「10」を図8の駆動階調テーブル37を参照して、SF1〜SF15のそれぞれにおいて駆動するか否かを示す、全部で15ビットのデータ[111111111100000]に変換する。15ビットデータの先頭のビットから10番目のビットまでの「1」は、SF1〜SF10で駆動することを意味し、11番目から15番目のビットまでの「0」は、SF11〜SF15では駆動しないことを意味する。
The subframe
再び図5に戻って説明する。メモリ制御部38は、サブフレームデータ変換部36から供給される、例えば15個のサブフレームデータからなる1フレーム分のデータを2つのフレームバッファ39A及び39Bに交互に供給する。フレームバッファ39A及び39Bはダブルバッファの構造になっており、一方のフレームバッファがサブフレームデータを格納中は、他方のフレームバッファに格納されているサブフレームデータがデータ転送部41を経由して表示素子部11へ転送され、次のフレームでは、前フレーム期間中に格納された一方のフレームバッファのサブフレームデータがデータ転送部41を経由して表示素子部11へ転送され、かつ、他方のフレームバッファにはサブフレームデータ変換部36からのサブフレームデータが格納される動作を、交互に行う。
Returning again to FIG. The
駆動制御部40は、ルックアップテーブル部31に供給される映像信号データの垂直同期信号Vsyncが供給され、これらの同期信号に同期してサブフレーム毎の処理のタイミング等を制御しており、データ転送部41への転送指示の制御を行う。データ転送部41は、駆動制御部40からの転送指示に従い、メモリ制御部38を指示して、メモリ制御部38がフレームバッファ39A又は39Bから読み出したサブフレームデータのうち、指定したサブフレームデータを受け取り、表示素子部11のデータ受信部60へ転送する。
The
駆動制御部40は、極性反転信号INVを出力し、表示素子部11と共通電圧選択部42に供給する。極性反転信号INVは、データ転送部の処理とは非同期なクロック信号で、1KHz以上の周波数のクロック信号である。電圧生成部43は、MOSトランジスタの電源電圧であるVdd(Vw−Vb)、MOS電トランジスタの接地電圧であるVss(GND)を表示素子部11に供給し、共通電圧Vcom のローレベル電圧L(−Vb)、共通電圧Vcom のハイレベル電圧H(Vw)を共通電圧選択部42に供給する。共通電圧選択部42は、極性反転信号INVに同期して、極性反転信号がローレベルの場合には、共通電圧Vcom のローレベル電圧L(−Vb)を選択し、極性反転信号がハイレベルの場合には、共通電圧Vcom のハイレベル電圧H(Vw)を選択し、表示素子部11に供給する。
The
次に、図6を参照して表示素子部11における動作を説明する。データ受信部60は、素子駆動部70のデータ転送部41からサブフレームデータを受信し、受信したサブフレームデータをメモリ制御部61に転送する。メモリ制御部61は、受信したサブフレームデータをサブフレームバッファ62に転送して保持させる。サブフレームバッファ62は、1サブフレーム分のバッファで、投射型表示装置10の総画素数〔(n+1)×(m+1)〕×1ビット分の容量を持つ。1サブフレーム分のデータを保持したあと、サブフレームバッファ62に保持したデータをソースドライバ44に高速転送する。サブフレームバッファ62とメモリ制御部61及びソースドライバ44との間は、1ライン画素数と同じ数の(n+1)本のデータ線で繋がっており、一般的にフレックスケーブルで繋がれ、多くても64本のデータ線で接続されている素子駆動部70のデータ転送部41と表示素子部11のデータ受信部60との間に比較して、数倍以上に高速で転送できる。
Next, the operation in the
ソースドライバ44は、同じサブフレームにおける1ライン分の画素のサブフレームデータをメモリ制御部61より受け取る毎に、画像表示部46の対応する画素の画素回路15へ列データ線D0 〜Dn を用いて同時に転送する。この時、ゲートドライバ45は、駆動制御部40からの垂直スタート信号(VST)/垂直シフトクロック信号(VCK)により指定された行yの行選択線Wyをアクティブにし、指定された行yの全ての列の(n+1)個の画素を選択する。選択された行yの各画素の画素回路15は、そのスイッチング部21がアクティブとされ、ソースドライバ44から列データ線D0 〜Dn を介して並列に入力される1ライン分の(n+1)個の画素のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部22に画素毎にホールドする。
Each time the
画素電圧選択部63は、極性反転信号INVに同期して、極性反転信号INVがローレベルの場合には、黒電圧線V0にはVss(GND)を印加し、白電圧線V1にはVdd(Vw−Vb)を印加する。極性反転信号INVがハイレベルの場合には、黒電圧線V0にはVdd(Vw−Vb)を印加し、白電圧線V1にはVss(GND)が印加される。
In synchronization with the polarity inversion signal INV, the pixel
次に、本実施形態の液晶表示装置30の駆動パターンについて説明する。 Next, the drive pattern of the liquid crystal display device 30 of this embodiment will be described.
図13は、本発明に係る液晶表示装置の実施形態における駆動パターンの一例の説明図である。図13は、1フレーム期間のサブフレーム数が15個の場合の駆動パターンを示している。(a)データ転送期間Aは、各サブフレーム毎の素子駆動部70から表示素子部11へのデータ転送期間を、(b)データ転送期間Bは、表示素子部11内の、サブフレームバッファ62から画像表示部46へのデータ転送期間を、(c)駆動期間は、各画素毎のサンプルホールド部22に保持されているデータ毎の駆動期間を示す。菱形の形状で表しているのは、データ転送期間Bにより画像表示部46の上部から下部にデータが書き変わっている様子を表している。データ転送期間Bは、表示素子部11内での転送期間であり、素子駆動部70と表示素子部11間のデータ転送期間であるデータ転送期間Aと比較して、数倍高速に転送することが可能である。
FIG. 13 is an explanatory diagram showing an example of a drive pattern in the embodiment of the liquid crystal display device according to the present invention. FIG. 13 shows a drive pattern when the number of subframes in one frame period is fifteen. (A) The data transfer period A is a data transfer period from the
ところで、図1では、表示素子としてアクティブマトリクス型の表示素子部11を備えた投射型表示装置10を例にして説明している。ここで、図8の階調駆動テーブル37で表示素子部11を駆動する場合の特徴を説明する。階調がk(kは1以上15以下の任意の自然数)であるとすると、図8の階調駆動テーブル37に基づいて、SF1からSFkまでのk個のサブフレームが「1」(駆動期間)となる。このため、SF1からSFkまでのk個のサブフレームでは、ほぼ連続したオン状態とみなされる結果、k(階調数)と出力光の関係は、図3(a)に示した表示素子部11の入力電圧と出力光の強度との関係にほぼ近いカーブを描く。これは、ルックアップテーブル部31の動作に有利に作用する。すなわち、表示素子部11の入力電圧と出力光の強度との関係は、ルックアップテーブル部31が目標としているガンマ2.2のカーブに比較的近いため、ルックアップテーブル部31にてガンマ2.2のカーブに変換する負担が少なくなる。以上の特徴は、透過型液晶素子においても同様である。
By the way, in FIG. 1, the projection
次に、本実施形態の液晶表示装置30の動作について、図14のタイミングチャートを併せ参照して説明する。 Next, the operation of the liquid crystal display device 30 of the present embodiment will be described with reference to the timing chart of FIG.
駆動制御部40は、供給される垂直同期信号Vsyncが図14(a)に示すように時刻T0でアクティブになると、図14(b)に示すように(T0−T1)期間において、データ転送部41を介してメモリ制御部38を制御してサブフレームバッファ39A又は39BからサブフレームSF1のサブフレームデータを画素単位に順次に出力し、データ受信部60を介してメモリ制御部61を制御してサブフレームバッファ62に格納する。
When the supplied vertical synchronization signal Vsync becomes active at time T0 as shown in FIG. 14 (a), the
サブフレームSF1のすべてのサブフレームデータがサブフレームバッファ62に格納された後、図14(c)に示すように(T1−T3)期間において、メモリ制御部61を制御してサブフレームバッファ62に保持されているSF1のサブフレームデータを1ライン分毎にソースドライバ44に出力する。なお、ここではデータ転送部41から出力される或る座標(x,y)位置の画素のSF1〜SF15のサブフレームデータは、1フレーム期間内で図14(c)に示すように[111111111100000]のように変化するものとする。
After all the subframe data of the subframe SF1 is stored in the
1ライン分のSF1のサブフレームデータがサブフレームバッファ62から出力される毎に、ソースドライバ44は、画像表示部46の対応する画素の画素回路15へ列データ線D0〜Dnを用いて同時に転送する。この時、ゲートドライバ45は、駆動制御部40からの垂直スタート信号(VST)/垂直シフトクロック信号(VCK)により指定された行yの行選択線Wyに行選択信号を供給してアクティブにし、指定された行yの全ての列の(n+1)個の画素を選択する。
Each time SF1 sub-frame data for one line is output from the
選択された行yの各画素の画素回路15は、そのスイッチング部21がアクティブとされ、ソースドライバ44から列データ線D0 〜Dn を介して並列に入力される1ライン分の(n+1)個のSF1のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部22に画素別にホールドする。図14(d)は、或る指定された行yの行選択線Wy に時刻T1で供給される行選択信号を示し、同図(e)は或る座標(x,y)位置の画素の画素回路15内のサンプルホールド部22にホールドされたデータを示す。座標(x、y)位置の画素では、時刻T2において、画素内のサンプルホールド部22にサンプル及びホールドされる。
In the
上記の動作が1ライン単位で繰り返されて、時刻T3にサブフレームSF1のすべてのサブフレームデータの画像表示部46のすべての画素回路15へのデータ転送Bが完了すると、次のサブフレームSF2のサブフレームデータのバッファ62へのデータ転送Aがスタートする。
When the above operation is repeated in units of one line and data transfer B of all the subframe data of the subframe SF1 to all the
図14(k)に示すように液晶(x、y)には、画素内のサンプルホールド部22にサンプル及びホールドされたデータが「0」の場合、黒電圧線V0が選択され、極性反転信号INVがローレベルの場合はVbが、極性反転信号INVがハイレベルの場合は−Vbが印加され、極性反転信号INVのローレベルかハイレベルかによらず黒表示となる。画素内のサンプルホールド部22にサンプル及びホールドされたデータが「1」の場合、白電圧線V1が選択され、極性反転信号INVがローレベルの場合はVwが、極性反転信号INVがハイレベルの場合は−Vwが印加され、極性反転信号INVのローレベルかハイレベルかによらず白表示となる。極性反転信号INVは1KHz以上のクロック信号であるため、液晶に交流電圧が印加されることになり、焼き付きを防止する。
As shown in FIG. 14 (k), in the liquid crystal (x, y), when the data sampled and held in the
このように、サブフレームSF1の場合は期間(時刻T0から時刻T1まで)がデータ転送期間Aとなり、期間(時刻T1から時刻T3まで)がデータ転送期間Bとなり、駆動期間は画素(x、y)の位置のおいて、1サブフレーム期間遅れて時刻T2から時刻T5までの期間となる。このため、SF1からSF15までのすべてのサブフレームのサブフレームデータの転送期間は時刻T0から時刻T10までの期間となり、駆動期間は時刻T2から時刻T11までの期間となる。時刻11は時刻T10より1サブフレーム期間後の時刻である。図14(l)に示す期間(時刻T2から時刻T6まで)での画素液晶への印加電圧を見ると、サブフレームSF1からSF10までが白表示期間、サブフレームSF11からSF15までが黒表示期間となる。
Thus, in the case of the subframe SF1, the period (from time T0 to time T1) is the data transfer period A, the period (from time T1 to time T3) is the data transfer period B, and the drive period is the pixel (x, y ), A period from time T2 to time T5 is delayed by one subframe period. For this reason, the transfer period of subframe data of all subframes from SF1 to SF15 is a period from time T0 to time T10, and the drive period is a period from time T2 to time T11.
次に、本実施の形態の液晶表示装置30の駆動回路にフレームレートコントロール部33を設けたことによる効果を説明する。
Next, an effect obtained by providing the frame
図15は、反射型の液晶素子における横方向電界の発生メカニズムの説明図である。図15に示されるように、画素PAの画素電極12aと、画素PBの画素電極12bとはシリコン基板51の上に形成されており、画素PA及びPBの共通電極14に離間対向配置されている。また、画素電極12a、12bと共通電極14との間には液晶層13が封入されている。
FIG. 15 is an explanatory diagram of a generation mechanism of a lateral electric field in a reflective liquid crystal element. As shown in FIG. 15, the pixel electrode 12a of the pixel PA and the pixel electrode 12b of the pixel PB are formed on the silicon substrate 51, and are disposed so as to face and separate from the
デジタル駆動の場合、隣り合った画素間で駆動状態(駆動/ブランキング)が異なることが頻繁に起こる。例えば、図15に示す隣り合った画素PA及びPBの駆動状態が異なり、画素PAがブランキング状態で黒を表示し、画素PBが駆動状態で白を表示しているものとする。このとき、ブランキング状態にある画素PAの画素電極12aには画素電圧V0 が印加され、駆動状態にある画素PBの画素電極12bには画素電圧V1 が印加される。ここで、例えば極性+のDCバランス駆動のときは、画素電圧V0 はGNDであり、画素電圧V1 は(Vw −Vb )である。また、共通電極14に印加される共通電圧Vcom はロウレベル、−Vb である。
In the case of digital drive, the drive state (drive / blanking) frequently differs between adjacent pixels. For example, it is assumed that the driving states of the adjacent pixels PA and PB shown in FIG. 15 are different, the pixel PA displays black in the blanking state, and the pixel PB displays white in the driving state. At this time, the pixel voltage V0 is applied to the pixel electrode 12a of the pixel PA in the blanking state, and the pixel voltage V1 is applied to the pixel electrode 12b of the pixel PB in the driving state. Here, for example, in the case of DC balance driving with polarity +, the pixel voltage V0 is GND and the pixel voltage V1 is (Vw-Vb). The common voltage Vcom applied to the
従って、駆動状態にある画素PBの画素電極12bと共通電極14との間には電位差が生じ、液晶層13に電界52が生じ、液晶は所定量の回転をさせられる。このとき、ブランキング状態にある画素PAの画素電極12aと画素PBの画素電極12bとの間にも電位差が生じ、電界52に対して横方向に電界53が生じるという現象となる。この現象は極性−のDCバランス駆動の場合も同様に発生する。このような横方向電界53は、画素間の液晶の動きに意図しない混乱を発生させ、従来の液晶表示装置における画質劣化の一因となっていた。
Accordingly, a potential difference is generated between the pixel electrode 12b of the pixel PB in the driving state and the
次に、図16を参照して、本実施形態では上記現象による画質劣化をどのように防止されているかを説明する。本実施形態の液晶表示装置30では、フレームレートコントロール部33によるフレームレートコントロールにより、横方向電界を均等に分散することができ、上記の現象を解消することができる。
Next, with reference to FIG. 16, how the image quality deterioration due to the above phenomenon is prevented in this embodiment will be described. In the liquid crystal display device 30 of the present embodiment, the horizontal electric field can be evenly distributed by the frame rate control by the frame
図16では、フレームレートコントロール部33への入力データ((M+F)ビット)の下位Fビットの値が“01”である場合が例示されている。フレームレートコントロール部33はフレーム毎に、図16(a)から同図(d)に示す4個のフレームレートコントロールテーブル(フレーム0〜3)を切り替えて用いる。それぞれのフレームにおいて、隣り合った画素間で駆動状態(駆動またはブランキング)が異なる場合、図15を参照して説明したように、駆動状態が「1」(駆動状態)である画素から駆動状態が「0」(ブランキング状態)である画素の方向に横方向の電界が生じる。従って、図16の場合、フレーム0では同図(a)に、フレーム1では同図(b)に、フレーム2では同図(c)に、フレーム3では同図(d)に、それぞれ矢印で示す方向に横方向の電界が生じる。
FIG. 16 illustrates the case where the value of the lower F bits of the input data ((M + F) bits) to the frame
フレームレートコントロール部33は、前述したように入力される(M+F)ビットの映像信号データの下位Fビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値を入力映像信号データの上位Mビットに加えてMビットのデータに変換する。ここで、フレームレートコントロールテーブル内の位置を特定して得られる値は、フレーム0〜フレーム3の計4個のフレームの平均では、これら4個のフレームでの横方向電界の状態を重ね合わせた、図16(e)に示す値である。図16(e)に示すように、4フレームの平均では、すべての画素間での横方向電界は打ち消しあっている。このように、フレームレートコントロールを用いることにより、画質劣化の一因である横方向電界を打ち消すことが可能である。
The frame
以上説明したように、本実施の形態の液晶表示装置30によれば、図2に示した画素回路15内のサンプルホールド回路22は、例えば4個のトランジスタからなるメモリ(ラッチ回路)の構成にでき、また、非特許文献1に記載の液晶表示装置の画素回路で必要であった2個のメモリを1個に削減することができるため、従来の液晶表示装置に比べて画素回路のトランジスタ数を少なくでき、よって画素の小型化を実現できると共にコストも低減することができる。
As described above, according to the liquid crystal display device 30 of the present embodiment, the
また、本実施の形態の液晶表示装置30によれば、図14を参照して説明したように、サブフレームデータの休止期間がなくサブフレームデータを転送することができると共に、或るサブフレームのサブフレームデータ転送期間中に、その直前のサブフレームのサブフレームデータに基づく表示を行うため、従来の液晶表示装置に比べて効率の良いデータ転送ができ、駆動休止期間もないので、駆動休止期間による表示が暗くなる現象も防止できる。また、本実施の形態の液晶表示装置30によれば、フレームレートコントロールにより、横方向電界による画質劣化を改善することができる。 In addition, according to the liquid crystal display device 30 of the present embodiment, as described with reference to FIG. 14, subframe data can be transferred without a pause period of subframe data, and a certain subframe can be transferred. Since the display based on the subframe data of the immediately preceding subframe is performed during the subframe data transfer period, the data can be transferred more efficiently than the conventional liquid crystal display device, and there is no drive pause period. The phenomenon of darkening the display due to can also be prevented. Further, according to the liquid crystal display device 30 of the present embodiment, it is possible to improve image quality degradation due to a horizontal electric field by frame rate control.
また、本実施の形態の液晶表示装置30によれば、図13及び図14を参照して説明したように、極性+のDCバランス駆動と極性−のDCバランス駆動とをサブフレーム毎に交互に行うと共に、フレーム毎にもその順番を反転するようにしているため、焼き付きを充分に防止することができる。 Further, according to the liquid crystal display device 30 of the present embodiment, as described with reference to FIGS. 13 and 14, the polarity + DC balance drive and the polarity−DC balance drive are alternately performed for each subframe. In addition, since the order is reversed every frame, burn-in can be sufficiently prevented.
従って、以上の特長を有する本実施の形態の液晶表示装置30を用いることで、低コストで、高解像度、高輝度な投射型表示装置を実現することが可能である。 Therefore, by using the liquid crystal display device 30 of the present embodiment having the above features, it is possible to realize a projection display device with high resolution and high brightness at low cost.
10 投射表示装置
11 表示素子部
12、12a、12b 画素電極
13 液晶層
14 共通電極
15 画素回路
20、PA、PB 画素
21 スイッチング部
22 サンプルホールド回路
24 電圧選択部
30 液晶表示装置
31 ルックアップテーブル部
32 誤差拡散部
33 フレームレートコントロール部
34 リミッタ部
35 ディザリング処理部
36 サブフレームデータ変換部
37 駆動階調テーブル
38 メモリ制御部
39A、39B フレームバッファ
40 駆動制御部
41 データ転送部
42 共通電圧選択部
43 電圧生成部
44 ソースドライバ
45 ゲートドライバ
46 画像表示部
61 メモリ制御部
62 サブフレームバッファ
70 素子駆動部
321 誤差バッファ
322、324、331 加算部
323 スレッショルド比較部
332 フレームレートコントロールテーブル
LC 液晶素子
DESCRIPTION OF
Claims (4)
第1のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第1のビット数より少ない第2のビット数に変換したディザリング処理後データを出力するディザリング処理部と、
前記映像信号データの各フレームを1フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブルに基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部と、
前記サブフレームデータ変換部より生成された前記サブフレームデータを1フレーム分保持するダブルバッファ構成のフレームバッファと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換部により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された1フレーム分のサブフレームデータを1サブフレーム分毎に順番に表示素子部に転送するデータ転送部と、
前記データ転送部より転送された1サブフレーム分の前記サブフレームデータを保持するサブフレームバッファと、
前記画像表示部の全ての前記複数の画素に、前記サブフレームバッファから出力された1サブフレーム分の前記サブフレームデータを供給する画像表示駆動部と、
前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極に印加する共通電圧選択部と、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する電圧生成部と、
を有し、
前記複数の画素はそれぞれ、
前記共通電極と画素電極との間に液晶層が封入された液晶素子と、
前記行選択線を介して前記行選択信号が供給されたときに、前記画像表示駆動部により前記列データ線を介して供給される前記サブフレームデータをサンプリングして保持する1ビットラッチ回路構成の画素データ保持部と、
前記画素データ保持部により保持されているサブフレームデータにより、2種類の電圧線から片方を選択して、前記画素電極に画素電圧として印加する電圧選択部と、
を有することを特徴とする液晶表示装置。 An image display unit composed of a plurality of pixels arranged at each intersection where a plurality of column data lines and a plurality of row selection lines intersect;
Dithering that outputs dithered data that has been converted to a second number of bits smaller than the first number of bits by performing dithering processing on the video signal data of the first number of bits in the time direction or the spatial direction. A processing unit;
Since each frame of the video signal data is composed of a plurality of sub-frames having a display period shorter than one frame period, each pixel value of the post-dithering data is determined from the post-dithering data based on a driving gradation table A subframe data converter that generates subframe data for each of the plurality of subframes having a value corresponding to
A frame buffer having a double buffer configuration for holding the subframe data generated by the subframe data conversion unit for one frame;
While one sub-buffer of the frame buffer holds the sub-frame data generated by the sub-frame data conversion unit, it corresponds to one frame held in the previous frame period held in the other buffer. A data transfer unit for transferring the subframe data to the display element unit in order every subframe;
A subframe buffer for holding the subframe data for one subframe transferred from the data transfer unit;
An image display drive unit that supplies the subframe data for one subframe output from the subframe buffer to all the plurality of pixels of the image display unit;
The high-level common voltage and the low-level common voltage are alternately selected in synchronization with the polarity inversion signal output from the drive control unit asynchronously during the transfer of the subframe data or the display period of the subframe. A common voltage selection unit applied to the common electrode of the liquid crystal element;
A voltage generating unit that alternately selects a black display voltage and a white display voltage in synchronization with the polarity inversion signal and applies the black display voltage and the white voltage line of the liquid crystal element;
Have
Each of the plurality of pixels is
A liquid crystal element in which a liquid crystal layer is sealed between the common electrode and the pixel electrode;
A 1-bit latch circuit configuration that samples and holds the sub-frame data supplied via the column data line by the image display driver when the row selection signal is supplied via the row selection line. A pixel data holding unit;
A voltage selection unit that selects one of two types of voltage lines according to the subframe data held by the pixel data holding unit and applies the pixel voltage to the pixel electrode;
A liquid crystal display device comprising:
行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、1ラインの各画素の前記サブフレームバッファから出力されたサブフレームデータを1ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された前記サブフレームデータを前記画像表示部の全ての前記複数の画素に転送する第2データ転送部を有し、前記データ転送部による前記フレームバッファから前記サブフレームバッファへのデータ転送と、第2データ転送部による前記サブフレームバッファから前記画像表示部の全ての前記複数の画素への転送とが交互に動作することを特徴とする液晶表示装置。 The liquid crystal display device according to claim 1.
A row selection signal is sequentially supplied to the plurality of row selection lines to sequentially select all the plurality of pixels of the image display unit for each pixel in a line unit, and the subframe of each pixel in one line The sub-frame data output from the buffer is repeatedly supplied to the plurality of column data lines in units of one line, and the sub-frame data output from the sub-frame buffer is transmitted to all the plurality of the plurality of image display units. A second data transfer unit configured to transfer to the pixels, the data transfer unit to transfer data from the frame buffer to the subframe buffer, and a second data transfer unit from the subframe buffer to all of the image display units. The liquid crystal display device, wherein transfer to the plurality of pixels operates alternately.
前記ディザリング処理部は、
供給される前記映像信号データの対象画素の下位Dビット(Dは自然数)の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した(M+F)ビット(Mは1フレームを構成するサブフレーム数を2進数で表わしたときのビット数、Fは自然数)に、1ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部と、
前記誤差拡散部から出力された前記(M+F+1)ビットのデータの下位Fビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた0又は1の値を前記(M+F+1)ビットのデータの上位(M+1)ビットに加算して、フレームレートコントロールされた(M+1)ビットのデータを出力するフレームレートコントロール部と、
前記フレームレートコントロール部から出力されたデータの値を、駆動階調の最大値に制限したMビットのデータを生成して出力するリミッタ部と、
を有することを特徴とする液晶表示装置。 The liquid crystal display device according to claim 1.
The dithering processing unit
(M + F) bits (M is one frame) generated by diffusing information of lower D bits (D is a natural number) of the target pixel of the supplied video signal data to peripheral pixels of the target pixel according to an error diffusion method. An error diffusion unit for converting the number of subframes to be configured into data obtained by adding 1 bit of a carry bit to the most significant bit)
0 or 0 derived from the value of the lower F bits of the (M + F + 1) -bit data output from the error diffusion unit, the pixel position information in the display area, and the frame count information using the frame rate control table A frame rate control unit that adds a value of 1 to the upper (M + 1) bits of the (M + F + 1) bit data and outputs frame rate controlled (M + 1) bit data;
A limiter unit that generates and outputs M-bit data in which the value of the data output from the frame rate control unit is limited to the maximum value of driving gradation;
A liquid crystal display device comprising:
共通電極と画素電極との間に液晶層が封入された液晶素子と、
前記行選択線を介して行選択信号が供給されたときに、前記列データ線を介して供給されるサブフレームデータをサンプリングして保持する1フリップフロップ構成の画素データ保持部と、
を有する液晶表示装置の駆動方法であって、
第1のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第1のビット数より少ない第2のビット数に変換したディザリング処理後データを出力するディザリング処理ステップと、
前記映像信号データの各フレームを1フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、
前記サブフレーム変換ステップより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された1フレーム分のサブフレームデータを1サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第1のデータ転送ステップと、
行選択信号を前記複数の行選択線に順次に供給して、画像表示部の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、前記サブフレームバッファから出力されたサブフレームデータを1ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された1サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第2のデータ転送ステップと、
駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極に印加する共通電圧選択ステップと、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、
を含むことを特徴とする液晶表示装置の駆動方法。 Each of the plurality of pixels of the image display unit composed of a plurality of pixels arranged at each intersection where a plurality of column data lines and a plurality of row selection lines intersect,
A liquid crystal element in which a liquid crystal layer is sealed between the common electrode and the pixel electrode;
A pixel data holding unit having a 1 flip-flop configuration that samples and holds subframe data supplied via the column data line when a row selection signal is supplied via the row selection line;
A method for driving a liquid crystal display device comprising:
Dithering that outputs dithered data that has been converted to a second number of bits smaller than the first number of bits by performing dithering processing on the video signal data of the first number of bits in the time direction or the spatial direction. Processing steps;
Since each frame of the video signal data is composed of a plurality of sub-frames having a display period shorter than one frame period, the data after the dithering process is determined from the data after the dithering process based on the drive gradation table (37). A subframe data conversion step for generating subframe data for each of the plurality of subframes having a value corresponding to each pixel value;
A holding step of holding the subframe data generated by the subframe conversion step in a frame buffer having a double buffer configuration;
While one sub-buffer of the frame buffer holds the sub-frame data generated by the sub-frame data conversion step, it corresponds to one frame held in the previous frame period held in the other buffer. A first data transfer step of transferring the subframe data to the subframe buffer of the display element unit in order every subframe;
A row selection signal is sequentially supplied to the plurality of row selection lines to sequentially select all the plurality of pixels of the image display unit for each pixel in a line unit, and the subframe data output from the subframe buffer Is repeatedly supplied to the plurality of column data lines in units of one line, and the subframe data for one subframe output from the subframe buffer is supplied to all the plurality of pixels of the image display unit. A second data transfer step,
A common voltage selection step of alternately selecting a high level common voltage and a low level common voltage in synchronization with a polarity inversion signal output asynchronously from the drive control unit and applying the same to the common electrode of the liquid crystal element;
A driving voltage selection step of alternately selecting a black display voltage and a white display voltage in synchronization with the polarity inversion signal and applying the black display voltage and the white voltage line of the liquid crystal element;
A method for driving a liquid crystal display device, comprising:
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