JP2013187727A

JP2013187727A - 固体撮像装置

Info

Publication number: JP2013187727A
Application number: JP2012051187A
Authority: JP
Inventors: Masayuki Kusuda; 将之楠田
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2012-03-08
Filing date: 2012-03-08
Publication date: 2013-09-19

Abstract

【課題】異なる特性を持つ画素が混在する画素部を備えた固体撮像素子において、高感度、高ダイナミックレンジを実現すること。
【解決手段】垂直走査回路が行番号Ｌｉを選択したとき、タイミング制御部２２は、φＲ１＿ＥｎＯｄｄ及びφＲ１＿ＥｎＥｖｅｎ＝Ｈｉ、φＲ２＿ＥｎＯｄｄ及びφＲ２＿ＥｎＥｖｅｎ＝Ｌｏとなる信号を出力する。これにより、列番号Ｒｊでは信号ＲＡＭＰ１が比較器２１４に入力する。また、列番号Ｒｊ＋１では信号ＲＡＭＰ１が比較器２１４に入力する。続いて、垂直走査回路が行番号Ｌｉ−１を選択したとき、タイミング制御部２２は、φＲ２＿ＥｎＯｄｄ及びφＲ１＿ＥｎＥｖｅｎ＝Ｈｉ、φＲ１＿ＥｎＯｄｄ及びφＲ２＿ＥｎＥｖｅｎ＝Ｌｏとなる信号を出力する。これにより、列番号Ｒｊでは信号ＲＡＭＰ２が比較器２１４に入力する。また、列番号Ｒｊ＋１では信号ＲＡＭＰ１が比較器２１４に入力する。
【選択図】図１２

Description

本発明は、異なる特性を持つ２種類の画素が混在した画素部を備える固体撮像装置に関するものである。

近年、画素部を複数の領域に区分する、又は異なる特性の画素を混在させることで様々な効果を上げる固体撮像装置が知られている。特許文献１には、画素アレイ部を第１画素群と第２画素群とに区画し、第１画素群からは低フレームレートでリニア特性の画像信号を読み出し、第２画素群からは高フレームレートでリニアログ特性の画像信号を読み出す固体撮像装置が開示されている。

特許文献２には、偽信号や飽和むらの発生を抑制することを目的とし、大サイズで高感度の第１の受光素子と、小サイズで低感度の第２の受光素子とをハニカム状に配置し、第１の受光素子の飽和レベルを調整し、第２の受光素子と合成するＣＣＤの固体撮像装置が開示されている。

また、特許文献３には、画素回路を構成する受光素子をゼロバイアスモード（太陽電池モード）で駆動させることで、バラツキレスな対数特性出力を得ることができる撮像素子が開示されている。

そして、非特許文献１には、シングルスロープ型のＡＤ変換器を備え、ランプ波形の電圧振幅を画素のＣＦ毎に切り替える固体撮像装置について記載されている。

特開２００９−２７２８２０号公報特開２０００−１２５２０９号公報ＥＰ１３５４３６０号公報杉木忠、外５名、「コラム間ＦＰＮのないコラム型ＡＤ変換器を搭載したＣＭＯＳイメージセンサ」、映像情報メディア学会、２０００年６月２３日、Vol.24、No.37、p79−84

しかしながら、特許文献１では、第２画素群は各画素の受光素子が固体撮像装置において一般的に用いられている駆動方式である逆バイアスモードで駆動されているため、ログ特性にバラツキが発生するという問題がある。特許文献２は、ＣＣＤに関するものであり、また、リニアログ特性の光電変換特性を持たせることが行われていない。

特許文献３は、ダイナミックレンジは確保できるが、入射光量に対して高感度な画像信号を出力することができないという問題がある。

本発明の目的は、異なる特性を持つ画素が混在する画素部を備え、高感度、高ダイナミックレンジを実現し、ばらつきの少ない固体撮像装置を提供することである。

本発明による固体撮像装置は、ノイズ成分を示す基準電位を出力した後にノイズ成分とシグナル成分とを示す信号電位を出力する第１画素と、前記信号電位を出力した後に前記基準電位を出力する第２画素とがマトリクス状に配列された画素部と、前記画素部の各行を順次選択する垂直走査回路と、前記画素部の列毎に設けられ、第１参照波形を用いて前記基準電位をアナログ／デジタル変換し、第２参照波形を用いて前記信号電位をアナログ／デジタル変換するＡＤ変換部と、前記第１参照波形から前記第２参照波形に変化する第１基準信号と、前記第２参照波形から前記第１参照波形に変化する第２基準信号とを生成して出力する基準信号生成部と、前記画素部の列毎であって当該画素部と前記ＡＤ変換部の間に設けられ、前記第１基準信号及び前記第２基準信号を取り込み、前記垂直走査回路により選択された行の画素が前記第１画素であるときは前記第１基準信号を前記ＡＤ変換部に供給し、前記選択された行の画素が前記第２画素であるときは前記第２基準信号を前記ＡＤ変換部に供給する選択部と、を備える。

この構成によれば、基準電位の後に信号電位を出力する第１画素、信号電位の後に基準電位を出力する第２画素のように、特性の異なる画素が混在した画素部であっても、選択部が各画素に応じて第１基準信号、第２基準信号を選択し、その選択された第１基準信号又は第２基準信号を用いてＡＤ変換部がＡＤ変換を行うため、適切なＡＤ変換を行うことができる。

また、上記構成において、前記第１画素は埋め込み型のフォトダイオードを有し、前記第２画素は表面型のフォトダイオードを有することが好ましい。

この構成によれば、埋め込み型フォトダイオードである第１画素からは暗電流の影響の少ない画素信号が得られ、表面型フォトダイオードである第２画素からはＳ／Ｎ比が高い高品位な画素信号を得ることができる。

また、上記構成において、前記第１画素及び前記第２画素は、埋め込み型のフォトダイオードを有することが好ましい。

この構成によれば、画素部から暗電流の影響の少ない高画質の画像信号を得ることができる。

また、上記構成において、前記ＡＤ変換部は、シングルスロープ型であり、前記基準信号生成部は、前記第１参照波形及び前記第２参照波形をランプ波形として前記第１基準信号及び前記第２基準信号を生成することが好ましい。

この構成によれば、ＡＤ変換部をシングルスロープ型とすることで、回路を簡素化できると共にノイズの影響を受けにくいＡＤ変換を行うことができる。

また、上記構成において、前記第１画素はリニア特性を有し、前記第２画素はログ特性を有することが好ましい。

この構成によれば、リニア特性である第１画素からは高感度なリニア特性を持つ画素信号を得ることができ、ログ特性を持つ第２画素からはばらつきの少ない画素信号を得ることができる。

また、上記構成において、前記垂直走査回路により選択された行の画素の種類に応じた制御信号を生成する制御信号生成部を更に備え、前記基準信号生成部は前記第１基準信号を第１信号線、前記第２基準信号を第２信号線に出力し、前記選択部は第１切替スイッチ及び第２切替スイッチを有し、前記第１切替スイッチは前記第１信号線と前記ＡＤ変換部との間に接続され、前記第２切替スイッチは前記第２信号線と前記ＡＤ変換部との間に接続され、前記第１切替スイッチ及び前記第２切替スイッチは前記制御信号生成部が生成する制御信号に応じてオン／オフすることが好ましい。

本発明によれば、基準電位の後に信号電位を出力する第１画素、信号電位の後に基準電位を出力する第２画素のように、特性の異なる画素が混在した画素部であっても、選択部が各画素に応じて第１基準信号、第２基準信号を選択し、その選択された第１基準信号又は第２基準信号を用いてＡＤ変換部がＡＤ変換を行うため、適切なＡＤ変換を行うことができる。

固体撮像装置と外部装置の構成を示すブロック図。固体撮像素子の構成を示すブロック図。第１画素の画素回路の回路図。第１画素の光電変換特性を示したグラフ。第１画素のタイミングチャート。第２画素の画素回路の回路図。第２画素の光電変換特性を示したグラフ。第２画素のタイミングチャート。画素アレイ部における第１画素及び第２画素の配置の一例を示した図。カラムＡＤＣとランプ信号ＲＡＭＰ１及びＲＡＭＰ２の関係を説明するための図。カラムＡＤＣとランプ信号ＲＡＭＰ１及びＲＡＭＰ２の関係を説明するための図。切替回路について説明するための図。垂直同期信号、ランプ信号及び切替制御信号のタイミングチャート。

図１は、本発明の実施の形態による固体撮像装置１の全体構成を示すブロック図である。固体撮像装置１は、撮像素子１１０及び画像処理部１２０を備えている。撮像素子１１０及び画像処理部１２０は１つのＩＣチップ内に構成されていても良いし、別のＩＣチップとして構成されても良い。

画像処理部１２０は、画像信号処理部１２１及び撮像素子制御部１２２を備えている。撮像素子制御部１２２は、ＳＹＳＣＬＫとレジスタ制御信号とを撮像素子１１０に出力し、撮像素子１１０を制御する。ＳＹＳＣＬＫは例えば図略の発振回路により生成される所定の周波数（例えば５４ＭＨｚ）を持つクロック信号である。レジスタ制御信号は、図２に示すタイミング制御部２２が備えている各種のレジスタにデータを書き込むための信号である。

撮像素子１１０は、画像信号を画像信号処理部１２１に出力する。画像信号処理部１２１は、画像信号に対して種々の画像処理を施し、画像出力信号として外部装置に出力する。ここで、外部装置としては、液晶パネルや有機ＥＬパネル等の表示装置や、画像出力信号を保持するメモリ等が該当する。

図２は、図１に示す撮像素子１１０の詳細な構成を示すブロック図である。撮像素子１１０は、画素アレイ部２１（画素部）、タイミング制御部２２（制御信号生成部）、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７、出力端子２８、ランプ波生成回路２９（基準信号生成部）及び入力端子２１０と２１１を備えている。

画素アレイ部２１は、Ｍ（２以上の整数）行×Ｎ（２以上の整数）列でマトリックス状に配列された複数の画素により構成されており、特性の異なる第１画素と第２画素とが混在している。第１画素は、完全転送型のフォトダイオード（ＰＤ）を有し、リニア特性を持った画素である。第２画素は、表面型のＰＤを有し、ログ特性を持った画素である。また、第２画素は太陽電池モードで駆動する。各画素については後ほど詳しく説明する。

タイミング制御部２２は、ＰＬＬ、タイミングジェネレータ（ＴＧ）及びレジスタを備え、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７及びランプ波生成回路２９を制御する。ＰＬＬは、必要に応じてＳＹＳＣＬＫを逓倍（例えば２逓倍）してＴＧに供給する。ＴＧはＰＬＬから供給された信号に従って、水平同期信号及び垂直同期信号等のタイミング信号を生成し、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７及びランプ波生成回路２９に供給し、これらの動作を同期させる。

レジスタは、例えばローデコーダ２３が各画素に出力する各種の画素制御信号の波形を規定するためのデータを保持している。ここで、レジスタが保持するデータは、撮像素子制御部１２２から出力されるレジスタ制御信号によって書き込まれている。

ローデコーダ２３は、例えば、垂直走査回路とドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミング制御部２２のＴＧから出力される垂直同期信号をトリガーとして、画素アレイ部２１の各行をサイクリックに選択し、画素アレイ部２１を垂直走査する。ドライバ回路は、タイミング制御部２２のレジスタに書き込まれたデータに従って画素制御信号を生成し、各画素に供給することで各画素を駆動させる。

カラムＡＤＣアレイ部２４は、画素アレイ部２１の各列に対応するＮ個のカラムＡＤＣ２１２（ＡＤ変換部）を備えている。カラムＡＤＣ２１２は、画素アレイ部２１の各列に対応する垂直信号線Ｌ＿１を介して各列の画素と接続され、垂直走査回路により選択された行の画素から画素信号を読み出す。

画素アレイ部２１の各画素は、１水平期間において、ノイズ成分のみからなる画素信号と、ノイズ成分にシグナル成分が加算された画素信号とを出力する。ここで、ノイズ成分のみからなる画素信号をノイズ成分信号と記述し、ノイズ成分にシグナル成分が加算された画素信号をノイズ・シグナル成分信号と記述する。

カラムＡＤＣ２１２は、切替回路２１３（選択部）を含む。切替回路２１３は、ランプ波生成回路２９が生成する２種類のランプ信号のうち何れか一方を選択する。カラムＡＤＣ２１２は、画素からアナログの画素信号を入力すると、切替回路２１３が選択したランプ信号のレベルが画素信号のレベルを超えるまでの時間をカウントすることでＡＤ変換を行う、所謂シングルスロープ型のＡＤ変換器である。

カラムデコーダ２５は、例えばシフトレジスタにより構成され、水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣ２１２をサイクリックに選択する。これにより、カラムＡＤＣアレイ部２４は水平走査され、各列のカラムＡＤＣ２１２が保持するデジタルの画像信号をセンスアンプ２６に順次に出力する。

センスアンプ２６は、カラムＡＤＣアレイ部２４から水平信号線Ｌ＿２を介して出力されるデジタルの画像信号を増幅し、ＬＶＤＳシリアライザ２７に出力する。

ＬＶＤＳシリアライザ２７は、ＬＶＤＳ（Low Voltage differential signaling）規格に準拠したシリアライザであり、センスアンプ２６から水平信号線Ｌ＿２を介してパラレルで出力される信号を差動増幅して所定ビットの信号とし、シリアルに変換して出力端子２８に出力する。

出力端子２８は、ＬＶＤＳシリアライザ２７からの画像信号を画像信号処理部１２１に出力する。

ランプ波生成回路２９は、一定の傾きを持って直線状に変化するランプ信号を２種類（ランプ信号ＲＡＭＰ１及びＲＡＭＰ２）生成し、カラムＡＤＣ２１２に出力する。このランプ信号の種類については後ほど詳しく説明する。

入力端子２１０は、撮像素子制御部１２２から供給されるＳＹＳＣＬＫが入力され、タイミング制御部２２に出力する。入力端子２１１は、撮像素子制御部１２２から供給されるレジスタ制御信号が入力され、タイミング制御部２２に出力する。

図３は、第１画素の画素回路の回路図である。図３に示す画素回路は、受光素子（以下“ＰＤ”と記述する。）、転送トランジスタＴＸ（以下“ＴＸ”と記述する。）、リセットトランジスタＲＳＴ（以下“ＲＳＴ”と記述する。）、増幅トランジスタＳＦ（以下“ＳＦ”と記述する。）、行選択トランジスタＳＥＬ（以下“ＳＥＬ”と記述する。）、及び浮遊拡散層ＦＤ（以下“ＦＤ”と記述する。ＦＤ：Floating Diffusion）を備えている。

ＰＤは埋め込み型（完全転送型）のフォトダイオードにより構成され、アノードに駆動電圧ＰＶＳＳ（以下“ＰＶＳＳ”と記述する）が印加され、カソードに駆動電圧ＰＶＤＤ（以下“ＰＶＤＤ”と記述する）が印加される。

ＴＸは、例えばｎＭＯＳ（negative channel Metal Oxide Semiconductor）により構成され、ＰＤにより蓄積された信号電荷をＦＤに転送する。ＴＸのゲートには、ＴＸをオン、オフするための転送制御信号φＴＸ（画素制御信号の一例、以下“φＴＸ”と記述する。）が入力される。ＴＸのドレインは、ＦＤを介してＲＳＴに接続されている。φＴＸがローレベル（以下“Ｌｏ”と記述する。）になるとＴＸのゲートが閉じてＴＸがオフし、φＴＸがハイレベル（以下“Ｈｉ”と記述する。）になると、ＴＸのゲートが開いてＴＸがオンする。尚、φＴＸは、ローデコーダ２３から出力される。

ＦＤは、ＰＤから転送された信号電荷を蓄積する。これにより、ＦＤには信号電荷に応じた電圧が現れる。

ＲＳＴは、例えばｎＭＯＳにより構成され、ＦＤをリセットし、ＦＤに蓄積された信号電荷をＦＤの外部に排出する。ＲＳＴのゲートには、ＲＳＴをオン、オフするためのリセット信号φＲＳＴ（画素制御信号の一例、以下“φＲＳＴ”と記述する。）が入力され、ドレインにＰＶＤＤが入力され、ソースがＦＤを介してＳＦのゲートに接続されている。そして、ＲＳＴは、φＲＳＴ＝Ｈｉになると、オンしてＦＤをリセットし、φＲＳＴ＝Ｌｏになるとオフする。

尚、ＰＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴは、ローデコーダ２３から出力される。

ＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介してＴＸ及びＲＳＴに接続され、ドレインにＰＶＤＤが入力され、ソースがＳＥＬに接続されている。そして、ＳＦはＦＤに現れる電圧を電流増幅してＳＥＬに出力する。

ＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号φＶＳＥＮ（画素制御信号の一例、以下“φＶＳＥＮ”と記述する。）が入力され、ドレインがＳＦに接続され、ソースが垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に接続されている。そして、ＳＥＬは、ＳＦにより電流増幅された電圧を画像信号として、垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に出力する。ここで、φＶＳＥＮはローデコーダ２３から出力される。

図４は、第１画素の光電変換特性の一例を示したグラフであり、縦軸（線形軸）はシグナル成分信号を示し、横軸（対数軸）は入射光強度を示している。図４に示すように、第１画素は、入射光強度が増大するにつれて、シグナル成分信号が線形に増大するリニア特性の光電変換特性を持っていることが分かる。更に、所定の入射光強度を超えると、シグナル成分信号が飽和していることが分かる。尚、図４に示すグラフは横軸が対数軸であるため、図４に示すような曲線が入射光強度に対して線形な出力となる。従って、リニア特性は、ダイナミックレンジは小さいが、感度が高いという特性を持っていることが分かる。

従来の固体撮像装置では、図３に示す第１画素において、ＴＸのゲートにＨｉとＬｏとの中間のレベルを持つ中間電圧を印加した状態で第１画素を露光させて、リニアログ特性を実現していた。ＴＸのゲートに中間電圧を印加し、ＴＸのゲートを半開状態にすると、ＰＤに蓄積される信号電荷は一定の量を超えるまでは、ＴＸのエネルギー障壁を越えることができず、リニア特性で蓄積される。

一方、ＰＤに蓄積される信号電荷が一定の量を超えると、信号電荷の一部がＴＸのエネルギー障壁を越えてＴＸ側に漏れ出るため、ＰＤは信号電荷を漏らしつつ蓄積し、ログ特性で信号電荷を蓄積する。これにより、第１画素は、低輝度がリニア特性、高輝度側がログ特性のリニアログ特性を持つことになる。

図５は、第１画素のタイミングチャートである。時刻ｔ０は、露光期間中である。φＲＳＴ＝Ｈｉとしているので、ＦＤは常にＰＶＤＤにリセットされている。

そして、φＲＳＴがＬｏになったとき、ＦＤの電圧がリセットレベルＶ＿ＰＶＤＤからノイズレベルＶ＿ｎまで低下している。これは、φＲＳＴをＨｉからＬｏに変化させたことによるＦＤとＲＳＴとの間の寄生容量やＦＤのｋｔｃノイズ等の影響により、ＦＤに信号電荷が発生するからである。このような、ＦＤとＲＳＴとの間の寄生容量やｋｔｃノイズは画素毎にばらついているため、ノイズレベルＶ＿ｎは画素毎にばらついている。また、リセットレベルＶ＿ＰＶＤＤはＰＶＤＤのレベルを示す。

時刻ｔ１では、φＶＳＥＮ＝Ｈｉにされ、ＦＤに発生しているノイズレベルＶ＿ｎの電圧がノイズ成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ１（第１基準信号）のレベルがノイズ成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ１は、所定電位から第１参照電位Ｖｒ１まで予め定められた傾きを持って電位が下がる波形（波形Ｒｅｆ）となっている。

ここで、第１参照電位Ｖｒ１は、ノイズ成分信号の想定値よりも所定電圧だけ低い電位であることが好ましい。このように第１参照電位Ｖｒ１を設定することで、ノイズ成分信号のＡＤ変換の高速化を図ることができる。

時刻ｔ２では、φＴＸ＝Ｈｉにされ、ＰＤに蓄積された信号電荷がＦＤに転送される。そのため、時刻ｔ２では、ＦＤの電圧はＰＤから転送された信号電荷量に応じてノイズレベルＶ＿ｎからシグナルレベルＶ＿ｓまで低下する。

時刻ｔ３では、φＴＸ＝Ｌｏにされ、ＦＤに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ１のレベルがノイズ・シグナル成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ・シグナル成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ１は、所定電位から第２参照電位Ｖｒ２まで予め定められた傾きを持って電位が下がる波形（波形Ｓｉｇｎａｌ）となっている。

そして、カラムＡＤＣ２１２は、デジタルのノイズ・シグナル成分信号からデジタルのノイズ成分信号を除去し、デジタルのシグナル成分信号を画像信号として出力する。

時刻ｔ４では、φＲＳＴ＝Ｈｉとされ、ＦＤがリセットされる。以後、時刻ｔ０〜ｔ４で示す駆動シーケンスが１水平期間に実行され、この駆動シーケンスが繰り返され、１行ずつ画像信号が得られる。

このように、第１画素はノイズ成分信号を出力した後にノイズ・シグナル成分信号を出力する。従って、ランプ波生成回路２９は、ノイズ成分信号をＡＤ変換するためのランプ波形Ｒｅｆの後にノイズ・シグナル成分信号をＡＤ変換するためのランプ波形Ｓｉｇｎａｌが来る信号ＲＡＭＰ１を生成し、カラムＡＤＣ２１２に出力する。そして、カラムＡＤＣ２１２は、第１画素から読み出したノイズ・シグナル信号及びノイズ信号のＡＤ変換を行う際は信号ＲＡＭＰ１を用いて行う。

図６は、第２画素の画素回路の回路図である。第２画素は、ＰＤ、ＲＳＴ、２個の増幅トランジスタＳＦ１、ＳＦ２（以下“ＳＦ１”、“ＳＦ２”と記述する。）及びＳＥＬを備えている。

ＰＤは表面型のフォトダイオードにより構成され、アノードにＰＶＳＳが入力され、カソードにＲＳＴが接続されている。ここで、ＰＤはリセット時において、ＲＳＴがオンされ、カソードとアノードとには共にＰＶＳＳが印加される。これにより、ＰＤはゼロバイアス状態でリセットされ、露光時において入射光強度に応じた電流を流す。この電流によってＰＤのアノード及びカソード間の電圧が変化する。

ＲＳＴは、ｎＭＯＳにより構成され、ゲートにリセット信号φＲＳＴが印加され、ＰＤと並列接続されている。そして、ＲＳＴはφＲＳＴ＝ＨｉになるとオンしてＰＤをゼロバイアス状態でリセットする。

ＳＦ１はｐＭＯＳにより構成され、ゲートがＰＤのカソードに接続され、一方の端子にＰＶＳＳが入力され、他方の端子がＳＥＬを介して垂直信号線Ｌ＿１に接続されている。ＳＦ２はｐＭＯＳにより構成され、ゲートにバイアス電圧Ｂｉａｓ（以下“Ｂｉａｓ”と記述する。）が印加され、一方の端子にＳＦ１が接続され、他方の端子にＰＶＤＤが入力されている。そして、ＳＦ１及びＳＦ２は、ＰＤのアノード及びカソード間の電圧を電流増幅して、ＳＥＬに供給する。

ＳＥＬは、ｎＭＯＳにより構成され、ゲートにφＶＳＥＮが印加され、一方の端子がＳＦ１及びＳＦ２の接続点に接続され、他方の端子が垂直信号線Ｌ＿１に接続されている。そして、ＳＥＬは、φＶＳＥＮ＝Ｈｉとなるとオンし、ＳＦ１及びＳＦ２により電流増幅されたＰＤの電圧を画像信号として、垂直信号線Ｌ＿１に出力する。

図７は、第２画素の光電変換特性を示したグラフであり、縦軸（線形軸）はシグナル成分信号を示し、横軸（対数軸）は入射光強度を示している。図７に示すように、第２画素は、入射光強度が増大するにつれて、シグナル成分信号が対数的に増大するログ特性の光電変換特性を持っていることが分かる。尚、図７では、横軸が対数軸であるため、対数的な変化が直線で表されている。

図８は、第２画素のタイミングチャートである。時刻ｔ０は、露光期間中で、ＰＤのカソードには入射光強度に応じた電圧が現れる。これにより、ＰＤのカソードの電圧はリセットレベルＶ＿ＰＶＳＳからシグナルレベルＶ＿ｓまで低下する。

時刻ｔ１では、φＶＳＥＮ＝Ｈｉとされ、ＰＤのカソードに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ２（第２基準信号）のレベルがノイズ・シグナル成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ・シグナル成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ２は、所定電位からＶｒ２まで予め定められた傾きを持って電位が下がる波形（波形Ｓｉｇｎａｌ）となっている。

時刻ｔ２では、φＲＳＴ＝Ｈｉとされ、ＲＳＴ及びＳＥＬがオンされ、ＰＤのカソードの電圧がシグナルレベルＶ＿ｓからリセットレベルＶ＿ＰＶＳＳまで上昇し、リセットレベルＶ＿ＰＶＳＳがノイズ成分信号として、カラムＡＤＣ２１２に読み出される。カラムＡＤＣ２１２は、ランプ波生成回路２９から出力される信号ＲＡＭＰ２のレベルがノイズ成分信号のレベルを超えるまでの時間をカウントすることで、アナログのノイズ成分信号をＡＤ変換する。尚、このときの信号ＲＡＭＰ２は、所定電位からＶｒ１まで予め定められた傾きを持って電位が下がる波形（波形Ｒｅｆ）となっている。

時刻ｔ４では、φＲＳＴ＝Ｌｏ、φＶＳＥＮ＝Ｌｏにされ、ＲＳＴ及びＳＥＬがオフされる。

以後、時刻ｔ０〜ｔ４で示す駆動シーケンスが１水平期間で行われ、この駆動シーケンスが繰り返され、１行ずつ画像信号が順次に得られる。

このように、第２画素はノイズ・シグナル成分信号を出力した後にノイズ成分信号を出力する。従って、ランプ波生成回路２９は、ノイズ・シグナル成分信号をＡＤ変換するためのランプ波形Ｓｉｇｎａｌの後にノイズ成分信号をＡＤ変換するためのランプ波形Ｒｅｆが来る信号ＲＡＭＰ２を生成し、カラムＡＤＣ２１２に出力する。カラムＡＤＣ２１２は、第２画素から読み出したノイズ・シグナル信号及びノイズ信号のＡＤ変換を行う際は信号ＲＡＭＰ２を用いて行う。

図９は、画素アレイ部２１における第１画素及び第２画素の配置の一例を示している。尚、図９においてＰＤは第１画素、ＳＣは第２画素を示している。リニア特性を有する第１画素とログ特性を有する第２画素を混在させる場合、図９に示すように３つの第１画素と１つの第２画素で構成された４画素をタイル状に配置するパターンが考えられる。以下、図９に示す配置パターンを用いて説明するが、他の配置パターンでも構わない。

上記したように、カラムＡＤＣ２１２が第１画素から読み出したノイズ・シグナル信号及びノイズ信号をＡＤ変換する際は信号ＲＡＭＰ１を用い、第２画素から読み出したノイズ・シグナル信号及びノイズ信号をＡＤ変換する際は信号ＲＡＭＰ２を用いる。つまり、カラムＡＤＣ２１２は、画素の種類に応じてＡＤ変換の際に用いるランプ信号を切り替える必要がある。このランプ信号の切り替えについて詳しく説明する。

図１０及び図１１は、図９に示す配置パターンを用いたときのカラムＡＤＣ２１２とランプ信号ＲＡＭＰ１及びＲＡＭＰ２の関係を説明するための図である。図１０に示すように、ローデコーダ２３の垂直走査回路が画素アレイ部２１の行番号Ｌｉを選択した場合、行番号Ｌｉの画素は全て第１画素であるため、全てのカラムＡＤＣ２１２は信号ＲＡＭＰ１を用いて各画素から読み出したアナログ信号をＡＤ変換する。

しかし、図１１に示すように、垂直走査回路が画素アレイ部２１の行番号Ｌｉ−１を選択した場合、行番号Ｌｉ−１の画素は第１画素と第２画素が混在した行であるため、カラムＡＤＣ２１２は画素の種類に応じて信号ＲＡＭＰ１又は信号ＲＡＭＰ２を選択し、ＡＤ変換する必要がある。

具体的には、行番号Ｌｉ−１、列番号Ｒｊの画素は第２画素となっている。従って、列番号ＲｊのカラムＡＤＣ２１２は信号ＲＡＭＰ２を用いてＡＤ変換を行う。また、列番号Ｌｉ−１、列番号Ｒｊ＋１の画素は第１画素となっている。従って、列番号Ｒｊ＋１のカラムＡＤＣ２１２は信号ＲＡＭＰ１を用いてＡＤ変換を行う。このように、カラムＡＤＣ２１２は画素の種類に応じたランプ信号を使用する必要があり、切替回路２１３が使用するランプ信号の選択を行う。

図１２は、切替回路２１３について説明するための図である。ランプ波形生成回路２９は、信号ＲＡＭＰ１を信号線ＲＰ１に、信号ＲＡＭＰ２を信号線ＲＰ２に出力する。切替回路２１３はトランジスタ等の２つのスイッチＳＷを有し、信号線ＲＰ１は、一方のスイッチを介して比較器２１４の入力端子に接続される。同様に、信号ＲＰ２は、他方のスイッチを介して比較器２１４の入力端子に接続される。

切替回路２１３が有する２つのスイッチＳＷは、タイミング制御部２２が出力する切替制御信号に従って動作する。タイミング制御部２２は、切替制御信号φＲ１＿ＥｎｎＯｄｄ、φＲ１＿ＥｎＥｖｅｎ、φＲ２Ｅｎ＿Ｏｄｄ及びφＲ２＿ＥｎＥｖｅｎの４種類の信号を各スイッチＳＷのゲート端子に入力する。

具体的には、スイッチＳＷ１１のゲート端子にはφＲ１＿ＥｎＯｄｄが入力され、スイッチＳＷ１２のゲート端子にはφＲ２＿ＥｎＯｄｄが入力される。更に、スイッチＳＷ２１のゲート端子にはφＲ１＿ＥｎＥｖｅｎが入力され、スイッチＳＷ２２のゲート端子にはφＲ２＿ＥｎＥｖｅｎが入力される。切替回路２１３が有する２つのスイッチＳＷは、互いが同時にオンすることはなく、何れか一方がオンとなる。

図１３は、水平同期信号、ランプ信号及び切替制御信号のタイミングチャートである。図１２及び図１３を用いて具体的に説明する。

（パターン１）垂直走査回路が行番号Ｌｉを選択したとき、行番号Ｌｉの画素は全て第１画素であるため、タイミング制御部２２は全ての比較器２１４に信号ＲＡＭＰ１が入力されるように切替制御信号を出力する。

つまり、タイミング制御部２２は、φＲ１＿ＥｎＯｄｄ及びφＲ１＿ＥｎＥｖｅｎ＝Ｈｉ、φＲ２＿ＥｎＯｄｄ及びφＲ２＿ＥｎＥｖｅｎ＝Ｌｏとなる信号を出力する。これにより、列番号ＲｊにおいてはスイッチＳＷ１１がオン、スイッチＳＷ１２がオフとなり、信号線ＲＰ１と比較器２１４の入力端子が接続状態となる。つまり、信号ＲＡＭＰ１が比較器２１４に入力する。また、列番号Ｒｊ＋１においてはスイッチＳＷ２１がオン、スイッチＳＷ２２がオフとなり、信号線ＲＰ１と比較器２１４の入力端子が接続状態となる。つまり、信号ＲＡＭＰ１が比較器２１４に入力する（例えば、図１３における期間Ｈ１）。

（パターン２）続いて、垂直走査回路が行番号Ｌｉ−１を選択したとき、行番号Ｌｉ−１の画素は第１画素と第２画素が交互に配置されているため、タイミング制御部２２は、第１画素が選択されている列の比較器２１４には信号ＲＡＭＰ１が、第２画素が選択されている列の比較器２１４には信号ＲＡＭＰ２が入力されるよう切替制御信号を出力する。

つまり、タイミング制御部２２は、φＲ２＿ＥｎＯｄｄ及びφＲ１＿ＥｎＥｖｅｎ＝Ｈｉ、φＲ１＿ＥｎＯｄｄ及びφＲ２＿ＥｎＥｖｅｎ＝Ｌｏとなる信号を出力する。これにより、列番号ＲｊにおいてはスイッチＳＷ１１がオフ、スイッチＳＷ１２がオンとなり、信号線ＲＰ２と比較器２１４の入力端子が接続状態となる。つまり、信号ＲＡＭＰ２が比較器２１４に入力する。また、列番号Ｒｊ＋１においては、引き続きスイッチＳＷ２１がオン、スイッチＳＷ２２がオフとなり、信号線ＲＰ１と比較器２１４の入力端子が接続状態となる。つまり、信号ＲＡＭＰ１が比較器２１４に入力する（例えば、図１３における期間Ｈ２）。

本実施の形態では、画素アレイ部２１を列毎で見た時、列番号Ｒｊのように第１画素と第２画素が交互に配置されたパターンと、列番号Ｒｊ＋１のように第１画素のみで構成されたパターンとが交互に組み合わされているため、上記（パターン１）と（パターン２）が交互に繰り返されることで各列の画素の種類に応じたランプ信号が順次比較器２１４に入力される。つまり、垂直走査回路が各行を選択する度に、図１３の期間Ｈ１と期間Ｈ２における切替制御信号の論理が交互に繰り返されることになる。尚、画素アレイ部２１における第１画素及び第２画素の配置パターンによって切替制御信号の数及び論理が変わってくることは言うまでもない。

以上、説明したように、リニア特性を有する第１画素及びログ特性を有する第２画素のように異なる特性を有する画素が混在する場合であっても、ランプ波形生成回路２９がそれぞれの画素の特性に対応したランプ信号を生成し、各列に設けられた切替回路２１３が画素の種類に応じたランプ信号を選択して比較器２１４に供給することにより、適切にＡＤ変換を行うことができる。従って、特性を異なる画素を混在させることで、高感度、高いダイナミックレンジ、低ばらつきが画像信号を高速、高分解能、低いノイズで出力する固体撮像素子を実現することができる。

尚、本実施の形態では、第１画素を埋め込み型のＰＤを有し、第２画素を表面型のＰＤを有することとして説明したが、これに限定されず、第１画素及び第２画素を共に、埋め込み型のＰＤで構成してもよい。埋め込み型のＰＤは暗電流の影響を受けにくいため、第１画素及び第２画素を埋め込み型のＰＤで構成した場合、高品質の画像信号を得ることができる。尚、第２画素を埋め込み型のＰＤで構成する場合、図６においてＰＤのカソードとＳＦ１のゲートの間に転送トランジスタを挿入することで実現可能である。

また、図１３のタイミングチャートでは、１回の水平走査期間（１Ｈ期間）で１行分の画素のＡＤ変換が行われる場合について説明したが、２行同時読み出しセンサのように、１画素のＡＤ変換に２Ｈ期間を要する場合でも本実施の形態を適用することができる。

１固体撮像素子
１１０撮像素子
１２０画像処理部
１２１画像信号処理部
１２２撮像素子制御部
２１画素アレイ部
２２タイミング制御部
２４カラムＡＤＣアレイ部
２１２カラムＡＤＣ
２１３切替回路
２９ランプ波生成回路

Claims

ノイズ成分を示す基準電位を出力した後にノイズ成分とシグナル成分とを示す信号電位を出力する第１画素と、前記信号電位を出力した後に前記基準電位を出力する第２画素とがマトリクス状に配列された画素部と、
前記画素部の各行を順次選択する垂直走査回路と、
前記画素部の列毎に設けられ、第１参照波形を用いて前記基準電位をアナログ／デジタル変換し、第２参照波形を用いて前記信号電位をアナログ／デジタル変換するＡＤ変換部と、
前記第１参照波形から前記第２参照波形に変化する第１基準信号と、前記第２参照波形から前記第１参照波形に変化する第２基準信号とを生成して出力する基準信号生成部と、
前記画素部の列毎であって当該画素部と前記ＡＤ変換部の間に設けられ、前記第１基準信号及び前記第２基準信号を取り込み、前記垂直走査回路により選択された行の画素が前記第１画素であるときは前記第１基準信号を前記ＡＤ変換部に供給し、前記選択された行の画素が前記第２画素であるときは前記第２基準信号を前記ＡＤ変換部に供給する選択部と、
を備える固体撮像装置。
前記第１画素は埋め込み型のフォトダイオードを有し、前記第２画素は表面型のフォトダイオードを有する請求項１に記載の固体撮像装置。
前記第１画素及び前記第２画素は、埋め込み型のフォトダイオードを有する請求項１に記載の固体撮像装置。
前記ＡＤ変換部は、シングルスロープ型であり、
前記基準信号生成部は、前記第１参照波形及び前記第２参照波形をランプ波形として前記第１基準信号及び前記第２基準信号を生成する請求項１〜３の何れか一項に記載の固体撮像装置。
前記第１画素はリニア特性を有し、前記第２画素はログ特性を有する請求項１〜４の何れか一項に記載の固体撮像装置。
前記垂直走査回路により選択された行の画素の種類に応じた制御信号を生成する制御信号生成部を更に備え、
前記基準信号生成部は前記第１基準信号を第１信号線、前記第２基準信号を第２信号線に出力し、
前記選択部は第１切替スイッチ及び第２切替スイッチを有し、前記第１切替スイッチは前記第１信号線と前記ＡＤ変換部との間に接続され、前記第２切替スイッチは前記第２信号線と前記ＡＤ変換部との間に接続され、前記第１切替スイッチ及び前記第２切替スイッチは前記制御信号生成部が生成する制御信号に応じてオン／オフする請求項１〜５の何れか一項に記載の固体撮像装置。