JP2013183403A - Clock phase synchronization device and clock phase synchronization method - Google Patents
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Abstract
Description
本発明は信号同期化装置に関し、特に複数のクロックの発振器を切り替えて運転する場合の時刻クロックを同期化させる装置に関する。 The present invention relates to a signal synchronization apparatus, and more particularly to an apparatus for synchronizing a time clock when operating by switching a plurality of clock oscillators.
特許文献1に記載されているクロック発生装置は、基準クロックを発生する発振器と、現用系または待機系の基準クロックを選択するセレクタと、セレクタから入力される基準クロックの位相に同期させて同位相でロックした基準クロックを出力するPLL回路とからなる。当該クロック発生装置は自系の障害を検出して他系に切り替える系切り替え制御回路を備えた現用系と待機系の二重化構成のクロック発生装置である。現用系に障害が発生し、待機系が現用系に切り替わるとき、PLL回路は、セレクタから異なる位相の基準クロックが入力されても、切り替え直後では系切り替え前と同位相の基準クロックを出力する。しかし、PLL回路はその後徐々に異なる位相に追従してロックした基準クロックを出力する。
The clock generator described in
特許文献1に記載されているクロック発生装置では、現用系のクロック発振器から待機系のクロック発振器に切り替えた場合、切り替わりの瞬間はクロックの位相が一致している。しかし、基準になる発振源が同時に切り替わる為、クロックを出力するPLL回路が新しいクロックの発振源の位相に合わせるべくパルスの立ち上がりのタイミングを変化させる。その結果、切り替えの前後でクロックの位相差が発生する。この様に発生したクロックの位相差が、上位装置に影響を及ぼし、システム障害となる問題があった。
In the clock generator described in
本発明は、現用系クロック発振器と待機系クロック発振器の切り替えを行っても切り替え前後におけるクロックの位相差が発生しないクロック位相同期化装置を提供する。 The present invention provides a clock phase synchronization apparatus that does not generate a clock phase difference before and after switching even when switching between the active clock oscillator and the standby clock oscillator.
本発明のクロック位相同期化装置は、待機系クロックを発振する待機系クロック発振手段と、システムで使用している運用系クロックを入力し、前述の運用系クロックを基準にして前述の待機系クロックの位相がどの程度進んでいるか位相差を測定する位相量測定手段と、前述の位相量測定手段で得られた前述の位相差を記憶する第1の記憶手段と、前述の待機系クロックを入力して前述の第1の記憶手段で記憶した前述の位相差に等しい遅延を行った待機系同期化クロックを出力する遅延手段と、を有することを特徴とする。 The clock phase synchronization apparatus of the present invention receives a standby clock oscillation means for oscillating a standby clock and an operational clock used in the system, and the standby clock described above with reference to the operational clock. The phase amount measuring means for measuring the phase difference of how far the phase is advanced, the first storage means for storing the phase difference obtained by the phase amount measuring means, and the standby system clock are input. And delay means for outputting a standby synchronization clock having a delay equal to the phase difference stored in the first storage means.
本発明のクロック位相同期化方法は、待機系クロックを発振し、システムで使用している運用系クロックを入力し、前述の運用系クロックを基準にして前述の待機系クロックの位相がどの程度進んでいるか位相差を測定し、前述の位相差を記憶し、前述の待機系クロックに対して前記第1の記憶手段で記憶した前述の位相差に等しい遅延を行い、待機系同期化クロックとして出力する。 The clock phase synchronization method of the present invention oscillates a standby clock, inputs an operational clock used in the system, and how much the phase of the standby clock advances with respect to the operational clock described above. The phase difference is measured, the phase difference is stored, the delay equal to the phase difference stored in the first storage unit is performed with respect to the standby system clock, and output as a standby system synchronization clock. To do.
本発明は、現用系のクロック発振器から待機系のクロック発振器に切り替わってもクロックを利用する装置に対してクロックの位相が変化しないという効果を有する。 The present invention has an effect that the phase of the clock does not change with respect to a device using the clock even when the active clock oscillator is switched to the standby clock oscillator.
図1は本発明の第1の実施の形態のクロック位相同期化装置の基本ブロック構成図である。
クロック位相同期化装置5は待機系クロック発振部1と位相量測定部2と第一の記憶部3と遅延部4とを備える。
FIG. 1 is a basic block configuration diagram of a clock phase synchronization apparatus according to a first embodiment of the present invention.
The clock phase synchronization device 5 includes a standby
待機系クロック発振部1は、パルスを発振する専用の発振回路である。待機系クロック発振部1は、クロック位相同期化装置の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。待機系クロック発振部1が位相量測定部2と遅延部4に待機系クロックを入力している。
The standby
位相量測定部2は、カウンタを用いた時間測定回路である。カウンタは、待機系クロックの立ち上がりを受けてから計測を開始して運用系クロックの立ち上がりを受けて終了することで、両クロックの立ち上がりの時間差、即ち両クロックの位相差を測定する。位相量測定部2は、フリップフロップを用いて位相比較を行い、前述のフリップフロックの出力から得られたパルス信号を積分回路にて直流信号に変換し、その電圧値から位相差を測定する回路などでも良い。
The phase
第一の記憶部3は、専用のレジスタである。第1の記憶部3はクロック位相同期化装置5の内部で制御に使用しているプロセッサ内のRAM領域あるいはプロセッサの外部記憶であるRAMなどでも良い。第1の記憶部3は位相量測定部2が測定した位相差を一時的に記憶する。遅延部4が前述の位相差を前述の第一の記憶部3から受け取る。遅延部4が前述の位相差から遅延量を算出する。遅延部4が、前述の遅延量を基にして待機系クロック発振部1から入力した待機系クロックを遅延させて、待機系同期化クロックを出力する。したがって、待機系同期化クロックの位相は運用系クロックと一致する。
The
図2は図1に示すクロック位相同期化装置における遅延部4の一実施例のブロック構成図である。図2を参照して動作を説明する。
FIG. 2 is a block diagram of an embodiment of the
遅延部4は遅延素子郡404と位相差データ化部402とセレクタ403とを備える。
The
遅延素子郡404はn(複数)個の遅延素子401(遅延素子1乃至遅延素子n)からなる。遅延素子401は例えばディレーラインなどのアナログの遅延素子あるいはシフトレジスタを用いた遅延回路などでも良い。各遅延素子は直列に接続されていて、それぞれの出力端子が次の段の入力端子に接続している。図1に示す待機系クロック発振部1が遅延素子郡404の初段に配置された遅延素子1の入力に待機系クロックを入力する。遅延素子1および後段に配置された遅延素子2から遅延素子n−1にいたる各遅延素子が、受け取った待機系クロックを次段に入力する。その結果、遅延素子1から遅延素子nにいたる各遅延素子がそれぞれの遅延素子の段数分の遅延を有した待機系クロックを出力する。
The delay element group 404 includes n (plural) delay elements 401 (
遅延素子401から遅延素子nにいたる各遅延素子の出力端子が遅延素子郡404の出力端子に接続している。遅延素子郡404の各出力端子がセレクタ403の各入力端子に接続している。遅延素子郡404が前述の遅延した待機系クロックのおのおのをセレクタ403に入力する。図1に示す第一の記憶部3が図2に示す位相差データ化部402に位相差を入力する。位相差データ化部402が前述の位相差を前述の遅延素子一段分の遅延量を基本単位として、遅延素子何段分の遅延に相当するか、遅延素子の段数を算出する。位相差データ化部402がセレクタ403の制御入力端子に前述の遅延素子の段数を表した選択信号を入力する。セレクタ403が、受け取った前述の選択信号に基づきセレクタ403の入力の中から遅延した待機系クロックの1つを選択し、待機系同期化クロックとして出力する。
The output terminal of each delay element from the
このように、本発明のクロック位相同期化装置5は、位相量測定部2で測定した位相差を第1の記憶部3に記憶し、記憶された位相差を基に遅延部4が遅延操作を行って、運用系クロックに同期した待機系同期化クロックを生成することができる。この為、本発明のクロック位相同期化装置5は、運用系クロックの位相が変化しても、待機系同期化クロックが運用系クロックに追従して同期することができる。
As described above, the clock phase synchronization apparatus 5 of the present invention stores the phase difference measured by the phase
図3は本発明の第2の実施の形態のクロック位相同期化装置5の基本ブロック構成図である。 FIG. 3 is a basic block configuration diagram of the clock phase synchronization apparatus 5 according to the second embodiment of the present invention.
クロック位相同期化装置5は、待機系クロック発振部1と周波数比測定部301と第二の記憶部302と分周器303と位相量測定部2と第一の記憶部3と遅延部4とを備える。
The clock phase synchronization apparatus 5 includes a standby
待機系クロック発振部1は、パルスを発振する専用の発振回路である。待機系クロック発振部1は、クロック位相同期化装置5の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。
The standby
待機系クロック発振部1が分周部303と周波数測定部301とに待機系クロックを
入力する。周波数比測定部301が運用系クロックを基準にして待機系クロック発振部1の周波数が何倍であるか周波数の比を測定し、その値を第二の記憶部302に入力する。
Standby
第二の記憶部302が前述の周波数の比を記憶すると共に前述の周波数の比を分周部303に入力する。
The
分周部303が、待機系クロック発振部1から受け取った前述の待機系クロックに対して、前述の周波数の比に等しい分周を行って待機系周波数同期化クロックを出力する。このとき、運用系クロックと待機系周波数同期化クロックは、周波数が一致する。
The
次に、位相量測定部2が、待機系周波数同期化クロックと運用系クロックとを受け取り、運用系クロックを基準に待機系周波数同期化クロックの位相がどの程度進んでいるか測定し、第一の記憶部3にその位相差を入力する。
Next, the phase
第一の記憶部3が前述の位相差を記憶すると共に遅延部4に前述の位相差を入力する。
The
遅延部4が前述の位相差から遅延量を算出する。遅延部4が、算出した遅延量を基にして分周部303から受け取っている待機系周波数同期化クロックを遅延させて、待機系同期化クロックを出力する。
The
図4はこの発明におけるクロック位相同期化装置の遅延動作のタイミング波形図である。図4を参照して、位相を同期させる動作タイミングを説明する。 FIG. 4 is a timing waveform diagram of the delay operation of the clock phase synchronization apparatus according to the present invention. The operation timing for synchronizing the phases will be described with reference to FIG.
図4の(A)は、図1の(A)に示すパルスの波形である。図4の(A)は、システムが位相量測定部2の一端に入力している運用クロックの波形である。
FIG. 4A shows the waveform of the pulse shown in FIG. 4A shows the waveform of the operation clock input to one end of the phase
図4の(B)は、図1の(B)に示すパルスの波形である。図4の(B)は、待機系クロック発振部1が位相量測定部2のもう一端の入力端子と遅延部4の入力端子に入力している待機系クロックの波形である。
4B shows the waveform of the pulse shown in FIG. 4B shows the waveform of the standby clock that is input to the other input terminal of the phase
図4の位相同期前の期間において、待機系クロック(B)のパルスの波形と運用系クロック(A)のパルスの波形とを比較すると、待機系クロック(B)が進み位相であることを示している。図1の位相量測定部2が、待機系クロック(B)のパルスの立ち上がりから運用系クロック(A)のパルスの立ち上がりまでの位相差を測定し、得られた位相差t1を第1の記憶部3に入力する。図4の位相差t1(D)が待機系クロック(B)のパルスの立ち上がりから運用系クロック(A)のパルスの立ち上がりまでの位相差を示す。
In the period before phase synchronization in FIG. 4, comparing the pulse waveform of the standby clock (B) with the pulse waveform of the operational clock (A) shows that the standby clock (B) is in the lead phase. ing. 1 measures the phase difference from the rising edge of the standby system clock (B) to the rising edge of the operation system clock (A), and the obtained phase difference t1 is stored in the first memory. Input to
次に、図4の同期実施の期間において、第1の記憶部3が位相差t1を記憶する。第1の記憶部3が遅延部4に位相差t1を入力する。遅延部4が待機系クロック(B)に対して位相差t1に等しい遅延操作t1の遅延を行う。図4の遅延操作t1(E)が待機系クロック(B)に遅延操作t1分の遅延を行った波形である。この操作により、遅延部4が運用系クロック(A)と位相が同期した待機系同期化クロック(C)を生成する。図4の位相同期化後の期間において、運用系クロック(A)と待機系同期化クロック(C)の位相が同期した状態を示す。
Next, the
このように、本発明のクロック位相同期化装置5は、周波数測定部301が周波数比を測定し、第2の記憶部302に記憶し、記憶した周波数比に基づいて分周部303が周波数を変更して、位相量測定部2で測定した位相差を基に遅延部4が遅延操作を行う。これにより、本発明のクロック位相同期化装置5は、運用系クロックに同期した待機系同期化クロックを生成することができる。このため、本発明のクロック位相同期化装置5は、運用系クロックの周波数が上位システムあるいは演算ユニットの要求により変化しても、待機系同期化クロックが運用系クロックの周波数変化に追従してクロックの周波数と位相を同期することができるという効果がある。
Thus, in the clock phase synchronization apparatus 5 of the present invention, the
図5は本発明のクロック位相同期化装置5を用いたクロック位相同期化システムの基本ブロック構成図である。 FIG. 5 is a basic block diagram of a clock phase synchronization system using the clock phase synchronization device 5 of the present invention.
図5のクロック位相同期化システム100はクロック位相同期化装置5と現用系クロック発振部7と切り替えスイッチ6とからなる。
The clock phase synchronization system 100 of FIG. 5 includes a clock phase synchronization device 5, an active clock oscillation unit 7, and a
現用系クロック発振部1は、パルスを発振する専用の発振回路である。現用系クロック発振部1は、クロック位相同期化システムの内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。
The active
切り替えスイッチ6は複数の入力端子のいずれかを選択して、出力端子に接続する電子回路である。切り替えスイッチ6は機械的接点を有するスイッチなどであっても良い。
The
現用系クロック発振部7が現用系クロックを発振し切り替えスイッチ6の入力端子の1つに現用系クロックを入力している。切り替えスイッチ6が現用系クロックを選択し運用系クロックとして出力する。クロック位相同期化装置5と演算ユニット8とが前述の運用系クロックを受け取る。演算ユニットは、入力された運用系クロックに基づいて動作する。
The working clock oscillator 7 oscillates the working clock and inputs the working clock to one of the input terminals of the
クロック位相同期化装置5の遅延部4が切り替えスイッチ6の他の入力端子に待機系同期化クロックを入力している。このとき、図1のクロック位相同期化装置5の動作説明で述べたとおり、クロック位相同期化装置5の遅延部4が出力する待機系同期化クロックの位相と、運用系クロックの位相とが一致している。
The
次に、現用系クロック発振部7に障害が発生した場合を説明する。 Next, a case where a failure occurs in the active clock oscillation unit 7 will be described.
現用系クロック発振部7に障害が発生した場合に、現用系クロック発振部7が切り替えスイッチ6に自ら出力した障害通知信号を入力する。障害通知信号を受け取った切り替えスイッチ6が現用系クロック発振部7の出力が接続されている切り替えスイッチ6の入力端子と切り替えスイッチ6の出力端子との接続を切断し、クロック位相同期化装置5の遅延部4の出力が接続されている切り替えスイッチ6のもう1つの入力端子と切り替えスイッチ6の出力端子とを接続する。切り替えスイッチ6が待機系同期化クロックを運用系クロックとして出力する。この様に、本発明のクロック位相同期化システム100が、現用系クロックと待機系同期化クロックとの位相が同期した状態にある時に切り替わっている為、このクロック位相同期化システム100は演算ユニット8に対して位相の乱れがない運用系クロックを供給することができる。なお、クロック位相同期化装置5は第2の実施の形態のものと同じであっても良い。
When a failure occurs in the active clock oscillation unit 7, the failure notification signal output by the active clock oscillation unit 7 is input to the
図6は本発明のクロック位相同期化装置5を複数用いたクロック位相同期化システム100の基本ブロック構成図である。 FIG. 6 is a basic block diagram of a clock phase synchronization system 100 using a plurality of clock phase synchronization devices 5 of the present invention.
クロック位相同期化システム100は現用系クロック発振部7、複数のクロック位相同期化装置5(クロック位相同期化装置5−1とクロック位相同期化装置5−2)、切り替えスイッチ6、切り替え指令部9、障害通知部10および1つ以上の演算ユニット8(演算ユニット8−1と演算ユニット8−2)を備える。
The clock phase synchronization system 100 includes an active clock oscillation unit 7, a plurality of clock phase synchronization devices 5 (clock phase synchronization device 5-1 and clock phase synchronization device 5-2), a
現用系クロック発振部7は、パルスを発振する専用の発振回路である。現用系クロック発振部7は、クロック位相同期化システム100の内部にある制御用プロセッサを動作させているクロック用の発振回路もしくは外部の発振装置などあっても良い。 The active clock oscillation unit 7 is a dedicated oscillation circuit that oscillates a pulse. The active clock oscillation unit 7 may be a clock oscillation circuit or an external oscillation device that operates a control processor in the clock phase synchronization system 100.
現用系クロック発振部7が現用系クロックを発振し、切り替えスイッチ6の入力端子の1つに現用系クロックを入力している。
切り替えスイッチ6が現用系クロックを選択して運用系クロックを出力している。切り替えスイッチ6が演算ユニット8−1と演算ユニット8―2とクロック位相同期化装置5−1と5−2とに運用系クロックを入力している。このとき、図1のクロック位相同期化装置5の動作説明で述べたとおり、クロック位相同期化装置5−1とクロック位相同期化装置5−2とが出力する待機系同期化クロックの位相と運用系クロックの位相とが一致している。
The working clock oscillator 7 oscillates the working clock, and inputs the working clock to one of the input terminals of the
The
次に、現用系クロック発振部7に障害が発生した場合を説明する。 Next, a case where a failure occurs in the active clock oscillation unit 7 will be described.
現用系クロック発振部7に障害が発生した場合に、現用系クロック発振部7が自ら出力した障害通知信号を障害通知部10とクロック位相同期化装置5−1とクロック位相同期化装置5−2と演算ユニット8−1と演算ユニット8−2とに入力する。 When a failure occurs in the active clock oscillation unit 7, the failure notification signal output by the active clock oscillation unit 7 is transmitted to the failure notification unit 10, the clock phase synchronization device 5-1, and the clock phase synchronization device 5-2. To the arithmetic unit 8-1 and the arithmetic unit 8-2.
クロック位相同期化装置5−1とクロック位相同期化装置5−2とが、現用系クロック発振部7が出力した障害通知信号を受けて、障害通知部10に自らの生存信号を出力する。 The clock phase synchronization device 5-1 and the clock phase synchronization device 5-2 receive the failure notification signal output from the active clock oscillation unit 7 and outputs its own survival signal to the failure notification unit 10.
障害通知部10が、現用系クロック発振部7が出力する障害通知信号とクロック位相同期化装置5−1とクロック位相同期化装置5−2とが出力する生存信号を収集する。障害通知部10が、収集した障害通知信号と生存信号を基に各装置の使用可否の状態を一覧表などに表した装置生存情報を生成する。障害通知部10が切り替え司令部9に装置生存情報を入力する。切り替え司令部9が、障害通知部10から受け取った装置生存情報を基に生存しているクロック同期化装置5を選択して、切り替え指令信号を生成する。切り替え司令部9が切り替えスイッチ6に切り替え指令信号を出力する。
The failure notification unit 10 collects the failure notification signal output from the active clock oscillation unit 7 and the survival signal output from the clock phase synchronization device 5-1 and the clock phase synchronization device 5-2. The failure notification unit 10 generates device survival information that shows the availability status of each device in a list or the like based on the collected failure notification signal and survival signal. The failure notification unit 10 inputs device survival information to the switching command unit 9. The switching command unit 9 selects the surviving clock synchronization device 5 based on the device survival information received from the failure notification unit 10 and generates a switching command signal. The change command unit 9 outputs a change command signal to the
切り替えスイッチ6が、受け取った切り替え指令信号に基づき現用系クロック発振部7の出力から現用系クロックを受けている入力端子と切り替えスイッチ6の出力端子との接続を切断する。切り替えスイッチ6がクロック位相同期化装置5−1あるいはクロック位相同期化装置5−2のいずれか1台を選択する。ここでは、クロック位相同期化装置5−1を選択した場合とする。切り替えスイッチ6がクロック位相同期化装置5−1の出力を受けている切り替えスイッチ6の入力端子を切り替えスイッチ6の出力端子に接続する。その結果、切り替えスイッチ6がクロック位相同期化装置5−1から受け取った待機系同期化クロックを運用系クロックとして出力する。演算ユニット8−1と演算ユニット8−2とが、切り替わった運用系クロックを継続して受け取ることにより、運転を継続する。
The
さらに、クロック位相同期化装置5−1に障害が発生した場合を説明する。なおこの時点では、先に障害が発生した現用系クロック発振部7は、障害が発生したままの状態であるとする。 Further, a case where a failure has occurred in the clock phase synchronization apparatus 5-1 will be described. At this time, it is assumed that the active clock oscillation unit 7 in which the failure has occurred first is in a state where the failure has occurred.
クロック位相同期化装置5−1の内部にある待機系クロック発振部1が、自ら出力した障害通知信号を障害通知部10に出力する。現用系クロック発振部7とクロック位相同期化装置5−2と演算ユニット8−1と演算ユニット8−2とが、前述のクロック位相同期化装置5−1の内部にある待機系クロック発振部1が出力した障害通知信号を受け取る。
The standby
障害通知部10が、現用系クロック発振部7の障害通知信号とクロック位相同期化装置5−1の障害通知信号とクロック位相同期化装置5−2の装置生存信号とを収集する。障害通知部10が、収集した障害通知信号と生存信号を基に各装置の使用可否の状態を一覧表などに表した切り替え司令部9に装置生存情報を入力する。 The failure notification unit 10 collects the failure notification signal of the active clock oscillation unit 7, the failure notification signal of the clock phase synchronization device 5-1, and the device survival signal of the clock phase synchronization device 5-2. The failure notification unit 10 inputs device survival information to the switching command unit 9 that displays the availability status of each device in a list or the like based on the collected failure notification signal and survival signal.
切り替え司令部9が障害通知部10から受け取った装置生存情報から、生存しているクロック位相同期化装置5を選択して切り替え指令信号を生成する。切り替え司令部9が前述の切り替え指令信号を切り替えスイッチ6に出力する。
The switching command unit 9 selects the surviving clock phase synchronization device 5 from the device survival information received from the failure notification unit 10 and generates a switching command signal. The switching command unit 9 outputs the above-described switching command signal to the
切り替えスイッチ6が切り替え指令部9から受け取った替え指令信号に基づき、クロック位相同期化装置5−1の出力から待機系同期化クロックを受けている入力端子と切り替えスイッチ6の出力端子との接続を切断して、クロック位相同期化装置5−2の出力を受けている入力端子を切り替えスイッチ6の出力端子に接続する。演算ユニット8−1と演算ユニット8−2とが、切り替わった運用系クロックを継続して受け取ることにより、運転を継続する。
Based on the change command signal received by the
このように、運用系クロックが切り替わっても切り替わる前後で位相の乱れがないためクロック位相同期化システム100が安定して動作を継続できる。 In this way, even if the operating clock is switched, there is no phase disturbance before and after switching, so that the clock phase synchronization system 100 can continue to operate stably.
なお、図1、図2、図3、図5、図6において、遅延素子はディレーラインなどのアナログの遅延素子あるいはシフトレジスタを用いた遅延回路などでも良い。また、図3における分周部はPLL回路を用いた分周器、カウンタを用いた分周器などでも良い。 1, 2, 3, 5, and 6, the delay element may be an analog delay element such as a delay line or a delay circuit using a shift register. 3 may be a frequency divider using a PLL circuit, a frequency divider using a counter, or the like.
このように、本発明のクロック位相同期化システム100は、運用系クロックの位相に同期した待機系同期化クロックを出力するクロック位相同期化装置5が複数あり、システム内のクロック発生源に障害が発生しても、周期が乱れない状態でこれらのクロック発生源を順次切り替えることができる。そのため、本発明のクロック位相同期化システム100は、1つのクロック発生源に障害が発生してもシステムが止まることなく動作を継続できるという効果がある。 As described above, the clock phase synchronization system 100 of the present invention has a plurality of clock phase synchronization devices 5 that output the standby system synchronization clocks synchronized with the phase of the operation system clock, and there is a failure in the clock generation source in the system. Even if it occurs, these clock generation sources can be sequentially switched in a state where the cycle is not disturbed. Therefore, the clock phase synchronization system 100 of the present invention has an effect that the operation can be continued without stopping even if a failure occurs in one clock generation source.
以上、実施形態を参照して本顔発明を説明したが、本顔発明は上記実施形態に限定されるものではない。本顔発明の構成や詳細には、本顔発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described above with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
1 待機系クロック発振部
2 位相量測定部
3 第一の記憶部
4 遅延部
5 クロック位相同期化装置
5−1 クロック位相同期化装置
5−2 クロック位相同期化装置
6 切り替えスイッチ
7 現用系クロック発振部
8 演算ユニット
8−1 演算ユニット
8−2 演算ユニット
9 切り替え指令部
10 障害通知部
100 クロック位相同期化システム
301 周波数比測定部
302 第二の記憶部
303 分周部
401 遅延素子
402 位相差データ化部
403 セレクタ
404 遅延素子郡
DESCRIPTION OF
Claims (8)
システムで使用している運用系クロックを入力し、前記運用系クロックを基準にして前記待機系クロックの位相がどの程度進んでいるか位相差を測定する位相量測定手段と、
前記位相量測定手段で得られた前記位相差を記憶する第1の記憶手段と、
前記待機系クロックを入力して前記第1の記憶手段で記憶した前記位相差に等しい遅延を行った待機系同期化クロックを出力する遅延手段と、
を有することを特徴とするクロック位相同期化装置。 A standby clock oscillation means for oscillating a standby clock;
A phase amount measuring means for inputting an operational clock used in the system and measuring a phase difference indicating how much the phase of the standby clock is advanced with respect to the operational clock;
First storage means for storing the phase difference obtained by the phase amount measuring means;
A delay unit that inputs the standby system clock and outputs a standby system synchronization clock having a delay equal to the phase difference stored in the first storage unit;
A clock phase synchronization apparatus comprising:
前記位相差を前記遅延素子一段分の遅延量を基本単位として遅延素子何段分の遅延に相当するか算出し、前記遅延素子の段数を表した選択信号を出力する位相差データ化部と、
前記選択信号に応じた前記複数の遅延素子のおのおのの出力端子のいずれかを選択して、前記待機系同期化クロックとして選択し、出力するセレクタを有している、
請求項1のクロック位相同期化装置。 The delay means has a plurality of delay elements connected in series so as to sequentially delay the input clock, the standby clock is input, and the number of stages connected from each output terminal of the plurality of delay elements A delay element group for outputting the standby system clock delayed by minutes;
A phase difference data conversion unit that calculates the number of delay elements corresponding to the number of delay elements based on the delay amount corresponding to one stage of the delay elements as the basic unit, and outputs a selection signal that represents the number of stages of the delay elements;
Selecting one of the output terminals of each of the plurality of delay elements according to the selection signal, selecting as the standby system synchronization clock, and having a selector for outputting,
The clock phase synchronization apparatus according to claim 1.
前記周波数比測定手段で得られた前記周波数比を記憶する第2の記憶手段と、
前記待機系クロックを入力し、前記第2の記憶手段で記憶した前期周波数比に等しい分周を行い、待機系周波数同期化クロックを出力する分周手段をさらに備えていて、前記待機系クロックの代わりに前記待機系周波数同期化クロックが前記遅延手段と前記位相量測定手段に入力され、前記運用系クロックが前記位相量測定手段に入力されて、前記遅延手段から前記待機系同期化クロックを出力すること、
を特徴とする請求項1または2のクロック位相同期化装置。 Frequency ratio measuring means for measuring a frequency ratio between the operational clock and the standby clock;
Second storage means for storing the frequency ratio obtained by the frequency ratio measuring means;
The standby system clock is further input, and frequency dividing means for performing frequency division equal to the previous frequency ratio stored in the second storage means and outputting a standby system frequency synchronization clock is further provided, Instead, the standby system frequency synchronization clock is input to the delay unit and the phase amount measurement unit, the operation system clock is input to the phase amount measurement unit, and the standby system synchronization clock is output from the delay unit. To do,
The clock phase synchronization apparatus according to claim 1 or 2, wherein
請求項1乃至3のいずれかに記載のクロック位相同期化装置と、
前記現用系クロックと前記待機系同期化クロックを切り替えて運用系クロックを演算ユニットおよび前記位相量測定手段に出力する切り替えスイッチと、
を有することを特徴とするクロック位相同期化システム。 A working clock oscillation means for oscillating a working clock;
A clock phase synchronization device according to any one of claims 1 to 3;
A change-over switch that switches between the active clock and the standby synchronization clock and outputs an operational clock to the arithmetic unit and the phase amount measuring means;
A clock phase synchronization system comprising:
運用系クロックを用いて動作している演算ユニットと、
前記運用系クロックを出力する出力端子をそなえ、前記出力端子に接続されていた前記現有系クロック発生手段からの障害通知信号を入力し、前記現用系クロック発生手段の出力端子から切り離し、いずれかの前記待機系同期化クロック発生手段のひとつである第一のクロック位相同期化装置の出力端子を前記出力端子に接続し、さらに前記第一のクロック位相同期化装置にある待機系クロック発振手段からの障害通知信号を入力し、前記第一のクロック位相同期化装置を前記出力端子から切り離し、残ったいずれかの前記クロック位相同期化装置を前記出力端子に接続すると共に前記運用系クロックを出力する切り替えスイッチと、
からなるクロック位相同期化システム。 4. A plurality of the present invention includes an active clock oscillator that oscillates an active clock and that can detect its own fault, and a standby clock oscillator that can detect its own fault. A clock phase synchronization device of
An arithmetic unit that operates using an operational clock; and
Provide an output terminal for outputting the operational clock, input a failure notification signal from the current clock generation means connected to the output terminal, disconnect from the output terminal of the active clock generation means, either An output terminal of a first clock phase synchronization device that is one of the standby system synchronization clock generation means is connected to the output terminal, and further from a standby system clock oscillation means in the first clock phase synchronization device. A fault notification signal is input, the first clock phase synchronization device is disconnected from the output terminal, and any remaining clock phase synchronization device is connected to the output terminal and the operation clock is output. A switch,
A clock phase synchronization system consisting of:
システムで使用している運用系クロックを入力して、前記運用系クロックを基準にして前記待機系クロックの位相がどの程度進んでいるか位相差を測定し、
前記位相差を記憶し、
前記待機系クロックに対して前記第1の記憶手段で記憶した前記位相差に等しい遅延を行い、
待機系同期化クロックとして出力する事を特徴とするクロック位相同期化方法。 Oscillate the standby clock,
Input the operational clock used in the system, measure the phase difference how much the phase of the standby clock is advanced with respect to the operational clock,
Storing the phase difference;
A delay equal to the phase difference stored in the first storage unit is performed with respect to the standby system clock,
A clock phase synchronization method characterized by outputting as a standby system synchronization clock.
前記遅延素子郡の初段に前記待機系クロックを入力し、
前記複数の遅延素子のおのおのの出力端子から、接続した段数分を遅延した前記待機系クロックを出力し、
前記位相差を前記遅延素子一段分の遅延量を基本単位として遅延素子何段分の遅延に相当するか算出して前記遅延素子の段数を表した選択信号を出力し、
前記選択信号に応じた前記複数の遅延素子のおのおのの出力端子のいずれかを選択して、前記待機系同期化クロックとして選択し、出力する請求項6のクロック位相同期化方法。 A plurality of delay elements are connected in series so as to sequentially delay the input clock, to form a delay element group,
Input the standby clock to the first stage of the delay element group,
From each output terminal of the plurality of delay elements, output the standby system clock delayed by the number of connected stages,
The phase difference is calculated based on the delay amount of one stage of the delay element as a basic unit, and the number of delay elements corresponding to the delay is calculated and a selection signal representing the number of stages of the delay element is output,
7. The clock phase synchronization method according to claim 6, wherein one of the output terminals of each of the plurality of delay elements corresponding to the selection signal is selected, selected as the standby system synchronization clock, and output.
前記周波数の比を記憶し、
前記待機系クロックを入力して、記憶した前記周波数の比に等しい分周を行って待機系周波数同期化クロックとして出力し、
前記待機系周波数同期化クロックを前記運用系クロックとの位相差分を遅延させて前記待機系同期化クロックを出力することを特徴とする請求項6または7のクロック位相同期化方法。 Measure the frequency ratio between the operational clock and the standby clock,
Storing the frequency ratio;
Input the standby system clock, perform a frequency division equal to the ratio of the stored frequency, and output as a standby system frequency synchronization clock,
8. The clock phase synchronization method according to claim 6, wherein the standby system synchronization clock is output by delaying a phase difference between the standby system frequency synchronization clock and the operation system clock.
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