JP2013182659A5 - Memory system - Google Patents
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Description
本発明は、メモリシステムに関し、特に、テスト装置を用いて、不揮発性保存装置を含むメモリ装置をテストしてメモリセルをリペアするメモリシステムに関する。 The present invention relates to a memory system, in particular, using the test apparatus, and a memory system for repairing the memory cell to test a memory device including a nonvolatile storage device.
そこで、本発明は上記従来のメモリシステムにおける問題点に鑑みてなされたものであって、本発明の目的は、信頼性が向上されたメモリセルリペアのためのメモリシステムを提供することにある。 Accordingly, the present invention has been made in view of the above problems in the conventional memory system, and an object of the present invention is to provide a memory system for memory cell repair with improved reliability.
上記目的を達成するためになされた本発明によるメモリシステムは、メモリセルアレイと不揮発メモリ（ＮＶＭ）ストレージアレイを含むメモリ装置と、前記メモリ装置から分離し、前記メモリセルアレイのフェイルアドレス（ｆａｉｌ ａｄｄｒｅｓｓ）を決定し、前記フェイルアドレスを保存し、次いで前記ＮＶＭストレージアレイに保存するために前記フェイルアドレスを前記メモリ装置に伝送するテスト装置と、を含み、前記メモリ装置をリペア（ｒｅｐａｉｒ）するために前記ＮＶＭストレージアレイから前記フェイルアドレスを読み出し（ｒｅａｄ）し、前記テスト装置と前記メモリ装置が単一パッケージ（ｓｉｎｇｌｅ ｐａｃｋａｇｅ）に含まれることを特徴とする。 In order to achieve the above object, a memory system according to the present invention includes a memory device including a memory cell array and a nonvolatile memory (NVM) storage array, and a fail address of the memory cell array separated from the memory device. A test device that determines, stores the fail address, and then transmits the fail address to the memory device for storage in the NVM storage array, and repairs the memory device to the NVM The fail address is read from a storage array, and the test device and the memory device are included in a single package .
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ：ＳＯＣ）の少なくとも一部分を形成することが好ましい。 The test apparatus preferably forms at least a part of a system on a chip (SOC).
前記ＮＶＭストレージアレイは、ＭとＮが２以上の整数であるとき、Ｍ×Ｎアレイを有するアンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ Ａｒｒａｙ）を含むことが好ましい。 The NVM storage array preferably includes an anti-fuse array having an M × N array when M and N are integers of 2 or more.
前記テスト装置は、前記フェイルアドレスを決定するためのＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）エンジンを含むことが好ましい。 Preferably, the test apparatus includes an ECC (error collecting code) engine for determining the fail address.
前記テスト装置は、前記フェイルアドレスを決定するためのビースト（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔｅｓｔ；ＢＩＳＴ）回路を含むことが好ましい。 Preferably, the test apparatus includes a beast (built-in self test; BIST) circuit for determining the fail address.
前記テスト装置は、ＥＣＣエンジン（ＥＣＣ Ｅｎｇｉｎｅ）をさらに含み、前記テスト装置は、前記ＢＩＳＴ回路と前記ＥＣＣエンジンから１つを使用して前記フェイルアドレスを決定することが好ましい。 Preferably, the test apparatus further includes an ECC engine, and the test apparatus determines the fail address using one of the BIST circuit and the ECC engine.
前記テスト装置は、前記フェイルアドレスを一時（ｔｅｍｐｏｒａｒｉｌｙ）保存するためのフェイルアドレスメモリ（Ｆａｉｌ Ａｄｄｒｅｓｓ Ｍｅｍｏｒｙ；ＦＡＭ）と、前記ＦＡＭにあるフェイルアドレスの保存を制御し、前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するコントロールユニット（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、をさらに含むことが好ましい。 The test apparatus controls a fail address memory (FAM) for temporarily storing the fail address, and stores the fail address in the FAM, and stores the fail address in the NVM storage array. It is preferable to further include a control unit that outputs from the FAM to the memory device for storage.
前記テスト装置は、前記フェイルアドレスを決定するための少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路と、前記フェイルアドレスを一時保存するためのフェイルアドレスメモリと、中央処理装置（ＣＰＵ）から受信したコマンド（ｃｏｍｍａｎｄ）に応答して前記少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路を制御し、ＦＡＭに前記フェイルアドレスの保存を制御するコントロールユニットと、前記コントロールユニットに応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するアドレス出力回路と、書き込みデータをバッファ（ｂｕｆｆｅｒ）して前記メモリ装置に出力するデータバッファと、を含むことが好ましい。 The test apparatus includes at least one ECC engine and a BIST circuit for determining the fail address, a fail address memory for temporarily storing the fail address, and a command received from a central processing unit (CPU). To control the at least one ECC engine and the BIST circuit, to control the storage of the fail address in the FAM, and to store the fail address in the NVM storage array in response to the control unit. Preferably, an address output circuit that outputs data from the FAM to the memory device and a data buffer that buffers write data and outputs the buffered data to the memory device.
前記ＣＰＵから受信したコマンドは、テスト開始命令（ｔｅｓｔ ｓｔａｒｔ ｃｏｍｍａｎｄ）、テスト終了命令（ｔｅｓｔ ｅｘｉｔ ｃｏｍｍａｎｄ）、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことが好ましい。 The command received from the CPU preferably includes one of a test start command, a test end command, a fail address transmission start command, and a fail address transmission end command.
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ：ＳＯＣ）の一部分を形成し、中央処理装置（ＣＰＵ）と、前記ＣＰＵから受信したコマンドに応答し、テスト装置とフェイルアドレスメモリ（ＦＡＭ）と、を含み、前記ＦＡＭは、前記フェイルアドレスを一時保存するメモリコントローラをさらに含むことが好ましい。 The test device forms part of a system on a chip (SOC), and responds to a command received from the central processing unit (CPU), the test device and a fail address memory (FAM). The FAM preferably further includes a memory controller that temporarily stores the fail address.
前記中央処理装置（ＣＰＵ）は、前記メモリ装置のテストを開始するためのテストコマンドを前記メモリコントローラに提供することが好ましい。 The central processing unit (CPU) preferably provides the memory controller with a test command for starting a test of the memory device.
前記ＣＰＵから受信したコマンドは、テスト開始命令、テスト終了命令、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことが好ましい。 The command received from the CPU preferably includes one of a test start command, a test end command, a fail address transmission start command, and a fail address transmission end command.
前記テスト装置（ｔｅｓｔ ｄｅｖｉｃｅ）は、テスト装備（ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）の少なくとも一部分を形成することが好ましい。 Preferably, the test device forms at least a part of a test equipment.
前記テスト装備は、前記メモリ装置を一時的に安全に（ｔｅｍｐｏｒａｒｉｌｙ ｓｅｃｕｒｅ）するソケット（ｓｏｃｋｅｔ）と、前記メモリ装置に電気的にインタフェース（ｉｎｔｅｒｆａｃｅ）するプローブカード（ｐｒｏｂｅ ｃａｒｄ）と、前記メモリ装置をテストするために提供された多様なテストデータを発生するパターン生成器（ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒ）と、をさらに含むことが好ましい。 The test equipment includes a socket for temporarily securing the memory device, a probe card for electrically interfacing with the memory device, and a test for the memory device. It is preferable to further include a pattern generator that generates various test data.
前記ＮＶＭストレージアレイは、アンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ Ａｒｒａｙ）であることが好ましい。 The NVM storage array is preferably an anti-fuse array.
前記メモリ装置は、前記フェイルアドレスを一時的に保存する臨時フェイルアドレスストレージ（ａ ｔｅｍｐｏｒａｒｙ ｆａｉｌ ａｄｄｒｅｓｓ ｓｔｏｒａｇｅ；ＴＦＡＳ）装置をさらに含むことが好ましい。 Preferably, the memory device further includes a temporary fail address storage (TFAS) device that temporarily stores the fail address.
前記メモリ装置は、前記ＴＦＡＳ装置と前記ＮＶＭストレージアレイに接続されたコントロールユニットをさらに含むことが好ましい。 Preferably, the memory device further includes a control unit connected to the TFAS device and the NVM storage array.
前記ＴＦＡＳ装置は、前記コントロールユニットによって提供されたモードイネーブル（ｍｏｄｅ ｅｎａｂｌｅ）信号に応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに伝達することが好ましい。 Preferably, the TFAS device transmits the fail address to the NVM storage array in response to a mode enable signal provided by the control unit.
前記コントロールユニットは、前記ＮＶＭストレージアレイに保存された前記フェイルアドレスを感知し、前記フェイルアドレスをベリファイ（ｖｅｒｉｆｙ）し、前記フェイルアドレスを前記テスト装置に伝送することが好ましい。 Preferably, the control unit detects the fail address stored in the NVM storage array, verifies the fail address, and transmits the fail address to the test apparatus.
前記メモリ装置は、前記ＮＶＭストレージアレイに接続されたリペアアドレスレジスタ（ｒｅｐａｉｒ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ）と、前記リペアアドレスレジスタに接続され、前記フェイルアドレスを外部アドレスと比較する比較ユニット（ｃｏｍｐａｒｉｎｇ ｕｎｉｔ）と、前記比較ユニットと前記メモリセルアレイに接続され、前記比較ユニットの比較結果に基づいて前記フェイルアドレスと前記外部アドレスから１つを選択するマルチフレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）と、をさらに含むことが好ましい。 The memory device includes a repair address register connected to the NVM storage array, a comparison unit connected to the repair address register and compares the fail address with an external address, and the comparison Preferably, the apparatus further includes a multiplexer connected to the unit and the memory cell array and selecting one of the fail address and the external address based on a comparison result of the comparison unit.
前記メモリ装置は、ＮＡＮＤフラッシュ装置、ＰＲＡＭ装置またはＭＲＡＭ装置であることが好ましい。 The memory device is preferably a NAND flash device, a PRAM device, or an MRAM device.
前記メモリ装置は、ＤＲＡＭであることが好ましい。 The memory device is preferably a DRAM.
Claims (22)
前記メモリ装置から分離し、前記メモリセルアレイのフェイルアドレス（ｆａｉｌ ａｄｄｒｅｓｓ）を決定し、前記フェイルアドレスを保存し、次いで前記ＮＶＭストレージアレイに保存するために前記フェイルアドレスを前記メモリ装置に伝送するテスト装置と、を含み、 A test apparatus for separating from the memory device, determining a fail address of the memory cell array, storing the fail address, and then transmitting the fail address to the memory device for storage in the NVM storage array And including
前記メモリ装置をリペア（ｒｅｐａｉｒ）するために前記ＮＶＭストレージアレイから前記フェイルアドレスを読み出し（ｒｅａｄ）し、前記テスト装置と前記メモリ装置が単一パッケージ（ｓｉｎｇｌｅ ｐａｃｋａｇｅ）に含まれることを特徴とするメモリシステム。 A memory that reads the fail address from the NVM storage array to repair the memory device and includes the test device and the memory device in a single package. system.
前記ＦＡＭにあるフェイルアドレスの保存を制御し、前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するコントロールユニット（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、をさらに含むことを特徴とする、請求項１に記載のメモリシステム。 And a control unit that controls storage of a fail address in the FAM and outputs the fail address to the memory device from the FAM to store the fail address in the NVM storage array. The memory system according to claim 1.
前記フェイルアドレスを一時保存するためのフェイルアドレスメモリと、 A fail address memory for temporarily storing the fail address;
中央処理装置（ＣＰＵ）から受信したコマンド（ｃｏｍｍａｎｄ）に応答して前記少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路を制御し、ＦＡＭに前記フェイルアドレスの保存を制御するコントロールユニットと、 A control unit that controls the at least one ECC engine and the BIST circuit in response to a command received from a central processing unit (CPU), and controls the storage of the fail address in the FAM;
前記コントロールユニットに応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するアドレス出力回路と、 An address output circuit for outputting the fail address from the FAM to the memory device for storing the fail address in the NVM storage array in response to the control unit;
書き込みデータをバッファ（ｂｕｆｆｅｒ）して前記メモリ装置に出力するデータバッファと、を含むことを特徴とする、請求項１に記載のメモリシステム。 The memory system of claim 1, further comprising: a data buffer that buffers write data and outputs the buffered data to the memory device.
中央処理装置（ＣＰＵ）と、 A central processing unit (CPU);
前記ＣＰＵから受信したコマンドに応答し、テスト装置とフェイルアドレスメモリ（ＦＡＭ）と、を含み、前記ＦＡＭは、前記フェイルアドレスを一時保存するメモリコントローラをさらに含むことを特徴とする、請求項１に記載のメモリシステム。 The apparatus according to claim 1, further comprising a test device and a fail address memory (FAM) in response to a command received from the CPU, wherein the FAM further includes a memory controller for temporarily storing the fail address. The described memory system.
前記メモリ装置に電気的にインタフェース（ｉｎｔｅｒｆａｃｅ）するプローブカード（ｐｒｏｂｅ ｃａｒｄ）と、 A probe card that electrically interfaces with the memory device;
前記メモリ装置をテストするために提供された多様なテストデータを発生するパターン生成器（ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒ）と、をさらに含むことを特徴とする、請求項１３に記載のメモリシステム。 The memory system of claim 13, further comprising a pattern generator that generates various test data provided to test the memory device.
前記リペアアドレスレジスタに接続され、前記フェイルアドレスを外部アドレスと比較する比較ユニット（ｃｏｍｐａｒｉｎｇ ｕｎｉｔ）と、 A comparison unit connected to the repair address register for comparing the fail address with an external address;
前記比較ユニットと前記メモリセルアレイに接続され、前記比較ユニットの比較結果に基づいて前記フェイルアドレスと前記外部アドレスから１つを選択するマルチフレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）と、をさらに含むことを特徴とする、請求項１７に記載のメモリシステム。 The apparatus further comprises a multiplexer connected to the comparison unit and the memory cell array and selecting one of the fail address and the external address based on a comparison result of the comparison unit. Item 18. The memory system according to Item 17.
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